CN100576829C - 能够减少干扰的线路驱动器 - Google Patents
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Abstract
一种总线通信系统，包括一对通信导线和一个驱动器。该驱动器包括，多对受控电流源电路，每一对包括相反极性的第一和第二电流源电路，以及用于匹配由每一对中的电流源电路得到的电流的控制电路。第一极性的电流源电路具有连接到通信导线中的第一个的输出端，第二极性的电流源电路具有连接到通信导线中的第二个的输出端。提供了延迟线路，其抽头连接到第一和第二极性的电流源的控制输入端，从而各对被以连续对之间的相互延迟来相继接通，如由延迟线路所确定的。
Description
技术领域
本发明涉及经由一对对称导线进行的数据通信、经由这样一对导线进行通信的通信总线系统、以及用在通信总线系统中的传输设备。
背景技术
PCT专利申请No.WO 02/37780描述了一个总线系统的线路驱动器，该总线系统使用了一对“电线”来进行数据通信。该线路驱动器对这对“电线”进行差分驱动。差分驱动的优点是，当电线承载时间恒定(timeconstant)共模信号时，电线上的信号仅引起很少的电磁干扰。
WO 02/37780提到，即使这些电线被平均对称地驱动，因瞬时不匹配，驱动器以相反方向驱动不同电线的速度上的不同也会导致干扰。WO02/37780提供了一条由一串反相器组成的延迟线路。电阻将反相器的抽头(tap)连接到电线上。连续的反相器的输出端被交替地连接到交替的每条电线上。这样，电线上的信号变化由一系列尺寸上匹配的小阶跃组成。结果是，实现了电线上的变化的更好匹配。
WO 02/37780的线路驱动器的问题是，它仍会产生干扰，这是因为在电线的共模中的变化，虽然通过使用延迟线路而获减少，但在反相器的输出阻抗与电阻的阻抗相比不能被忽略时，仍会由于驱动器的驱动强度不同而发生变化。然而，若使反相器强到其输出阻抗与电阻的阻抗相比可被忽略，将使得反相器不合实际地变大。此外，这也会影响延迟电路的延迟。
美国专利No.6154061类似地涉及到通信总线中一对电线的驱动器。这里，在电线上信号之间存在差异的问题，通过提供向各条电线供应相反极性的相等大小的电流的两个电流源来处理。这两个电流源通过一种电流镜(Current Mirror)技术来控制，也就是，每个电流源的控制输入也连接到参考电流源的控制输入，且参考电流源的输出又回连到控制输入。要传输的数据被用于控制设置电流，这样来自两个参考电流源的电流被反馈电路所调节。
结果是，由于供应到两条电线的电流动态地跟踪同一个设置电流，所以它们一般是相等的，但是，该反馈机制不能确保在对干扰最为重要的最高频率下的电流匹配。
发明内容
其中，本发明的目的是从一对通信导线中减少电磁干扰。
本发明提出一种系统。流到电线对中的电流被使用连续的受控电流源对来逐级接通，所述连续的受控电流源对受到控制以提供相匹配的电流。电流源对为各个电流通信导线提供相反极性的电流。这样，电流就不会依赖于电阻器上的电压降，所述电阻器把电流传导到电线上，正如WO 02/37780中的情况。
原则上，可以使用任何控制电流的方法。在一个实施例中，电流镜电路被用于确保电流匹配，其中相同的参考电流被提供给不同极性的各个电流镜输入电路，并且其中电流镜输入电路通过。在不同的受控电流源中的电流源晶体管来控制电流。
在该实施例中，切换电流接通或断开的机制可以是电流镜反馈环的一部分，正如美国专利No.6154061中的情况。但是在另一个实施例中，一个可开关的驱动器电路连接在电流镜输入电路(可以包含一个反馈环，其不受开关切换的影响)的输出端和电流源晶体管之间。这样，电流镜输入电路的反馈机制就很难被开关切换所影响，并且动态电流匹配也由多级来确保。
在另一个实施例中，在一侧的多个电流源晶体管的输出端和另一侧的总线通信导线之间包括公共的共射共基晶体管(cascode transistor)。这减少了寄生效应(parasific effect)。
在另一个实施例中，在单个的电流源晶体管和总线通信导线之间，分别使用了共射共基晶体管。该共射共基晶体管的控制电极受到控制，以实现连续的级。
附图说明
这些和其他目的，以及本发明的其他优点通过使用下面的图来进行描述：
图1示出了一个总线通信系统；
图2示出了一个电线对的线路驱动器的实施例；
图3示出了一个电线对的线路驱动器的另一个实施例。
具体实施方式
图1示出了一个总线通信系统，其包括数据源10、驱动器12、通信导线14a、b、以及接收电路16。数据源10连接到驱动器12的输入端。驱动器12的输出端经由通信导线，连接到接收电路16的输入端。例如，数据源10和接收器电路16可以被用于在一个CAN总线系统中工作，这本身是已知的。
驱动器12包括：由一系列反相器120a-f组成的延迟电路、第一和第二驱动器线路127a、b、连接到第一驱动器线路127a的第一组电流源级124a-c、连接到第二驱动器线路127b的第二组电流源级126a-c。延迟电路的连续抽头，每次都从一对连续的反相器120a-f之后引出，连接到电流源级124a-c、126a-c的开关输入端上。驱动器线路127a、b每个经由共射共基晶体管128a、b和二极管129a、b，连接到通信导线14a、b上。
所有的电流源级124a-c、126a-c都具有相似的结构。因此，仅详细示出了第一组中的一个电流源级124a以及第二组中的一个电流源级126a，仅为这些电流源级之一的124a提供了参考说明。该电流源级包括电流源晶体管136和开关级，该开关级具有反相器130、上拉晶体管132和下拉晶体管134。上拉晶体管132和下拉晶体管134的主电流通道被串行连接在供电导线Vdd和参考导线123a之间。上拉晶体管132和下拉晶体管134的控制电极受延迟电路的抽头来驱动，分别是经由反相器130被驱动或直接被驱动的。电流源晶体管136具有一个主电流通道，其连接在供电导线Vdd和第二驱动器线路127a之间。电流源晶体管136具有一个控制电极，其连接到上拉晶体管132和下拉晶体管134，的主电流通道中间的节点上。
参考电路包括参考电流源121和镜像输入晶体管122a、b。镜像输入晶体管122a、b的主电流通道串联地与参考电流源121相连。参考导线123a、b连接到镜像输入晶体管的主电流通道和参考电流源121之间的各自的节点上。镜像晶体管122a、b的控制电极连接到参考导线123a、b上。
在操作中，数据源10为反相器120a-f供应在两个逻辑电平之间进行切换的信号。这些信号也被复制给电流源级124a-c、126a-c的开关输入端，以使信号中的变化以逐渐增加的延迟到达连续的各级。当供给一个电流源级的信号为逻辑低时，电流源晶体管136的控制电极连接到参考导线123a上。结果是，电流源晶体管136得到受控于参考导线123a上的电压的电流。该电流是从驱动器线路127a得到的。
参考导线123a上的电压由参考电流源121和镜像输入晶体管122a来控制，从而电流源电路124a得到的电流与参考电流源121所供电流成预定比例，当信号为逻辑高时，电流源电路124a不得到任何电流。
从相同的延迟线抽头接收开关信号的成对的电流源电路(124a、126a)、(124b、126b)、(124c、126c)被调整，从而每一对中的两个电流源电路都从驱动器线路127a、b得到实质上相等的电流。结果是，从不同的驱动器线路127a、b得到的电流被在连续的级中对称地接通或切断。这就避免了对于驱动器线路127a、b的共模电流的改变。
虽然图1示出了三对电流源电路124a-c、126a-c，但是应当明白的是，在实际中可以使用两对，或者比三对更大的数目，如四对等或者甚至二个对或更多，同时在延迟电路中有对应的更大数目的反相器10a-f，从而每一对都会以不同的延迟接通。电流源级数越多，动态电流间的不匹配就越少。例如，若使用二十级和最小的延迟，可以在通信导线14a、b上实现二十纳秒的总体开关时间。
共射共基晶体管128a在驱动器线路127a、b和通信导线14a、b之间传递电流。共射共基晶体管128a、b对于驱动器线路127a、b表现为低阻抗，减少了由于驱动器电路12中的寄生效应而导致的不对称性，并对通信导线14a、b表现为高阻抗。提供二极管129a、b与共射共基晶体管128a、b的主电流通道相串联，连接到通信导线14a、b，以防止总线钳位(clamping)。
图2示出了驱动器电路12的一个替换实施例。在该实施例中，共射共基晶体管29被包括在电流源级20a-c、22a-c之中，同时其主电流通道与电流源晶体管28的主电流通道相串联，电流源级20a-c、22a-c中的反相器电路24、26驱动了晶体管29的控制电极。该反相器电路包含互补晶体管的主电流通道的串行连接，所述互补晶体管连接在一个节点和供电连接Vss之间，所述节点在共射共基晶体管29和电流源晶体管2S的主电流通道中间，反相器中的晶体管的控制电极连接到延迟电路的抽头，交替的抽头连接到驱动通信导线14a、b中交替的一个的电流源级。在该实施例中，电路的驱动强度已经被调整为彼此相关，从而源20a、22a基本上被同时接通，源20b、22b等也是一样。
在操作中，连续的级20a-c、22a-c的共射共基晶体管29在反相器120a-f的控制下相继地接通或断开。通过使用单独的共射共基晶体管，可以节省面积，特别是当共射共基晶体管29不得不被做得很大以适应大的电压降的时候。
虽然已经用独具优势的两类电流源级来说明了本发明，但是要明白的是，也可以使用其他类型的可开关控制的电流源来代替这些级。类似地，虽然已经用一串反相器来实现延迟电路，但是要明白的是，也可以使用不同类型的延迟电路来代替。
图3示出了一个驱动器电路，该驱动器电路用两个不同极性中的任一个来驱动每个通信导线14a、b。该驱动器电路包括：延迟电路120、公共电流源121、正和负电流控制电路38a、b、多个第一极性的第一电流源级30、多个第一极性的第二电流源级32，多个第二极性的第三电流源级34、多个第二极性的第四电流源级36。公共电流源121连接到正和负电流控制电路38a、b，该正和负电流控制电路38a、b具有分别连接到第一和第二电流源级以及第三和第四电流源级的输出端。
第一电流源级30和第三电流源级34具有连接到第二通信导线14b的输出端。第二电流源级32和第四电流源级36具有连接到第一通信导线14a的输出端。第一电流源级30上的连续的各级被延迟电路120相继地接通和断开。这同样适用于第二、第三和第四电流源级。电路被安排从而第一和第三电流源级30、34以实质上互补的方式来接通和断开。例如，这可以通过使用带有合适的信号极性的延迟电路120的输出来实现。这同样适用于第二和第四电流源级32、36。图3的电流源级30、32、34、36可以如图1和2所示来实现，使用公共电流镜输入电路作为电流控制电路38a、b。作为选择，分离的控制电路对可以分别用于第一和第三电流源级30、34，以及第二和第四电流源级32、36。在一个实施例中，可以在互补电流源之间提供微小的相对延迟，这足以来避免对于同一个通信导线的相反极性电流供应的时间重叠，该相反极性电流供应来自于在相同的延迟线抽头的控制下接通的电流源对。
虽然已经根据特定实施例描述了本发明，但是要明白的是，本发明并不局限于这些实施例。例如，代替用一对公共电流镜输入电路来控制所有电流源晶体管的控制电极的是，对于实质上同时接通的单独的电流源对，或者对于多组电流源对，当然可以使用分离的电流镜输入电路对，或者使用事实上其他类型的电路来确保匹配的电流。
另一个例子是，代替在电流镜输入电路和电流源晶体管之间切换、或者在电流源晶体管和通信导线(如图中所示)之间切换的是，在这样单独的电流镜输入电路中切换可以用宋实现数据依赖。
Claims (8)
1、一种总线通信系统，包括：
一对通信导线(14a、b)；
驱动器(12)，包括：延迟线路(120a-f)，多对受控电流源电路(124a-c、126a-c)，每一对包括相反极性的第一和第二电流源电路(124a-c、126a-c、20a-c、22a-c)，以及用于匹配由每一对中的所述电流源电路(124a-c，126a-c，20a-c，22a-c)得到的电流的控制电路(121，122a、b)，所述延迟线路(120a-f)具有连接到所述多对受控电流源电路中所述第一和第二极性的电流源电路(124a-c、126a-c、20a-c、22a-c)的控制输入端的抽头，从而所述电流源电路(124a-c、126a-c、20a-c、22a-c)被以由所述延迟线路(120a-f)确定的连续对之间的相互延迟来接通，所述第一极性的电流源电路(124a-c、20a-c)具有连接到所述通信导线中的第一个(14a)的输出端，所述第二极性的电流源电路(126a-c、22a-c)具有连接到所述通信导线中的第二个(14b)的输出端。
2、根据权利要求1所述的总线通信系统，其中，所述控制电路(121、122a、b)包括第一和第二电流镜输入电路(122a、b)，所述第一和第二电流镜输入电路(122a、b)的输入端连接以接收相同的电流，并且其输出端分别连接到所述第一和第二极性的电流源电路(124a-c、126a-c、20a-c、22a-c)的电流控制输入端，所述电流源电路(124a-c、126a-c)包括电流源晶体管(136、28)，所述电流源晶体管(136、28)的主电流通道连接到所述通信导线(14a、b)，并且控制电极分别连接到电流镜输入电路(122a、b)的所述第一和第二输出端。
3、根据权利要求2所述的总线通信系统，其中，每个所述第一极性的电流源电路(124a-c)包括驱动电路(130、132、134)，所述驱动电路(130、132、134)连接在所述第一电流镜输入电路(122a，)的输出端和所述电流源晶体管(136)的控制电极之间，所述驱动电路(130、132，134)具有连接到所述延迟线路(120a-f)的使能输入端。
4、根据权利要求2所述的总线通信系统，包括共射共基晶体管(128a)，所述共射共基晶体管(128a)的主电流通道连接在一个公共连接和所述通信导线中的第一个(14a)之间，所述公共连接在所述第一极性的电流源电路(124a-c)的电流源晶体管(136)的主电流通道中间。
5、根据权利要求2所述的总线通信系统，其中，每个所述第一极性的电流源电路(124a-c)包括各自的共射共基晶体管(29)，所述共射共基晶体管(29)的主电流通道连接在所述电流源晶体管(28)的主电流通道和所述通信导线中的第一个(14a)之间，并且控制电极连接到所述延迟电路(120a-f)。
6、根据权利要求5所述的总线通信系统，其中，所述第一极性的电流源电路(20a-c)每个包括驱动级(24、26)，所述驱动级(24、26)在所述延迟电路(120a-f)和所述共射共基晶体管(29)的控制电极之间，每个驱动级(24、26)具有连接在供电连接(Vss)和一个节点之间的供电输入端，所述节点在所述电流源晶体管(28)和所述共射共基晶体管(29)的主电流通道中间。
7、根据权利要求1所述的总线通信系统，其中，所述驱动器包括所述第一和第二极性的另外多对受控电流源电路(32、34)，在每一个另外的对中的所述第一和第二极性的受控电流源电路(32、34)分别连接到所述第二和第一通信导线(14a、b)，所述控制电路(121、122a、b)使由每一个另外的对中的所述另外的电流源电路(32、34)得到的电流，与由对应的一个所述对中的所述电流源(30、36)得到的所述电流相匹配，在所述另外的对中的每一个另外的受控电流源电路(32、34)被所述延迟线路(120a-f)以一个相位激活，该相位实质上与连接到相同的一个所述通信导线(14a、b)的所述对应的一对中的所述受控电流源电路(30、36)的相位相反。
8、一种用于如上述权利要求之任一所述的总线通信系统的总线传输电路，包含驱动器(12)，所述驱动器(12)包括：延迟线路(120a-f)，多对受控电流源电路(124a-c、126a-c)，每一对包括相反极性的第一和第二电流源电路(124a-c、126a-c、20a-c、22a-c)，以及用于匹配由每一对中的所述电流源电路(124a-c，126a-c，20a-c，22a-c)得到的电流的控制电路(121，122a、b)，所述延迟线路(120a-f)具有连接到所述多对受控电流源电路中所述第一和第二极性的电流源电路(124a-c、126a-c、20a-c、22a-c)的控制输入端的抽头，从而所述电流源电路(124a-c、126a-c、20a-c、22a-c)被以由所述延迟线路(120a-f)确定的连续对之间的相互延迟来接通，所述第一极性的电流源电路(124a-c、20a-c)具有连接到所述通信导线中的第一个(14a)的输出端，所述第二极性的电流源电路(126a-c、22a-c)具有连接到所述通信导线中的第二个(14b)的输出端。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP03101383 | 2003-05-16 | ||
| EP03101383.2 | 2003-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1792070A CN1792070A (zh) | 2006-06-21 |
| CN100576829C true CN100576829C (zh) | 2009-12-30 |
Family
ID=33442834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200480013244A Expired - Fee Related CN100576829C (zh) | 2003-05-16 | 2004-05-12 | 能够减少干扰的线路驱动器 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7224188B2 (zh) |
| EP (1) | EP1627509B1 (zh) |
| JP (1) | JP2007502592A (zh) |
| CN (1) | CN100576829C (zh) |
| AT (1) | ATE343887T1 (zh) |
| DE (1) | DE602004002952T2 (zh) |
| ES (1) | ES2273257T3 (zh) |
| WO (1) | WO2004102911A1 (zh) |
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- 2004-05-12 ES ES04732382T patent/ES2273257T3/es not_active Expired - Lifetime
- 2004-05-12 WO PCT/IB2004/050654 patent/WO2004102911A1/en not_active Ceased
- 2004-05-12 JP JP2006530815A patent/JP2007502592A/ja not_active Withdrawn
- 2004-05-12 AT AT04732382T patent/ATE343887T1/de not_active IP Right Cessation
- 2004-05-12 DE DE602004002952T patent/DE602004002952T2/de not_active Expired - Lifetime
- 2004-05-12 EP EP04732382A patent/EP1627509B1/en not_active Expired - Lifetime
- 2004-05-12 CN CN200480013244A patent/CN100576829C/zh not_active Expired - Fee Related
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| ES2273257T3 (es) | 2007-05-01 |
| CN1792070A (zh) | 2006-06-21 |
| EP1627509A1 (en) | 2006-02-22 |
| JP2007502592A (ja) | 2007-02-08 |
| DE602004002952T2 (de) | 2007-09-06 |
| US7224188B2 (en) | 2007-05-29 |
| US20070018687A1 (en) | 2007-01-25 |
| DE602004002952D1 (de) | 2006-12-07 |
| WO2004102911A1 (en) | 2004-11-25 |
| EP1627509B1 (en) | 2006-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20071019 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20071019 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091230 Termination date: 20140512 |