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CN100474567C - 闪存器件及其制造方法 - Google Patents

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CN100474567C
CN100474567C CNB2004100819762A CN200410081976A CN100474567C CN 100474567 C CN100474567 C CN 100474567C CN B2004100819762 A CNB2004100819762 A CN B2004100819762A CN 200410081976 A CN200410081976 A CN 200410081976A CN 100474567 C CN100474567 C CN 100474567C
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gate
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Abstract

本发明公开一种包括形成在半导体基底上的通道介电层、浮动栅层、层间介电层和至少两个模层的闪存器件及其制造方法。通过顺序对所述层布图，形成彼此对准的第一模层布图和浮动栅层布图。有选择地横向蚀刻第一模层布图的侧面的露出部分，从而形成在其侧面内具有凹槽的第一模层第二布图。在半导体基底上形成邻近浮动栅层布图的栅介电层。在栅介电层上形成控制栅，该控制栅的宽度由所述第二模层布图中的凹槽预定。通过除去第一模层第二布图，在控制栅的侧壁上形成间隔件。使用所述间隔件作为蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图，从而形成浮动栅，其宽度由所述凹槽和间隔件的宽度决定。

Description

闪存器件及其制造方法
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种闪存器件及其制造方法。
背景技术
近来例如非易失性存储半导体的闪存引起了更大的兴趣。闪存器件将浮动栅用作电荷积陷层(charge trapping layer)。已经提出了一种包括分裂栅的闪存单元结构，其中，浮动栅的宽度窄于设置在浮动栅上的控制栅的宽度。
这样的分裂栅结构如下配置：仅将电荷积陷层限定在控制栅下的预定区域，从而在编程和擦除操作中降低电能消耗，同时提高编程和擦除的效率。将具有这种结构的闪存器件形成为，控制栅和电荷积陷层仅沿局部设定的方向重叠。
现在参考图1描述制造普通分裂栅类型闪存单元时出现的问题。
图1是一闪存器件的剖视图。
参照图1，在硅半导体基底10上形成通道氧化层，形成作为局部限定的电荷积陷层的浮动栅31。在该浮动栅31上形成绝缘覆盖层23，在该绝缘覆盖层23上形成氧-氮-氧(Oxide-Nitride-Oxide，ONO)层25，在该ONO层25上形成控制栅35。该ONO层25用作层间绝缘层。可以在浮动栅31之间形成源/漏区域40。
当形成图1所示的分裂栅闪存器件时，ONO层25和控制栅35重叠区域的长度L1和L2由于光蚀刻阶段的对不准而在第一单元和第二单元内不同。在对控制栅35布图时执行该光蚀刻过程。由于在光蚀刻过程中可能发生的负载效应(loading effect)和光蚀刻过程中的对不准，可能发生控制栅35和下置浮动栅31之间的对不准。
该对不准引起不同邻接单元之间的特性差异，这是不希望的。这种对不准导致控制栅35和浮动栅31在单元内的有效长度、即电荷积陷层不同。因此，单元的特征不一致。
当形成闪存单元的浮动栅31时，采用使用光刻胶布图的布图蚀刻步骤。其中，边缘围绕效应会阻碍小尺寸浮动栅31的形成。
所以，需要一种具有如此结构的闪存器件：在制造过程中，该结构不受在光蚀刻过程中所用的光蚀刻装置影响。更具体地，为了有效和持续地减小闪存器件的单元尺寸，需要一种能够防止由光蚀刻过程引起的对不准的技术。
发明内容
根据本发明的实施例，提供一种闪存器件及其制造方法，其中，基本可以防止由光蚀刻过程引起的对不准所导致的单元特征差异，从而有助于减小单元尺寸。
根据本发明的一个实施例，提出一种制造闪存器件的方法，包括：在半导体基底上形成供电荷隧穿的通道介电层、在通道介电层上形成积陷隧穿电荷的浮动栅层和形成覆盖浮动栅层的层间介电层；以及，在所述层间介电层上形成至少包括两层的模层。该方法还包括如下步骤：顺序地对模层、层间介电层和浮动栅层布图，从而形成彼此对准的模层第一布图、层间介电层布图和浮动栅层布图；有选择地横向蚀刻模层第一布图的某层的侧面的露出部分，该层与层间介电层布图相邻；以及，在浮动栅层布图的侧面和邻接浮动栅层布图的半导体基底的露出部分上形成栅介电层。该方法包括：通过填充模层第二布图的侧面内的凹槽，将凹槽的填充宽度设定成与浮动栅层布图重叠的部分的宽度，从而形成控制栅；有选择地除去模层第二布图；在由于除去模层第二布图而露出的控制栅侧壁上形成间隔件；以及，通过将所述间隔件用作蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图形成浮动栅。
根据本发明公开的实施例，提出一种制造闪存的方法，包括：在半导体基底上形成供电荷隧穿的通道介电层；在通道介电层上形成积陷隧穿电荷的浮动栅层；以及，形成覆盖浮动栅层的层间介电层。该方法还包括：在层间介电层上顺序形成具有不同的蚀刻选择性的第一模层和第二模层；对第二模层、第一模层、层间介电层和浮动栅层顺序布图，从而形成彼此对准的第二模层第一布图、第一模层第一布图、层间介电层布图和浮动栅层布图；以及，优选地横向蚀刻第一模层第一布图的露出侧面，从而形成在其侧面内具有凹槽的第一模层第二布图。该方法还包括：在浮动栅层布图的侧面和邻接浮动栅层布图的半导体基底的露出部分上形成栅介电层；通过填充第一模层第二布图内的凹槽，将凹槽的填充宽度设定成与浮动栅层布图重叠的部分的宽度，从而形成控制栅层，平整该控制栅层，从而形成控制栅。该方法还包括：有选择地除去第二模层布图和第一模层第二布图；在由于除去模层第一模层第二布图而露出的控制栅的侧壁上形成间隔件；以及，通过将所述间隔件用作蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图形成浮动栅。
根据本发明公开的实施例，制造闪存器件的方法还包括以线性形式对浮动栅层进行布图。该浮动栅层包括导电的多晶硅层。该层间介电层包括氮化硅层。该模层包括氧化硅层和氮化硅层的叠层。第一模层的氧化硅层由化学气相沉积(CVD)形成。通过湿蚀刻或化学干蚀刻(CDE)执行形成凹槽的横向蚀刻。该栅介电层包括通过热氧化或化学气相沉积形成的氧化硅层。该控制栅包括导电的多晶硅层。该间隔件包括氧化硅。
根据本发明公开的实施例，提出一种闪存器件，包括：设置在半导体基底上的控制栅；设置在控制栅的侧壁上的间隔件；浮动栅，其设置在间隔件下方并与之对准，并且具有延伸到控制栅下方的一部分；设置在浮动栅和半导体基底之间的通道介电层，电荷通过该通道介电层向浮动栅隧穿；栅介电层，其设置在控制栅和半导体基底之间，并且延伸到浮动栅的一侧面上；以及，层间介电层，其设置在控制栅和浮动栅之间的浮动栅上表面上。
根据本发明公开的实施例的闪存器件及其制造方法可以防止在执行光蚀刻过程时的对不准引起的单元特性差异，从而有助于减小单元尺寸。
根据本发明公开的实施例，提出一种闪存器件，包括：设置在半导体基底上的控制栅；分别设置在所述控制栅的第一和第二侧壁上的第一和第二间隔件；以及，浮动栅，其设置在所述第一间隔件下方并与之对准，并且具有延伸到所述控制栅下方的一部分。该闪存器件还包括：下栅，其设置在所述第二间隔件下方并与之准，并且与所述控制栅的所述第一侧壁上的第一间隔件相对；设置在所述浮动栅和所述半导体基底之间以及所述下栅和所述半导体基底之间的通道介电层，电荷通过该通道介电层向浮动栅隧穿；设置在所述控制栅和所述半导体基底之间并且延伸到所述浮动栅的所述侧面上的层间介电层；以及，设置在所述控制栅和浮动栅之间的所述浮动栅上表面上的层间介电层。该第一和第二间隔件包括氧化硅层。
附图说明
通过下文参照附图对本发明示例性实施例的描述，本发明的上述和其他特征和优点将更加明了，附图中：
图1是现有技术的闪存器件的剖视图；以及
图2-11是示出根据本发明实施例制造闪存器件的方法的剖视图。
具体实施方式
图2-11是示出根据本发明实施例制造闪存器件的方法的剖视图。
参照图2，在例如基底的半导体基底100上形成通道介电层210。
因为有通道介电层210，所以例如电子的电荷能够在对闪存器件进行编程或擦除的同时隧穿该介电层。该通道介电层210可以通过热氧化由氧化物层形成，例如热氧化物或化学气相沉积氧化物。优选地，该通道介电层210包括通过热氧化形成的氧化硅层。该通道介电层210形成为具有能够使电荷隧穿的厚度，例如大约50到100埃的厚度。
在通道介电层210上形成浮动栅层310。该浮动栅层310以后用作电荷积陷层，其积陷从通道介电层210隧穿的电荷。该浮动栅层310可以由例如导电多晶硅层的导电层形成，并具有大约300到500埃的厚度。
由于在后续过程将这样的导电多晶硅用作浮动栅，因此其经受布图过程，以形成浮动栅。该导电多晶硅层布图水平延伸，可以用作浮动栅层310。
在浮动栅层310上形成层间介电层330。该层间介电层330可以由用作闪存器件的浮动栅和控制栅之间的介电层的层形成。例如，可以利用CVD将氮化硅层生长到大约100到200埃的厚度，从而形成该介电层。
在层间介电层330上顺序形成在布图过程中用作模的第一和第二模层350和370。该第一模层350对该第二模层370具有蚀刻选择性。
例如，第一模层350通过CVD由氧化硅层形成，并具有大约500到1000埃的厚度。例如氮化硅的绝缘材料层形成在第一模层350上并具有大约200到300埃的厚度，从而形成第二模层370，该第二模层相对氧化硅具有蚀刻选择性，并且厚度小于第一模层350。可以通过CVD沉积这样的氮化硅层。
考虑到随后的除去过程，第一模层350最好由氧化硅形成。因此，层间介电层330由氮化硅层等形成，其相对第一模层350具有蚀刻选择性。
参照图3，在第二模层370上形成蚀刻掩膜(未示出)。利用该蚀刻掩膜对图2所示结构进行蚀刻，直至半导体基底100。可以将光刻胶布图用作蚀刻掩膜。
通过使用蚀刻掩膜有选择地蚀刻露出部分，形成彼此对准的第二模层布图371、第一模层第一布图351、层间介电层布图331、浮动栅层布图310和通道介电层布图210。所述有选择的蚀刻可以是各向异性干蚀刻。
图3的中间叠层被称为第一叠层301，与第一叠层301相邻的叠层被称为第二叠层302。
参照图4，对第一模层第一布图351的露出侧面进行蚀刻，以形成第一模层第二布图353，从而形成向侧面内凹进预定深度的凹槽355。
可以相对第二模层布图371、层间介电层布图331、浮动栅层布图310和通道介电层布图210有选择地在第一叠层301上执行横向蚀刻，从而有选择地蚀刻第一模层第一布图351。可以通过湿蚀刻或化学干蚀刻(CDE)执行所述横向蚀刻，其能够在氧化硅和氮化硅之间提供足够的蚀刻选择性。
由于第一模层第一布图351的两侧露出侧面基本相同，因此在两侧侧面上执行的蚀刻过程基本产生相同的结果。因此，通过使第一模层第一布图351的两侧侧面凹进而得到的宽度356基本相等。凹槽355的尺寸基本相同。通过控制横向蚀刻的时间，可以根据需要调整宽度356。
所以，第一模层第二布图353的宽度有赖于宽度356。所以，第二模层布图371从第一模层第二布图353的两侧突出。层间介电层布图331优选由氮化硅层形成，从而从第一模层第二布图353的两侧突出。
浮动栅层布图310优选由多晶硅形成，并因为多晶硅和氧化硅之间的蚀刻选择性而从第一模层第二布图353的两侧突出。浮动栅层布图310的突出部分的宽度、即对应于凹槽355的宽度356的宽度设定为使浮动栅和控制栅在后续过程中重叠的宽度。
该凹槽355有选择地形成在第一叠层301中，两个第二叠层302被光刻胶布图150覆盖。如此，在分裂栅类型的闪存器件中与浮动栅相对的下栅可以形成为使所述下栅的宽度与浮动栅的宽度不同、即比浮动栅的宽度窄。
形成凹槽355时，形成在半导体基底100上的通道介电层210与浮动栅布图310邻接的一部分会受到损害或者缺失。所以，需要单独生长该介电层或者需要填补受损部分。
参照图5，在将光刻胶布图150除去后，通过CVD或化学氧化在浮动栅层布图310和半导体基底100的露出部分上形成栅介电层250。可以单独执行或组合执行所述热氧化或者CVD，以形成用于栅介电层250的氧化硅层。当形成栅介电层250时，可以在进行热氧化之后执行CVD，从而充分地覆盖浮动栅层布图310的边缘。
该栅介电层250置于在后续过程中形成的控制栅和半导体基底100之间。
参照图6，导电材料层、即导电多晶硅层沉积在栅介电层250上并且填充凹槽355，从而形成控制栅层390。
该控制栅层390可以由CVD等形成，从而将凹槽355充分填充。优选地，沉积间隙填充特性与控制栅层390相同的多晶硅层。将该控制栅层390平整，以形成控制栅390。可以将第二模层布图371用作化学机械抛光(CMP)的一个端点，该方法是优选的平整方法。
参照图7，通过湿或干蚀刻有选择地除去第二模层布图371和第一模层第二布图353。挨着第一模层第二布图353并且位于其下的层间介电层布图331可以用作蚀刻的一个端点。
控制栅390和浮动栅层布图310彼此重叠的宽度等于凹槽355的宽度。由于凹槽355具有基本相同的尺寸，因此重叠部分的宽度基本相等。所以，在光蚀刻过程中的对不准引起的不同单元的特性不一致所导致出现的闪存器件的问题可以避免。
参照图8，在CVD氧化硅层等上形成间隔件层400，其厚度为大约500到1000埃。
参照图9，使用反应离子蚀刻(RIE)和干蚀刻等由间隔件层400形成间隔件410。
参照图10，将间隔件410用作掩膜顺序蚀刻层间介电层布图331、浮动栅层布图310和通道介电层210，从而形成设置在控制栅390的相对侧面上浮动栅313和下栅315。由于对浮动栅313和下栅315进行布图时使用间隔件410作为蚀刻掩膜，因此浮动栅313和下栅315与间隔件410对准，并且其宽度有赖于间隔件410的宽度。
间隔件410的宽度通过在沉积过程中控制间隔层410的厚度加以调整。所以，浮动栅313和下栅315的宽度可以得到精确的控制。由于根据间隔件410的宽度和凹槽355的尺寸调整浮动栅313的宽度，所以可以通过控制凹槽355的尺寸和间隔件410的宽度来精确地控制浮动栅313的宽度。
由于排除了光蚀刻过程，因此基本可以防止光蚀刻过程中的对不准引起的单元特性差异。
参照图11，通过注入n-型杂质在半导体基底100中形成靠近控制栅390的源区110和漏区150。例如，可以使用例如光刻胶布图的离子注入掩膜注入n-型杂质，从而形成漏区150。还可以使用另一个离子注入掩膜徕注入n-型杂质，从而形成源区110。
可以通过选择性硅化作用在源/漏区110和150以及控制栅390上形成硅化物层。引入该硅化物层是为了减小电阻，并且该硅化物层可以由钨硅化物(WSix)、钴硅化物(CoSix)和钛硅化物(TiSix)等形成。
形成绝缘层之后，形成与漏区150和源区110电连接的触头，从而形成所述闪存器件。该下栅315与字线(word line)相连，使得可以在很低的电压下执行编程操作。
浮动栅的宽度可以形成得很精确。此外，通过在形成控制栅时排除光蚀刻过程，可以基本防止由对不准而引起的单元特性差异。
尽管已经参照其示例性实施例具体描述和示出了本发明，但是本领域技术人员应该明白，在不脱离由权利要求限定的本发明的精神和范围的前提下，可以对其做出形式和细节上的各种修改。

Claims (22)

1、一种制造闪存器件的方法，包括：
在半导体基底上形成供电荷隧穿的通道介电层；
在通道介电层上形成积陷隧穿电荷的浮动栅层；
形成覆盖所述浮动栅层的层间介电层；
在所述层间介电层上形成至少包括两层的模层；
对模层、层间介电层和浮动栅层顺序布图，从而形成彼此对准的模层第一布图、层间介电层布图和浮动栅层布图；
横向蚀刻与层间介电层布图相邻的、模层第一布图的侧面的露出部分，从而形成在其侧面内具有凹槽的模层第二布图；
在所述浮动栅层布图的侧面和邻近所述浮动栅层布图的所述半导体基底的露出部分上形成栅介电层；
通过在栅介电层上沉积导电材料并填充所述凹槽而形成控制栅，所述凹槽的填充宽度设定成与所述浮动栅层布图重叠的部分的宽度；
除去所述模层第二布图；
在由于除去所述模层第二布图而露出的控制栅侧壁上形成间隔件；以及
通过将所述间隔件用作蚀刻掩膜有选择地蚀刻所述层间介电层的露出部分和所述浮动栅层布图而形成浮动栅。
2、如权利要求1所述的制造闪存器件的方法，其中，所述浮动栅层包括导电的多晶硅层。
3、如权利要求1所述的制造闪存器件的方法，其中，所述层间介电层包括氮化硅层。
4、如权利要求1所述的制造闪存器件的方法，其中，所述形成模层的步骤包括顺序形成氧化硅层和氮化硅层。
5、如权利要求4所述的制造闪存器件的方法，其中，所述氧化硅层由化学气相沉积形成。
6、如权利要求1所述的制造闪存器件的方法，其中，所述横向蚀刻以形成所述凹槽的步骤通过湿蚀刻或化学干蚀刻执行。
7、如权利要求1所述的制造闪存器件的方法，其中，所述栅介电层包括通过热氧化或化学气相沉积形成的氧化硅层。
8、如权利要求1所述的制造闪存器件的方法，其中，所述控制栅包括导电的多晶硅层。
9、如权利要求1所述的制造闪存器件的方法，其中，所述间隔件包括氧化硅。
10、一种制造闪存器件的方法，包括：
在半导体基底上形成供电荷隧穿的通道介电层；
在所述通道介电层上形成积陷隧穿电荷的浮动栅层；
形成覆盖所述浮动栅层的层间介电层；
在层间介电层上形成包括至少两层的模层；
对所述模层、所述层间介电层和所述浮动栅层顺序布图，从而形成第一和第二叠层，每个所述叠层包括彼此对准的模层第一布图、层间介电层布图和浮动栅层布图，所述第一叠层与所述第二叠层相邻；
横向蚀刻与所述第二叠层的所述层间介电层布图相邻的、模层第一布图的侧面的露出部分，且同时覆盖所述第一叠层的侧面，从而在第二叠层中形成模层第二布图，该布图在其侧面内具有凹槽；
在所述浮动栅层布图的侧面和邻近所述浮动栅层布图的所述半导体基底的露出部分上形成栅介电层；
通过在栅介电层上沉积导电材料并填充所述凹槽而形成控制栅层，所述凹槽的填充宽度设定成与所述浮动栅层布图重叠的部分的宽度；
平整所述控制栅层，从而形成控制栅；
除去所述模层第二布图；
在通过所述除去所述模层第二布图的步骤而露出的所述控制栅的侧面上形成间隔件；
通过将所述间隔件用作蚀刻掩膜有选择地蚀刻所述层间介电层的露出部分和浮动栅层布图形成浮动栅；以及
形成下栅，其宽度由所述间隔件设定，其中，所述下栅和所述浮动栅设置在所述控制栅的相对侧上。
11、如权利要求10所述的制造闪存的方法，其中，形成所述模层的步骤包括顺序形成氧化硅层和氮化硅层。
12、如权利要求10所述的制造闪存的方法，其中，所述间隔件包括氧化硅。
13、一种制造闪存器件的方法，包括：
在半导体基底上形成供电荷隧穿的通道介电层；
在所述通道介电层上形成积陷隧穿电荷的浮动栅层；
形成覆盖所述浮动栅层的层间介电层；
在所述层间介电层上顺序形成具有不同蚀刻选择性的第一模层和第二模层；
对所述第二模层、所述第一模层、所述层间介电层和所述浮动栅层顺序布图，从而形成彼此对准的第二模层布图、第一模层第一布图、层间介电层布图和浮动栅布图；
横向蚀刻所述第一模层第一布图的露出侧面，从而形成在其侧面内具有凹槽的第一模层第二布图；
在所述浮动栅层布图的侧面和邻近所述浮动栅层布图的所述半导体基底的露出部分上形成栅介电层；
通过在栅介电层上沉积导电材料并填充所述凹槽而形成控制栅层，所述凹槽的填充宽度设定成与所述浮动栅层布图重叠的部分的宽度；
平整所述控制栅层，从而形成控制栅；
除去所述第二模层布图和第一模层第二布图；
在由于除去所述第二模层布图和所述第一模层第二布图而露出的所述控制栅的侧壁上形成间隔件；以及
通过将所述间隔件用作蚀刻掩膜有选择地蚀刻所述层间介电层的露出部分和所述浮动栅层布图形成浮动栅。
14、如权利要求13所述的制造闪存器件的方法，其中，所述第一模层包括氧化硅层。
15、如权利要求14所述的制造闪存器件的方法，其中，所述氧化硅层由化学气相沉积形成。
16、如权利要求14所述的制造闪存器件的方法，其中，所述第二模层包括通过化学气相沉积沉积在所述氧化硅层上的氮化硅层。
17、如权利要求16所述的制造闪存器件的方法，其中，所述平整所述控制栅层的步骤包括化学机械抛光，将所述氮化硅层用作所述平整步骤的一个端点。
18、如权利要求13所述的制造闪存器件的方法，其中，所述间隔件包括氧化硅。
19、一种制造闪存器件的方法，包括：
在半导体基底上形成供电荷隧穿的通道介电层；
在所述通道介电层上形成积陷隧穿电荷的浮动栅层；
形成覆盖所述浮动栅层的层间介电层；
在所述层间介电层上顺序形成包括氧化硅层的第一模层和包括氮化硅层的第二模层；
对所述第二模层、所述第一模层、所述层间介电层和所述浮动栅层顺序布图，从而形成第一和第二叠层，各叠层分别包括彼此对准的第二模层布图、第一模层第一布图、层间介电层布图和浮动栅布图，所述第一叠层与所述第二叠层相邻；
横向蚀刻所述第二叠层的所述第一模层第一布图的露出侧表面且同时覆盖所述第一叠层的侧面，从而在第二叠层中形成第一模层第二布图，该布图在其侧面内具有凹槽；
在所述浮动栅层布图的侧面和邻近所述浮动栅层布图的所述半导体基底的露出部分上形成栅介电层；
通过在栅介电层上沉积导电材料并填充所述凹槽而形成控制栅层，所述凹槽的填充宽度设定成与所述浮动栅层布图重叠的部分的宽度；
平整所述控制栅层，从而形成控制栅；
除去所述第二模层布图和第一模层第二布图；
在由于除去所述第二模层布图和所述第一模层第二布图而露出的所述控制栅的侧面上形成间隔件；
通过将所述间隔件用作蚀刻掩膜有选择地蚀刻所述层间介电层的露出部分和所述浮动栅层布图形成浮动栅；以及
形成下栅，其宽度由所述间隔件设定，其中，所述下栅和所述浮动栅设置在所述控制栅的相对侧上。
20、一种闪存器件，包括：
设置在半导体基底上的控制栅；
多个设置在所述控制栅的侧壁上的间隔件；
设置在所述多个间隔件下方并且与之对准的浮动栅，其具有延伸到所述控制栅下方的部分；
设置在所述浮动栅和所述半导体基底之间的通道介电层，电荷通过该层隧穿到所述浮动栅；
设置在所述控制栅和所述半导体基底之间的栅介电层，其延伸到所述浮动栅的侧面上；以及
设置在所述浮动栅的上表面上并且位于所述控制栅和所述浮动栅之间的层间介电层。
21、一种闪存器件，包括：
设置在半导体基底上的控制栅；
分别设置在所述控制栅的第一和第二侧壁上的第一和第二间隔件；
设置在所述第一间隔件下方并且与所述第一间隔件对准的浮动栅，其具有延伸到所述控制栅下方的一个部分；
设置在所述第二间隔件下方并且与所述第二间隔件对准的下栅，其与所述浮动栅相对；
设置在所述浮动栅和所述半导体基底之间以及所述下栅和所述半导体基底之间的通道介电层，电荷通过该层隧穿到所述浮动栅；
设置在所述控制栅和所述半导体基底之间的栅介电层，其延伸到所述浮动栅的侧面上；以及
设置在所述浮动栅的上表面上并且位于所述控制栅和所述浮动栅之间的层间介电层。
22、如权利要求21所述的闪存器件，其中，所述第一和第二间隔件包括氧化硅层。
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