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CN109997211B - 用于自对准多重图案化技术的间隙壁形成 - Google Patents

用于自对准多重图案化技术的间隙壁形成 Download PDF

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CN109997211B CN201780071268.6A CN201780071268A CN109997211B CN 109997211 B CN109997211 B CN 109997211B CN 201780071268 A CN201780071268 A CN 201780071268A CN 109997211 B CN109997211 B CN 109997211B
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Tokyo Electron Ltd
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Abstract

描述了用于自对准多重图案化(SAMP)技术的间隙壁形成的系统和方法的实施方式。在实施方式中，方法包括提供具有间隙壁的衬底，该间隙壁具有保形涂层。方法还可以包括执行间隙壁凝固处理过程。此外，方法可以包括在衬底上执行蚀刻和清洁过程。此外，方法可以包括对间隙壁处理过程以及蚀刻和清洁过程进行控制，以实现间隙壁形成目标。

Description

用于自对准多重图案化技术的间隙壁形成
相关申请的引用
本申请要求2016年9月20日提交的、名称为“用于自对准多重图案化技术的间隙壁形成”的美国临时申请第62/396,952号的优先权，该申请的全部内容通过引用并入本文中。
技术领域
本发明涉及用于衬底处理的系统和方法，更具体地，涉及用于自对准多重图案化(SAMP)技术的间隙壁形成的方法和系统。
背景技术
SAMP技术已经用于鳍式场效应晶体管(FinFET)器件的部件等的形成。尺寸缩小是集成电路处理的发展中的驱动力之一。通过减小尺寸，能够获得成本效益和设备性能的提高。这种可伸缩性在处理流程中产生了不可避免的复杂性，特别是在图案化技术上。SAMP技术已经广泛适用于亚 -22nm FinFET体系结构中，并且SAMP技术利用额外的间隙壁蚀刻步骤来实现节距减小的要求。传统的SAMP流程具有几个步骤，包括芯蚀刻、间隙壁沉积、间隙壁蚀刻以及芯拉伸。在这种方法中，最终特征临界尺寸 (CD)由间隙壁沉积厚度和间隙壁物理特征来控制，例如线边缘粗糙度 (LER)和线宽粗糙度(LWR)。
利用传统的SAMP方法，间隙壁蚀刻通常会经受最终间隙壁外形(诸如间隙壁刻面(spacer facet))的变形和CD损失。然而，维持间隙壁外形和CD是重要的，因为间隙壁外形对于俯仰行走效应(pitch-walking effect)、掩膜预算(mask budget)以及以最终结构为目标的CD具有显著影响。
现有处理技术的进一步问题包括由于不均匀蚀刻以及缺乏栅极芯材料和间隙壁材料之间的选择性而造成的间隙壁高度损失。此外，间隙壁材料的蚀刻不足可能导致间隙壁基脚(footing)、芯至间隙壁之间的台阶高度差等。这样的制造缺陷可能导致进一步的设备缺陷，降低产品生产率，限制制造设备的规模等。
发明内容
描述了用于SAMP技术的用于间隙壁形成的系统和方法的实施方式。在一个实施方式中，方法包括提供具有间隙壁的衬底，该间隙壁具有保形涂层。方法还可以包括执行间隙壁凝固处理过程。此外，方法可以包括在衬底上执行蚀刻和清洁过程。此外，方法可以包括对间隙壁处理过程以及蚀刻和清洁过程进行控制，以实现间隙壁形成目标。
系统的实施方式可以包括离子蚀刻室和耦合至离子蚀刻室的控制器。在一个实施方式中，反应离子蚀刻室可以被配置成接收具有间隙壁的衬底，其中该间隙壁具有保形涂层，执行间隙壁凝固处理过程，以及在衬底上执行蚀刻和清洁过程。在一个实施方式中，控制器可以被配置成对间隙壁处理过程以及蚀刻和清洁过程进行控制，以实现间隙壁形成目标。
附图说明
被纳入并构成本说明书的一部分的附图图示了本发明的实施方式，并且与上面给出的本发明的一般性描述和下面给出的详细描述一起用于描述本发明。
图1是示出了被配置用于SAMP技术的间隙壁形成的等离子体蚀刻系统的一个实施方式的示意性框图。
图2A是示出了用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图2B是示出了用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图3A是示出了来源于图2A-2B的过程的工件的剖面的示意性剖面图。
图3B是示出了与图2A-2B的过程关联的制造问题的剖面图。
图4A是示出了来源于图2A-2B的过程的工件的剖面的示意性剖面图。
图4B是示出了与图2A-2B的过程关联的制造问题的剖面图。
图5A是用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图5B是示出了用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图5C是示出了用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图5D是示出了用于间隙壁形成的工件的一个实施方式的示意性剖面图。
图6A是示出了来源于图4A-4B 的过程的工件的剖面的示意性剖面图。
图6B是示出了与图4A-4B 的过程关联的制造要点的剖面图。
图7是示出了用于SAMP技术的间隙壁形成的方法的一个实施方式的示意性流程图。
图8是示出了系统的一个实施方式的示意图，该系统结合了根据本 SAMP技术的实施方式而制造的设备。
具体实施方式
呈现了用于图案化侧壁形状的方法和系统。然而，相关领域的技术人员会明白，可以在没有一个或更多个特定细节的情况下，或者利用其它替代和/或附加方法、材料或部件来实施各种实施方式。在其它情况下，没有详细示出或描述已知的结构、材料或操作，以避免使本发明的各种实施方式的各方面模糊。
类似地，出于说明目的，列出了特定的数字、材料和配置，以提供对本发明的全面理解。然而，可以在没有特定细节的情况下实施本发明。此外，能够明白，图中示出的各种实施方式是说明性的呈现，并不一定按比例绘制。在参考附图时，贯穿附图相同的附图标记表示相同的部分。
贯穿本说明书提及的“一个实施方式”或“实施方式”或它们的变型意味着与该实施方式关联描述的特定特征、结构、材料或特性被包括在本发明的至少一个实施方式中，但不表示它们存在于每个实施方式中。因此，贯穿本说明书在多个地方出现诸如“在一个实施方式中”或“在实施方式中”的短语不一定是指本发明的同一实施方式。此外，可以在一个或更多个实施方式中以任何合适的方式将特定的特征、结构、材料或特性进行组合。在其它实施方式中可以包括各种附加的层和/或结构，以及/或者可以省略描述的特征。
此外，能够明白，除非另有明确说明，否则“一个”可能意味着“一个或更多个”。
以对理解本发明最有帮助的方式，将各种操作描述为依次的多个分立操作。然而，描述的顺序不应该被解释为意指这些操作必须依赖于顺序。特别是，不需要以呈现的顺序执行这些操作。可以按照与描述的实施方式不同的顺序执行描述的操作。在附加的实施方式中可以执行各种附加的操作，以及/或者可以省略描述的操作。
正如本文中使用的，术语“衬底”是指，并且包括在其上形成材料的基底材料或构造。应当明白，衬底可以包括单一材料、多层不同的材料、其中具有不同材料或不同结构的区域的一层或多层、等等。这些材料可以包括半导体、绝缘体、导体或它们的组合。例如，衬底可以是半导体衬底、支撑结构上的基底半导体层、金属电极、或其上形成有一个或多个层、结构或区域的半导体衬底。衬底可以是传统硅衬底或包括半导体材料层的其它块状衬底(bulk substrate)。正如这里使用的，术语“块状衬底”是指，并且不仅包括硅晶片，而且包括绝缘体上硅(“SOI”)衬底(例如蓝宝石上硅(“SOS”)衬底以及玻璃上硅(“SOG”)衬底)，基底半导体基础上的硅的外延层，以及其它半导体或光电材料，例如硅锗、锗、砷化镓、氮化镓、磷化铟。衬底可以是掺杂的或无掺杂的。
正如这里使用的，术语“工件”是指在半导体器件制造过程的一个或多个阶段期间在衬底上形成的材料或层的组合物，工件最终包括处理最终阶段的半导体器件。
描述了本实施方式包括用于SAMP技术的间隙壁形成的系统和方法。在一个实施方式中，方法包括提供具有间隙壁的衬底，该间隙壁具有保形涂层。方法还可以包括执行间隙壁凝固处理过程。此外，方法可以包括在衬底上执行蚀刻和清洁过程。此外，方法可以包括对间隙壁处理过程以及蚀刻和清洁过程进行控制，以实现间隙壁形成目标。间隙壁形成目标可以包括满足间隙壁高度、刻面深度、CD、芯至间隙壁的台阶高度差等的预定规格。
有益的是，这种实施方式可以减少高度损失和不对称间隙壁的形成。此外，本实施方式可以限制芯至间隙壁的台阶高度差，并且此外可以减少间隙壁基脚。
现在参照附图，贯穿几个视图相同的附图标记表示相同或对应的部分。
图1是根据SAMP技术的用于间隙壁形成的系统100的实施方式。在另一实施方式中，可以被配置成执行参考图4A-4B 所描述的用于形成间隙壁的SAMP技术。图1中描述了被配置成执行上述处理条件的蚀刻和后热处理系统100，其包括处理室110、衬底支架120、以及真空泵系统 150，其中待加工的晶片125贴附在衬底支架120上。晶片125可以是半导体衬底、晶圆、平板显示器或液晶显示器。处理室110可以被配置成便于在晶片125的表面附近对处理区域145进行蚀刻。通过气体分配系统 140引入可电离气体或处理气体的混合物。对于给定的处理气体的流，利用真空泵系统150调节处理压力。
通过夹紧系统(未示出)，例如机械夹紧系统或电子夹紧系统(例如静电夹紧系统)，晶片125可以被贴附至衬底支架120。此外，衬底支架 120可以包括被配置成调节以及/或者控制衬底支架120和晶片125的温度的加热系统(未示出)或冷却系统(未示出)。加热系统或冷却系统可以包括传热流体的再循环流，该传热流体在冷却时从衬底支架120接收热量并且将热量传递至热交换器系统(未示出)，或者在加热时将热量从热交换器系统传递至衬底支架120。在其它实施方式中，加热/冷却元件，例如电阻加热元件，或热电加热器/冷却器可以被包括在衬底支架120以及处理室110的室壁以及处理系统100内的任何其它部件中。
此外，可以通过背侧供气系统126向晶片125的背侧输送传热气体，以提高晶片125和衬底支架120之间的气隙热导率。当在升高或降低的温度下需要对衬底的温度控制时，可以使用这种系统。例如，背侧供气系统可以包括两区(two-zone)气体分配系统，其中氦气隙压力可以在晶片125 的中心和边缘之间独立变化。
在图1示出的实施方式中，衬底支架120可以包括电极122，通过该电极122，射频(RF)功率被耦合至处理区域145。例如，通过将RF功率从RF发生器130经过可选的阻抗匹配网络132传输至衬底支架120，衬底支架120可以被电偏置在RF电压。RF电偏置可以用于加热电子，以形成和维持等离子体。在这种配置中，系统100可以作为反应离子蚀刻 (RIE)反应器而操作，其中室和上部气体注入电极充当接地表面。
此外，利用脉冲偏置信号控制器131可以对RF电压处的电极122的电偏置进行脉冲化。例如，来自RF发生器130的RF功率输出可以在关闭状态和开启状态之间被脉冲化。或者，可以以多个频率将RF功率施加至衬底支架电极。此外，阻抗匹配网络132可以通过降低反射的功率来提高等离子体处理室110中向等离子体的RF功率传输。匹配网络拓扑(例如L型、π型、T型等)和自动控制方法是本领域的技术人员熟知的。
气体分配系统140可以包括用于引入处理气体的混合物的喷头设计。或者，气体分配系统140可以包括多区喷头设计，其用于引入处理气体的混合物，以及调整在晶片125之上处理气体的混合物的分布。例如，多区喷头设计可以被配置成：相对于到晶片125之上大致中心区域的处理气体流或成分的量，来调整到晶片125之上大致周围区域的处理气体流或成分。在这样的实施方式中，可以以合适的组合来分配气体，以在室110内形成高度均匀的等离子体。
真空泵系统150可以包括涡轮分子真空泵(TMP)，其泵速能够达到约每秒8000升(或更高)，以及包括用于对室压力进行节流的闸阀。在用于干等离子体蚀刻(dry plasmaetching)的传统等离子体处理设备中，可以采用每秒800至3000升的TMP。TMP对于低压处理是有用的，通常小于约50mTorr。对于高压处理(即，大于约80mTorr)，可以使用机械增压泵和干式粗抽泵。此外，用于监测室压力的设备(未示出)可以耦合至等离子体处理室110。
在实施方式中，源控制器155可以包括微处理器、存储器以及数字I/O 端口，其能够生成足以通信和激活对处理系统100的输入以及监测来自等离子体处理系统100的输出的控制电压。此外，源控制器155可以被耦合至RF发生器130、脉冲偏置信号控制器131、阻抗匹配网络132、气体分配系统140、气体供应190、真空泵系统150以及衬底加热/冷却系统(未示出)、背侧气体供应系统126以及/或者静电夹紧系统128，并且源控制器155可以与RF发生器130、脉冲偏置信号控制器131、阻抗匹配网络 132、气体分配系统140、气体供应190、真空泵系统150以及衬底加热/ 冷却系统(未示出)、背侧气体供应系统126以及/或者静电夹紧系统128 交换信息。例如，可以利用存储器中存储的程序，以根据处理方法来激活对处理系统100的上述部件的输入，以便在晶片125上执行等离子体辅助处理，例如等离子体蚀刻处理或后热处理过程。
此外，处理系统100可以进一步包括上部电极170，可以将RF功率从RF发生器172经过可选的阻抗匹配网络174耦合至该上部电极170。在一个实施方式中，用于将RF功率施加至上部电极的频率的范围可以从约0.1MHz到约200MHz。或者，可以与电感耦合等离子体(ICP)源、电容耦合等离子体(CCP)源、被配置成在GHz频率范围内操作的径向线缝隙天线(RLSA)源、被配置成在亚-GHz到GHz范围内操作的电子回旋共振(ECR)源以及其它相关联地使用本实施方式。此外，用于将功率施加至下部电极的频率的范围可以从约0.1MHz到80MHz。此外，源控制器155被耦合至RF发生器172和阻抗匹配网络174，以控制对上部电极170施加RF功率。上部电极的设计和实现对于本领域的技术人员来说是熟知的。如图所示，上部电极170和气体分配系统140可以被设计在同一室组件内。或者，上部电极170可以包括用于对耦合至晶片125上方的等离子体的RF功率分布进行调整的多区电极设计。例如，上部电极170 可以被分割成中心电极和边缘电极。
根据应用，例如传感器或计量设备的附加设备可以被耦合至处理室 110和源控制器155以收集实时数据，并利用这些实时数据在涉及以下处理的两个或更多个步骤中并行地控制两个或更多个选择的集成操作变量：集成方案的沉积处理、RIE处理、拉伸处理、外形变形处理、加热处理过程以及/或者图案转移处理。此外，相同的数据可以用于确保实现集成目标，集成目标包括后热处理、图案化均匀性(均匀性)、结构的下拉(下拉)、结构的纤薄化(纤薄化)、结构的长宽比(长宽比)、线宽粗糙度、衬底生产量、拥有成本等的完成。
通过调制所施加的功率，通常是通过脉冲频率和占空比的变化，可以获得与在连续波(CW)中产生的等离子体特性显著不同的等离子体特性。因此，电极的RF功率调制能够提供对时间平均的离子通量和离子能量的控制。
图2A-2B中描述了间隙壁蚀刻处理的一个实施方式。在实施方式中，工件包括具有一个或更多个间隙壁芯204的衬底202，以及间隙壁材料的保形涂层206。在实施方式中，保形层206可以包括一个或更多个被设置在间隙壁芯204上的蚀刻表面208。在实施方式中，保形涂层206可以在蚀刻方向210上被蚀刻。在一个这样的实施方式中，晶片125可以包括衬底202。
在实施方式中，衬底202可以由包括硅、砷化镓、氧化物、氮化物、金属氧化物以及金属氮化物的材料形成。间隙壁芯204可以包括以下材料：该材料包括硅、非晶态碳、光刻胶、氧化物、氮化物等。保形层206 可以包括以下材料：该材料包括氧化物、氮化物、硅、金属氧化物和金属氮化物。
在图2B的步骤中，利用反应离子蚀刻处理可以对保形层206和间隙壁芯204进行蚀刻。在反应离子蚀刻处理中，可以在工件上形成包括一个或更多个反应离子214的等离子体场212。在这样的实施方式中，反应离子214可以打开蚀刻表面208并且对间隙壁芯204选择性地进行蚀刻。在反应离子蚀刻处理之后，可以形成图3A的工件。
在图3A的实施方式中，可以形成多个间隙壁302。每个间隙壁可以具有高度308，由于重离子蚀刻，所以该高度308比最初的间隙壁高度显著降低。由于蚀刻选择性不充足，各间隙壁之间的沟槽中可能会留下额外的间隙壁基脚304。此外，进入衬底202的芯至间隙壁的高度差306可能是离子蚀刻处理的结果。在实施方式中，芯至间隙壁的高度差306可能与蚀刻间隙壁芯所需要的时间相关。
图3B示出了由图3A中所示的非均匀间隙壁302形成的一组栅极器件310的实施方式。在这样的实施方式中，间隙壁脚304和芯至间隙壁高度差306的问题可能被带入器件处理的进一步阶段。
图4A是示出来源于图2A-2B的处理的工件的剖面的示意性剖面图。如图4A中示出的，来源于图2A-2B的处理的间隙壁302可以包括大量的不均匀性。在这样的实施方式中，间隙壁外形可能被大大影响。如图4B 所示，间隙壁302可能遭受刻面402。此外，间隙壁的临界尺寸(CD)404 可能会受到过度暴露于图2B中的离子蚀刻步骤的负面影响。
图5A-5D示出了用于SAMP技术的间隙壁形成的替选方法。图5A 是示出用于间隙壁形成的工件的一个实施方式的示意性剖面图。如图2A 中，工件可以包括衬底202、一个或更多个间隙壁芯204、以及在芯204 之上的具有一个或更多个蚀刻表面208的保形层206。
图5B示出了间隙壁凝固处理502的实施方式。在实施方式中，间隙壁凝固处理502可以包括自由基等离子体处理504和离子蚀刻处理506。在自由基等离子体处理504中，工件被暴露于自由基等离子体场508，并且保形层206与自由基510一起沉积。在离子蚀刻处理中，工件被暴露于离子等离子体场512。所得到的自由基蚀刻处理504和离子蚀刻处理506的组合是副产物516的堆积，特别是在沿着蚀刻表面208的保形层的各部分的边缘和肩部上。在实施方式中，间隙壁凝固处理502可以被重复以加强副产物516的堆积。在实施方式中，副产物可以包括例如硅、碳、氧、氮和氟的组合，它们可以存在于保形层206以及自由基和离子蚀刻等离子体气体中。
在实施方式中，用于自由基蚀刻处理504的化学成分可以包括N2、 O2、CO、CO2、H2、HBr、Cl2、CxHy、Ar、He、CxHyFz以及CxFy。在实施方式中，用于离子蚀刻处理506的化学成分可以包括N2、O2、CO、CO2、 H2、HBr、Cl2、CxHy、Ar以及He。
一旦间隙壁凝固处理502完成，通过利用离子等离子体蚀刻场212中的蚀刻离子214轰击工件，可以打开蚀刻表面208并且去除间隙壁芯204。在实施方式中，用于打开蚀刻表面208的蚀刻处理可以是与图2B中描述的相同的蚀刻处理。例如，在这样的实施方式中，可以利用包括N2、O2、 CO、CO2、H2、HBr、Cl2、CxHy、Ar、He、CxHyFz以及CxFy的化学成分形成离子等离子体蚀刻场212。在这样的实施方式中，也可以在图5C的蚀刻处理期间去除副产物516的堆积。然而，如图5D所示，副产物516 的堆积可以很大程度地保护保形层206中的间隙壁材料，并且与图3A的结果相比，所得到的间隙壁302可以得到显著改善。
如图6A所示，间隙壁均匀性可以得到改善。此外，如图6B所示，与图2A-2B的处理所得到的间隙壁302相比，可以减小刻面402，并改善 CD 404。因此，图5A-5D中示出的处理展示了相对于图2A-2B中描述的处理的显著改进。例如，图5D中示出的，图5D的工件中的间隙壁高度 308可以大于图3A的工件的间隙壁高度308。此外，可以减小芯至间隙壁的高度差306，并且可以显著消除间隙壁脚304。
图7是示出用于SAMP技术的间隙壁形成的方法700的一个实施方式的概述的示意性流程图。在实施方式中，如框702处示出的，方法700 可以包括提供具有间隙壁的衬底，其中该间隙壁具有保形涂层。如框704 处示出的，方法700还可以包括执行间隙壁凝固处理过程。此外，如框 706处示出的，方法可以包括在衬底上执行蚀刻和清洁过程。最后，如框 708处示出的，方法700可以包括对间隙壁处理过程以及蚀刻和清洁过程进行控制，以实现间隙壁形成目标。
在实施方式中，控制间隙壁处理过程以实现间隙壁形成目标可以包括对进入室的蚀刻气体的流速进行控制。此外，对间隙壁处理过程进行控制可以包括对室110内的温度或者压力进行控制。另外的控制可以包括对用于生成等离子场212、508和512的射频(RF)功率或微波(MW)功率水平进行控制。一个普通技术人员将会认识到能被控制以满足处理目标的另外的参数。
这里描述的处理和方法的实施方式可在以下商业过程中使用：该商业过程用于制造基于半导体的产品以包含在商业产品中。例如，图8中示出了包括印刷电路板(PCB)的电气设备802。电气设备802可以是很多商用产品中的一个，包括例如，计算机、计算机监视器、电视机、音频放大器、相机、智能电话以及个人数据助理、平板计算设备、智能手表、专用处理设备、传感器设备、医疗设备等。一个普通技术人员将明白，根据本实施方式制造的设备不限于任何特定的领域。
电气设备802可以包括一个或更多个PCB 804，PCB 804包括一个或更多个基于半导体的电气部件，例如芯片封装806。芯片封装806可以包括其上设置有一个或更多个特征(例如根据图4A-4B 中描述的处理而制造的FinFET器件)的晶片的分割芯片。例如，芯片可以包括衬底202。芯片可以被封装在耐用的封装中，以保护设置在其上的特征。芯片封装806可以进一步包括一个或更多个接触引脚，该接触引脚被配置成提供对芯片上的某些接触点的外部访问。
有利的是，相对于利用其它技术制造的器件，在芯片封装806中的芯片上设置的特征的尺寸和密度可以较小，因为相对于先前的方法，间隙壁凝固处理502的使用允许半导体器件的高分辨率图案化。
本领域技术人员能够容易地明白另外的优点和修改。因此，本发明在其更广泛的方面不限于特定的细节、代表性的设备和方法、以及所示出和描述的说明性示例。因此，可以在不背离总体发明概念的范围的情况下，对这些细节作出改动。

Claims (17)

1.一种在衬底上形成间隙壁图案的方法，所述方法包括：
提供具有多个间隙壁芯的衬底，所述间隙壁芯上具有间隙壁材料的保形涂层，其中，所述保形涂层包括在所述多个间隙壁芯之间在所述衬底上的底部、在所述多个间隙壁芯的侧壁上的侧壁部、在所述多个间隙壁芯的顶表面上的顶部、以及连结所述侧壁部和所述顶部的肩部；
执行间隙壁凝固处理过程，所述间隙壁凝固处理过程在所述保形涂层的肩部上形成副产物的堆积，同时使所述顶部和所述底部暴露；
在所述衬底上执行蚀刻和清洁过程，以去除所述保形涂层的暴露的顶部和底部，并且去除所述多个间隙壁芯以留下所述侧壁部作为所述间隙壁图案，其中所述副产物的堆积用作保护层以减少所述侧壁部的蚀刻；以及
对所述间隙壁凝固处理过程以及所述蚀刻和清洁过程的一个或多个过程参数进行控制，以实现选自以下的一个或多个间隙壁形成目标：所述间隙壁图案的目标高度、所述间隙壁图案上的目标最大刻面深度、所述间隙壁图案的目标临界尺寸、所述多个间隙壁芯和所述间隙壁图案之间的目标最大高度差、所述间隙壁图案的目标均匀性，以及所述间隙壁图案中的目标最大量的间隙壁基脚。
2.根据权利要求1所述的方法，其中，执行所述间隙壁凝固处理过程包括执行自由基等离子体蚀刻。
3.根据权利要求2所述的方法，其中，执行所述自由基等离子体蚀刻是利用等离子体蚀刻气体化学成分执行的，所述等离子体蚀刻气体化学成分包括从由N2、O2、CO、CO2、H2、HBr、Cl2、CxHy、Ar、He、CxHyFz以及CxFy组成的组中选择的等离子体蚀刻气体。
4.根据权利要求1所述的方法，其中，执行所述间隙壁凝固处理过程包括执行离子等离子体蚀刻。
5.根据权利要求4所述的方法，其中，执行所述离子等离子体蚀刻是利用等离子体蚀刻气体化学成分执行的，所述等离子体蚀刻气体化学成分包括从由N2、O2、CO、CO2、H2、HBr、Cl2、CxHy、Ar以及He组成的组中选择的等离子体蚀刻气体。
6.根据权利要求1所述的方法，进一步包括在循环中重复所述间隙壁凝固处理过程。
7.根据权利要求1所述的方法，其中，利用等离子体蚀刻气体化学成分执行用以去除所述多个间隙壁芯的所述蚀刻和清洁过程，所述等离子体蚀刻气体化学成分包括从由N2、O2、CO、CO2、H2、HBr、Cl2、CxHy、Ar、He、CxHyFz以及CxFy组成的组中选择的等离子体蚀刻气体。
8.根据权利要求1所述的方法，其中，所述多个间隙壁芯的材料包括从由硅、非晶态碳以及光刻胶聚合物组成的一组材料中选择的材料。
9.根据权利要求1所述的方法，其中，所述保形涂层包括氧化物层或氮化物层。
10.根据权利要求1所述的方法，其中，形成所述间隙壁图案包括用于形成鳍式场效应晶体管(FinFET)结构的自对准多重图案化(SAMP)技术。
11.根据权利要求10所述的方法，其中，所述鳍式场效应晶体管包括亚-22nm晶体管体系结构。
12.根据权利要求1所述的方法，其中，控制所述间隙壁凝固处理过程的一个或多个过程参数以减少间隙壁高度损失和不对称的形成。
13.根据权利要求1所述的方法，其中，控制所述间隙壁凝固处理过程的一个或多个过程参数以减少或消除所述间隙壁基脚。
14.根据权利要求1所述的方法，其中，控制所述间隙壁凝固处理过程的一个或多个过程参数以减小所述多个间隙壁芯与所述间隙壁图案之间的高度差。
15.根据权利要求1所述的方法，其中，执行所述蚀刻和清洁过程进一步去除所述副产物的堆积。
16.根据权利要求15所述的方法，其中，执行所述蚀刻和清洁过程，直到对所述副产物的堆积的去除使得要蚀刻的侧壁部暴露，所述方法此后还包括：重复执行所述间隙壁凝固处理过程以及执行所述蚀刻和清洁过程一次或多次，直到完成所述间隙壁图案的形成。
17.根据权利要求1所述的方法，其中，重复所述间隙壁凝固处理过程，直到所述副产物的堆积达到所述保护层的目标厚度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11551930B2 (en) * 2018-12-12 2023-01-10 Tokyo Electron Limited Methods to reshape spacer profiles in self-aligned multiple patterning
TW202125568A (zh) 2019-08-30 2021-07-01 美商得昇科技股份有限公司 間隔物蝕刻製程
CN115376911B (zh) * 2021-05-21 2025-08-08 中微半导体设备(上海)股份有限公司 一种衬底处理方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716564A (zh) * 2004-06-28 2006-01-04 中芯国际集成电路制造(上海)有限公司 集成电路器件形成隔离物后修复等离子体损伤的方法
CN101490807A (zh) * 2006-07-10 2009-07-22 美光科技公司 在半导体装置及包含半导体装置的系统形成期间使用交替间隔物沉积的间距减小技术
CN101882579A (zh) * 2009-05-06 2010-11-10 中芯国际集成电路制造(上海)有限公司 Ono介电层切断方法
US9269590B2 (en) * 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228563B1 (en) * 1999-09-17 2001-05-08 Gasonics International Corporation Method and apparatus for removing post-etch residues and other adherent matrices
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US8084310B2 (en) 2008-10-23 2011-12-27 Applied Materials, Inc. Self-aligned multi-patterning for advanced critical dimension contacts
JP5486883B2 (ja) 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
US9263283B2 (en) 2011-09-28 2016-02-16 Tokyo Electron Limited Etching method and apparatus
US9159579B2 (en) 2013-10-25 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using multilayer spacer for reduced spacer footing
US20150155176A1 (en) 2013-12-03 2015-06-04 Lam Research Corporation Sidewall height nonuniformity reduction for sidewall image transfer processes
KR20160097609A (ko) * 2015-02-09 2016-08-18 삼성전자주식회사 미세 패턴을 가지는 반도체 소자의 제조 방법
US9478433B1 (en) * 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716564A (zh) * 2004-06-28 2006-01-04 中芯国际集成电路制造(上海)有限公司 集成电路器件形成隔离物后修复等离子体损伤的方法
CN101490807A (zh) * 2006-07-10 2009-07-22 美光科技公司 在半导体装置及包含半导体装置的系统形成期间使用交替间隔物沉积的间距减小技术
CN101882579A (zh) * 2009-05-06 2010-11-10 中芯国际集成电路制造(上海)有限公司 Ono介电层切断方法
US9269590B2 (en) * 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
CN108389796A (zh) * 2017-02-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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