[go: up one dir, main page]

CN109979902A - 半导体器件以及制造方法 - Google Patents

半导体器件以及制造方法 Download PDF

Info

Publication number
CN109979902A
CN109979902A CN201811510321.0A CN201811510321A CN109979902A CN 109979902 A CN109979902 A CN 109979902A CN 201811510321 A CN201811510321 A CN 201811510321A CN 109979902 A CN109979902 A CN 109979902A
Authority
CN
China
Prior art keywords
metal layer
molding material
semiconductor wafer
semiconductor
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811510321.0A
Other languages
English (en)
Inventor
梁志豪
波姆皮奥·V·乌马里
杨顺迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexperia BV
Original Assignee
Nexperia BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexperia BV filed Critical Nexperia BV
Priority to CN202411608207.7A priority Critical patent/CN119447068A/zh
Publication of CN109979902A publication Critical patent/CN109979902A/zh
Pending legal-status Critical Current

Links

Classifications

    • H10W74/016
    • H10W74/01
    • H10P54/00
    • H10W20/40
    • H10W72/30
    • H10W74/014
    • H10W74/019
    • H10W74/111
    • H10W74/137
    • H10W74/141
    • H10W95/00
    • H10W70/05
    • H10W70/60
    • H10W70/65
    • H10W70/652
    • H10W72/01935
    • H10W72/01938
    • H10W72/0198
    • H10W72/07355
    • H10W72/29
    • H10W72/351
    • H10W72/59
    • H10W72/922
    • H10W72/923
    • H10W72/941
    • H10W72/9413
    • H10W72/9415
    • H10W72/944
    • H10W72/9445
    • H10W72/952
    • H10W74/129

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本公开涉及一种半导体器件结构和制造半导体器件的方法。该半导体器件可包括:半导体晶片,具有顶部主表面、相对的底部主表面和侧表面,所述顶部主表面具有形成在其上的一个或多个电触点;模制材料,其包封半导体晶片的顶部主表面、底部主表面和侧表面,其中模制材料限定具有顶表面和侧表面的封装主体;其中所述多个电触点暴露在所述封装主体的顶表面上,并且金属层布置在所述电触点上并且电连接到所述电触点,并且其中所述金属层延伸到所述封装主体的侧表面并且至少部分地覆盖所述封装主体的侧表面。

Description

半导体器件以及制造方法
技术领域
本公开涉及半导体器件以及制造方法。更具体地,本公开涉及具有可润湿的侧触点的晶元级半导体器件。
背景技术
晶元级封装件(WLP)形式的半导体器件对于需要具有改善的电气性能的小型器件的应用变得越来越重要。例如,晶元级封装件通常用在诸如移动通信装置的便携式电子装置中。
图1是传统WLP 100的截面侧视图。WLP 100包括暴露在WLP 100的底表面上的多个输入或输出(I/O)焊盘102。I/O焊盘102安装到触点104,例如印刷电路板(PCB)上的具有焊料106的焊盘。
图1b是WLP 100的沿着图1a的线A-A的部分108的放大的示意性底部平面图。WLP100的底表面包括:作为金属区域的I/O焊盘102;锯刻(saw)划道区域110,其位于WLP 100的底表面的外围区域并且作为非钝化区域;以及钝化重叠区域112,其位于I/O焊盘102和锯刻划道区域110之间。
然而,如图1b所示,或者过多的焊料以及I/O焊盘102和锯刻划道区域110之间的非常窄的间隔会产生焊剂残留物或焊料片114,其可以桥接有源焊盘102和锯刻划道区域110,这可能导致I/O焊盘102和WLP 100的晶片之间的短路。
另外,因为有源焊盘102没有一直延伸到WLP 100的侧面,所以一旦WLP 100安装到PCB并且I/O焊盘102被焊接到相应的触点104,就很难检查焊料接头以确定是否存在任何潜在的焊料接头缺陷。
发明内容
根据实施例,提供了一种半导体器件,包括:半导体晶片,具有顶部主表面、相对的底部主表面和侧表面,所述顶部主表面具有形成在其上的一个或多个电触点;模制材料,其包封半导体晶片的顶部主表面、底部主表面和侧表面,其中模制材料限定具有顶表面和侧表面的封装主体;其中所述多个电触点暴露在所述封装主体的顶表面上,并且金属层布置在所述电触点上并且电连接到所述电触点,并且其中所述金属层延伸到所述封装主体的侧表面并且至少部分地覆盖所述封装主体的侧表面。
可选地,所述金属层可以包括铜并且所述金属层可以涂覆有例如锡的可润湿材料。
可选地,所述金属层可以延伸跨越所述封装主体的顶表面的宽度。
可选地,模制材料可以整体布置以包封半导体晶片。
根据实施例,提供了一种用于组装半导体器件的方法,该方法可以包括:提供多个间隔开的半导体晶片,该半导体晶片具有其上形成有一个或多个电触点的顶部主表面、相对的底部主表面和侧表面,其中每个晶片具有形成在顶表面上的多个电触点;用模制材料包封晶片,其中模制材料部分地覆盖部分顶表面,使得电触点暴露并且模制材料覆盖晶片的底表面和侧表面;切割多个第一沟槽以限定每个半导体器件的封装主体侧壁;在每个封装主体的顶表面上形成金属层,其中金属层与电触点电接触,并延伸到每个封装主体的侧表面;以及将半导体器件彼此分开。
可选地,金属层可以包括铜,且可以通过溅射或电镀形成金属层。可选地,可以通过电镀利用可润湿材料涂覆金属层。金属层可以延伸跨越封装主体的顶表面的宽度。
可选地,模制半导体晶片包括用模制材料整体地包封每个半导体晶片。
附图说明
为了可以详细地理解本公开的特征的方式,参考实施例进行更具体的描述,其中一些实施例在附图中示出。然而,应注意,附图仅示出了典型的实施例,因此不应视为限制其范围。附图用于促进对本公开的理解,因此不一定按比例绘制。通过结合附图阅读本说明书,本领域技术人员将清楚所要求保护的主题的优点,附图中相同的附图标记用于表示相同的元件,并且在附图中:
图1a示出了传统的晶元级半导体器件的截面侧视图;
图1b示出了图1a的传统的晶元级半导体器件沿着图1a的线A-A的放大的底部平面图;
图2示出了根据实施例的晶元级半导体器件的截面侧视图;
图3a示出了根据实施例的晶元级半导体器件的等距视图;
图3b示出了根据实施例的晶元级半导体器件的等距视图;
图4a示出了在承载带上安装半导体晶片的步骤;
图4b示出了包封半导体晶片的步骤;
图4c示出了移除承载带的步骤;
图4d示出了在临时载台上安装包封的半导体晶片的步骤;
图4e示出了部分地单个化半导体晶片的步骤;
图5a示出了金属中间层的形成;
图5b示出了金属中间层的进一步形成;
图5c示出了金属I/O焊盘的形成;
图5d示出了根据实施例的晶元级半导体器件的单个化;以及
图5e示出了在单个化之后的晶元级半导体器件的阵列的平面图。
具体实施方式
参照图2,示出了根据实施例的示例晶元级半导体器件200的截面。器件200包括具有顶部主表面204和相对的底部主表面208的半导体晶片202。半导体晶片202的顶部主表面204具有形成在其上的一个或多个电触点206。半导体晶片202可以包括例如晶体管或二极管的一个或多个有源部件(未示出)以及一个或多个电触点206。电触点可以优选地通过在晶片顶表面204上沉积图案化金属层来形成,以提供与半导体晶片202的一个或多个有源部件的电连接。
半导体器件200还包括模制材料210,其覆盖半导体晶片202的底表面208和每个侧表面。此外,模制材料210覆盖半导体晶片的顶表面204的至少一部分,其中,布置在顶表面204上的触点206将没有模制材料210。
模制材料210限定封装主体,该封装主体具有顶表面212、相应的侧表面214和底表面215。在电触点206没有模制材料210的情况下,开口限定在封装主体的顶表面212中,使得电触点206至少部分地通过模制材料210中的开口暴露。根据所使用的模制工艺,电触点的顶部可以与模制材料210的顶部基本齐平。可替代地,触点的顶部可以布置成在模制材料210的顶部下方。器件200还包括金属层218,金属层218形成在电触点206上方并且通过开口216电连接到电触点206。金属层218延伸到封装主体的侧表面214并且至少部分地覆盖封装主体的侧表面214。
分别电连接到电触点206的金属层218通过位于其间的间隙220彼此分开和隔离。金属层218在半导体器件200的金属电触点206和I/O焊盘222(下面讨论)之间形成金属间层。
金属层218可以包括铜,并且金属层218通过例如电镀工艺涂覆有可润湿材料(例如,锡),以形成I/O焊盘222,使得器件200具有允许在I/O焊盘222和PCB的接触焊盘之间形成焊料接头的可润湿侧面。具有可润湿材料的金属层218形成I/O焊盘,其允许如汽车合格半导体器件所要求的通过例如自动光学检查进行焊料接头检查。另外,因为半导体晶片202的顶表面204(除了如上所述的电触点的位置之外)被模制材料覆盖,所以封装的半导体晶片的六个侧面被模制材料保护。结果,在I/O焊盘102和半导体晶片202安装到PCB时减少了焊剂残留物或焊料片导致I/O焊盘102和半导体晶片202之间短路的可能性。此外,如上所述的布置可以导致较低的封装高度,这是因为不需要晶片载台或安装件。
参照图3a,其示出了根据实施例的半导体器件200的等距视图,I/O焊盘222可以延伸跨越封装主体的顶表面的整个宽度并且还跨越封装主体的侧表面214的整个宽度。当半导体器件200安装在诸如PCB的载台上时,I/O焊盘222的这种布置导致将I/O焊盘222连接到PCB的接触焊盘的焊料接头的可见性提高。
在替代布置中,如图3b所示,其示出了根据实施例的半导体器件200的等距视图,I/O焊盘222可以延伸部分地跨越封装主体的顶表面的宽度并且还部分地跨越封装主体的侧表面214的宽度。
图3a中,与图3b相比,在具有相同的主体宽度的情况下,焊料焊盘较大且焊料非常明显。
图4a至图4e示出了根据实施例的模制晶元级半导体器件的步骤。半导体晶片202最初从包含这种半导体晶片202的阵列的晶元中被单个化(未示出)。如图4a所示,半导体晶片202安装在载带402上。半导体晶片202通过固定到载带402的电触点206安装。
在替代工艺中,包含这种半导体晶片202的阵列的晶元可以安装在载带402上。然后可以将半导体晶片202单个化,而不切割载带402,使得它们保留在载带402上以备模制。
在将半导体晶片202安装在载带402上之后,然后如图4b所示模制半导体晶片202。模制工艺可以是薄膜辅助模制工艺,由此载带402防止模制材料212覆盖电触点206的顶表面。如上所述,这导致电触点206的顶表面与模制材料212的顶表面基本齐平。使用载带402还防止模制材料212覆盖电触点206,使得电触点206没有模制材料212,如上所述。此外,使用这种模制方法确保半导体晶片的所有六个侧面(除了电触点的位置之外),通过单个整体形成的模制材料212在单个步骤中被覆盖。
在如图4c所示移除载带402之后,然后将半导体晶片202的模制的阵列安装在载台404上,如图4d所示,使得电触点206远离载台向上。载台404可以是任何适当的临时载台(例如薄膜框架载台(FFC)),以在单个化期间将各个半导体器件202保持在适当位置(如下所述)。
在将半导体晶片202安装在FFC 404上之后,在朝向FFC 404的方向上对模制材料212进行部分切割,如图4e所示。在这种晶片的阵列中,在相邻半导体晶片202的相邻侧壁之间进行切割。该切割是部分切割,因为它没有完全延伸通过模制材料212并且在FFC 404之前终止,因此在模制材料212中形成沟槽并且部分地限定半导体器件200的侧壁。可以使用任何适当的装置进行切割,如激光或适当切口的锯片。
在上述模制和切割步骤之后,然后如参考图5a至5d所示形成I/O焊盘222。如图5a所示,在顶表面(即每个封装主体的具有电触点206的表面)上形成金属层406,使得金属层电连接到电触点206。金属层406也延伸到每个封装主体的侧表面和由在模制材料中切割的沟槽形成的底表面。可选地,金属层406通过溅射或电镀形成,且金属层406可以包括铜。
如图5b所示,金属层中间层406可以从触点206之间的封装件顶部移除,以防止它们之间的短路。可以通过蚀刻或切割移除金属层406。移除金属层中间层406的步骤可以暴露封装件顶部的模制材料。在形成金属中间层406之后并且如图5c所示,通过电镀将金属中间层涂覆有可润湿材料408,以完成I/O焊盘222的形成。可润湿材料440可以包括锡。可选地,在移除触点206之间的金属中间层406之前执行电镀。
如图5d所示,沿着沟槽并在剩余的相邻侧壁之间执行单个化,以使半导体器件200彼此分离。关于图5e更详细地描述了单个化处理。如上面关于图4e所讨论的,在形成I/O焊盘222之前,进行通过模制材料212的部分切割。在形成I/O焊盘222之后,在y方向上进行通过模制材料212的第一次切割。然后在上述部分切割之后沿x方向进行第二次切割。可以可选地用锯进行该第二次切割,锯的切口小于用于进行部分切割的锯的切口。这导致模制材料侧壁的阶梯形特征。
虽然以上示例示出了两个I/O焊盘222,但是技术人员将理解,基于上述讨论,可以在不脱离本公开的范围的情况下实现任何数量或布置。以这种方式,技术人员将理解上述示例可适用于例如双硅无引线(DSN)布置。
在所附独立权利要求中阐述了本发明的特定和优选方面。来自从属权利要求和/或独立权利要求的特征的组合可以适当地组合,而不仅仅如权利要求中所述。
本公开的范围包括明确地或隐含地公开的任何新颖特征或特征的组合或其任何概括,而不管其是否涉及要求保护的发明或者减轻本发明所解决的任何或所有问题。申请人在此发出通知,在本申请或由此衍生的任何此类进一步申请的审查期间,可以对这些特征提出新的权利要求。具体地,参考所附权利要求,从属权利要求的特征可以与独立权利要求的特征组合,并且来自各个独立权利要求的特征可以以任何适当的方式组合,而不仅仅是在权利要求中列举的特定组合。
在单独的实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反,为简洁起见,在单个实施例的上下文中描述的各种特征也可以单独提供或以任何合适的子组合提供。
术语“包括”不排除其他元件或步骤,术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (12)

1.一种半导体器件,包括:
半导体晶片,具有顶部主表面、相对的底部主表面和侧表面,所述顶部主表面具有形成在其上的一个或多个电触点;
模制材料,其包封所述半导体晶片的顶部主表面、底部主表面和侧表面,其中所述模制材料限定具有顶表面和侧表面的封装主体;
其中所述多个电触点暴露在所述封装主体的顶表面上,并且金属层布置在所述电触点上并且电连接到所述电触点,并且其中所述金属层延伸到所述封装主体的侧表面并且至少部分地覆盖所述封装主体的侧表面。
2.根据权利要求1所述的半导体器件,其中,所述金属层包括铜。
3.根据权利要求1或2所述的半导体器件,其中,所述金属层涂覆有可润湿材料。
4.根据权利要求3所述的半导体器件,其中,所述可润湿材料包括锡。
5.根据权利要求1-4中任一项所述的半导体器件,其中,所述金属层延伸跨越所述封装主体的顶表面的宽度。
6.根据权利要求1-5中任一项所述的半导体器件,其中,所述模制材料整体布置以包封所述半导体晶片。
7.一种用于组装半导体器件的方法,所述方法包括:
提供多个间隔开的半导体晶片,所述半导体晶片具有其上形成有一个或多个电触点的顶部主表面、相对的底部主表面和侧表面,其中每个所述半导体晶片具有形成在顶表面上的多个电触点;
用模制材料包封所述半导体晶片,其中所述模制材料部分地覆盖部分顶表面,使得所述电触点暴露,并且所述模制材料覆盖所述半导体晶片的底表面和侧表面;
切割多个第一沟槽以限定每个半导体器件的封装主体侧壁;在每个封装主体的顶表面上形成金属层,其中所述金属层与所述电触点电接触,并延伸到每个封装主体的侧表面;以及
将半导体器件彼此分开。
8.根据权利要求7所述的方法,其中,所述金属层包括铜。
9.根据权利要求7或8所述的方法,其中,通过溅射或电镀形成所述金属层。
10.根据权利要求7至9中任一项所述的方法,还包括通过电镀利用可润湿材料涂覆所述金属层。
11.根据权利要求7至10中任一项所述的方法,其中,所述金属层延伸跨越所述封装主体的顶表面的宽度。
12.根据权利要求7至11中任一项所述的方法,其中,模制所述半导体晶片包括用模制材料整体地包封每个半导体晶片。
CN201811510321.0A 2017-12-14 2018-12-11 半导体器件以及制造方法 Pending CN109979902A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202411608207.7A CN119447068A (zh) 2017-12-14 2018-12-11 半导体器件以及制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP17207326.4A EP3499552A1 (en) 2017-12-14 2017-12-14 Semiconductor device and method of manufacture
EP17207326.4 2017-12-14

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202411608207.7A Division CN119447068A (zh) 2017-12-14 2018-12-11 半导体器件以及制造方法

Publications (1)

Publication Number Publication Date
CN109979902A true CN109979902A (zh) 2019-07-05

Family

ID=60923228

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202411608207.7A Pending CN119447068A (zh) 2017-12-14 2018-12-11 半导体器件以及制造方法
CN201811510321.0A Pending CN109979902A (zh) 2017-12-14 2018-12-11 半导体器件以及制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202411608207.7A Pending CN119447068A (zh) 2017-12-14 2018-12-11 半导体器件以及制造方法

Country Status (3)

Country Link
US (1) US11094562B2 (zh)
EP (1) EP3499552A1 (zh)
CN (2) CN119447068A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023226058A1 (zh) * 2022-05-23 2023-11-30 常州银河世纪微电子股份有限公司 一种芯片尺寸封装工艺
US12315773B2 (en) 2022-05-23 2025-05-27 Changzhou Galaxy Century Microelectronics Co., Ltd Chip scale package (CSP) process

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285085B1 (en) * 1997-08-13 2001-09-04 Citizen Watch Co., Ltd. Semiconductor device, method of fabricating the same and structure for mounting the same
US20050121795A1 (en) * 2003-10-31 2005-06-09 Infineon Technologies Ag Semiconductor component and corresponding fabrication/mounting method
US20060197187A1 (en) * 2005-01-28 2006-09-07 Infineon Technologies Ag Semiconductor device and method for producing same
US20140264888A1 (en) * 2013-03-12 2014-09-18 Inpaq Technology Co., Ltd. Semiconductor package structure and method of manufacturing the same
CN105023887A (zh) * 2014-03-13 2015-11-04 马克西姆综合产品公司 基于晶片的电子元件封装
CN107017222A (zh) * 2015-11-11 2017-08-04 安世有限公司 半导体装置以及制造半导体装置的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59185801U (ja) * 1983-05-26 1984-12-10 アルプス電気株式会社 チツプ抵抗
US4792781A (en) * 1986-02-21 1988-12-20 Tdk Corporation Chip-type resistor
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
AU2659995A (en) * 1994-06-09 1996-01-04 Chipscale, Inc. Resistor fabrication
JPH09260538A (ja) * 1996-03-27 1997-10-03 Miyazaki Oki Electric Co Ltd 樹脂封止型半導体装置及び製造方法とその実装構造
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
JP4173751B2 (ja) * 2003-02-28 2008-10-29 株式会社ルネサステクノロジ 半導体装置
KR100585100B1 (ko) * 2003-08-23 2006-05-30 삼성전자주식회사 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
US7368810B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
JP3910598B2 (ja) * 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
DE102006003931B3 (de) * 2006-01-26 2007-08-02 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Außenkontakten und Verfahren zur Herstellung desselben
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
EP2390909A1 (en) * 2010-05-24 2011-11-30 Jerry Hu Miniature packaging for discrete circuit components
US9406646B2 (en) * 2011-10-27 2016-08-02 Infineon Technologies Ag Electronic device and method for fabricating an electronic device
KR101959395B1 (ko) * 2012-07-06 2019-03-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI549243B (zh) * 2013-03-07 2016-09-11 精材科技股份有限公司 半導體結構及其製造方法
TWI560828B (en) * 2014-02-11 2016-12-01 Xintex Inc Chip package and method for forming the same
TWI560829B (en) * 2014-03-07 2016-12-01 Xintec Inc Chip package and method thereof
TWI546913B (zh) * 2014-04-02 2016-08-21 精材科技股份有限公司 晶片封裝體及其製造方法
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
US9978720B2 (en) * 2015-07-06 2018-05-22 Infineon Technologies Ag Insulated die
CN106816424A (zh) * 2015-12-01 2017-06-09 安世有限公司 电子元件及其制造方法、用于该电子元件的引线框架
US9837375B2 (en) * 2016-02-26 2017-12-05 Semtech Corporation Semiconductor device and method of forming insulating layers around semiconductor die
US10276510B2 (en) * 2017-09-25 2019-04-30 Powertech Technology Inc. Manufacturing method of package structure having conductive shield

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285085B1 (en) * 1997-08-13 2001-09-04 Citizen Watch Co., Ltd. Semiconductor device, method of fabricating the same and structure for mounting the same
US20050121795A1 (en) * 2003-10-31 2005-06-09 Infineon Technologies Ag Semiconductor component and corresponding fabrication/mounting method
US20060197187A1 (en) * 2005-01-28 2006-09-07 Infineon Technologies Ag Semiconductor device and method for producing same
US20140264888A1 (en) * 2013-03-12 2014-09-18 Inpaq Technology Co., Ltd. Semiconductor package structure and method of manufacturing the same
CN105023887A (zh) * 2014-03-13 2015-11-04 马克西姆综合产品公司 基于晶片的电子元件封装
CN107017222A (zh) * 2015-11-11 2017-08-04 安世有限公司 半导体装置以及制造半导体装置的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023226058A1 (zh) * 2022-05-23 2023-11-30 常州银河世纪微电子股份有限公司 一种芯片尺寸封装工艺
US12315773B2 (en) 2022-05-23 2025-05-27 Changzhou Galaxy Century Microelectronics Co., Ltd Chip scale package (CSP) process

Also Published As

Publication number Publication date
CN119447068A (zh) 2025-02-14
US20190189468A1 (en) 2019-06-20
US11094562B2 (en) 2021-08-17
EP3499552A1 (en) 2019-06-19

Similar Documents

Publication Publication Date Title
US8163601B2 (en) Chip-exposed semiconductor device and its packaging method
CN1320617C (zh) 半导体器件的芯片规模表面安装封装及其制造方法
US20090085224A1 (en) Stack-type semiconductor package
JP3155741B2 (ja) Cspのbga構造を備えた半導体パッケージ
US10410941B2 (en) Wafer level semiconductor device with wettable flanks
US20090127682A1 (en) Chip package structure and method of fabricating the same
CN101465301A (zh) 晶片水平的芯片级封装
TW201626473A (zh) 具有改良接觸引腳之平坦無引腳封裝
CN105575825A (zh) 芯片封装方法及封装组件
US20180096944A1 (en) Semiconductor device
CN104517905B (zh) 用于模塑衬底的金属重分布层
US10811378B2 (en) Electronic package and manufacturing method thereof
CN101290892A (zh) 感测式半导体装置及其制法
US9324585B2 (en) Semiconductor package and method of fabricating the same
US11721654B2 (en) Ultra-thin multichip power devices
CN102468194A (zh) 半导体器件封装方法及半导体器件封装
CN103928410B (zh) 封装结构及其制作方法
KR102847504B1 (ko) 반도체 패키지 및 제조 방법
US10461002B2 (en) Fabrication method of electronic module
CN109979902A (zh) 半导体器件以及制造方法
US8288207B2 (en) Method of manufacturing semiconductor devices
CN100353532C (zh) 半导体装置
CN106057685A (zh) 封装方法及倒装芯片封装结构
JP2004006670A (ja) スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
CN114765162A (zh) 具有锥形金属涂层侧壁的半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190705

RJ01 Rejection of invention patent application after publication