CN109936366B - 信号路径线性化 - Google Patents

Abstract

本公开涉及信号路径线性化。为了解决非线性，片上线性化方案与模数转换器(ADC)一起实施，以测量和校正/调谐具有ADC的信号路径的非线性和/或其他非理想性。片上线性化方案涉及使用片上数模转换器(DAC)生成一个或多个测试信号，并提供一个或多个测试信号作为要线性化的信号路径的输入，并基于一个或多个测试信号和ADC的输出来估计非线性。测试信号可以包括单音信号、多音信号和在一系列频率上传播的宽带信号。可以使用时间延迟的交织时钟方案来实现用于系数估计的更高数据速率，而不必增加ADC的采样率。

Description

信号路径线性化

技术领域

本发明涉及集成电路领域，尤其涉及线性化信号路径的技术。

背景技术

在许多电子应用中，模拟输入信号被转换成数字输出信号(例如，用于进一步的数字信号处理)。例如，在精密测量系统中，电子设备具有一个或多个传感器以进行测量，并且这些传感器可以产生模拟信号。然后将模拟信号提供给模数转换器(ADC)作为输入，以产生数字输出信号以供进一步处理。在另一个例子中，天线基于携带空中信息/信号的电磁波产生模拟信号。然后，由天线产生的模拟信号作为输入提供给ADC，以产生数字输出信号，以便进一步处理。

ADC将连续物理量(也称为模拟信号)转换为数字信号，其值表示数量的幅度(或传输到该数字数字的数字信号)。ADC通常由构成集成电路或芯片的许多设备组成。ADC可以通过以下示例性应用要求来定义：其功耗，其带宽(ADC可以正确转换为数字信号的模拟信号的频率范围)，其分辨率(离散电平的数量，最大模拟量)信号可以分为数字信号并由数字信号表示，以及它的信噪比(ADC可以如何准确地测量信号相对于ADC引入的噪声)。ADC具有许多不同的设计，可根据应用要求进行选择。在许多情况下，设计满足应用要求的ADC同时提供足够的性能并非易事。ADC性能的一个关键限制是整个系统的线性度，或ADC信号路径的线性度。例如，线性度会影响ADC的信噪比和失真比(SINAD)和无杂散动态范围(SFDR)。在某些情况下，电路设计者以实现更复杂和/或耗电的电路设计为代价实现更好的线性度。在某些情况下，非线性在某些电路设计中是不可避免的，例如，由于电路元件中的不匹配或固有特性。

发明内容

根据本公开的一个方面，提供了一种具有片上信号路径线性化的集成电路，集成电路包括：用于产生测试信号的数模转换器；用于向数模转换器提供数字输入信号的控制器；模数转换器，用于接收提供给信号路径的测试信号，并将测试信号转换为数字输出信号；和处理器，用于基于源自测试信号的数字输出信号估计对应于信号路径的非理想性的系数；其中测试信号包括音调输入，具有扫过模数转换器的一个或多个奈奎斯特区域的相应频率。

根据本公开的另一个方面，提供了一种具有片上信号路径线性化的集成电路，集成电路包括：数模转换器；用于向数模转换器提供数字输入信号的控制器，其中：控制器包括伪随机数发生器以产生数字输入信号；和控制器控制数模转换器以产生包括宽带信号的测试信号，该宽带信号在一定频率范围内具有均匀的白色频率响应；模数转换器，用于接收提供给信号路径的测试信号，并将测试信号转换为数字输出信号；和处理器，用于基于源自测试信号的数字输出信号估计对应于信号路径的非理想性的系数。

根据本公开的另一个方面，提供了一种线性化具有模数转换器的信号路径的方法，该方法包括：通过片上具有模数转换器的数模转换器，产生具有在一定频率范围内的输入频率的多个音调输入用于注入信号路径，捕获基于音调输入产生的信号路径的数字输出信号的相同数量的数据集值；基于数据集确定与信号路径的非线性相关的系数；和使用系数校正信号路径的非线性。

根据本公开的另一个方面，提供了一种线性化具有模数转换器的信号路径的方法，模数转换器具有延时交错，该方法包括：通过片上具有模数转换器的数模转换器，基于用于注入信号路径的测试序列产生测试信号；提供与数模转换器的输入相同的测试序列，以在第一阶段期间和第二阶段期间将相同的测试信号注入信号路径；在第一阶段期间使用第一时钟信号对数模转换器进行计时，并在第二阶段期间使用第二时钟信号对数模转换器进行计时，其中第一时钟信号和第二时钟信号相对于驱动模数转换器的时钟信号具有不同的相位；在缓冲器中捕获基于在第一阶段期间和第二阶段期间注入的相同测试信号而产生的信号路径的数字输出信号的值；和基于缓冲器中捕获的值估计信号路径的非理想性。

根据本公开的另一个方面，提供了一种线性化信号路径的方法，该方法包括：通过信号发生器重复在多个时间期间注入信号路径的测试序列；使用每个时间期间移动不同量的时钟信号为信号发生器计时；交错从缓冲器中的多个时间期间的信号路径捕获的数据；和从交错的数据确定信号路径的误差。

附图说明

为了更完整地理解本发明及其特征和优点，结合附图参考以下说明，其中相同的附图标记表示相同的部件，其中：

图1示出了根据本公开的一些实施例的信号路径的非线性；

图2示出了根据本公开的一些实施例的示例性具有片上信号路径线性化的集成电路；

图3示出了根据本公开的一些实施例的示例性校正方案；

图4示出了根据本公开的一些实施例的音调校准；

图5示出了根据本公开的一些实施例的ADC输出的频率功率谱。

图6示出了根据本公开的一些实施例的用于片上音调校准的不同信号路径中的频率响应。

图7示出了根据本公开的一些实施例的用于片上音调校准的数模转换器信号路径中的频率响应的影响的消除；

图8示出了根据本公开的一些实施例的另一示例性具有片上信号路径线性化的集成电路；

图9示出了根据本公开的一些实施例的涉及内插的校正方案；

图10示出了根据本公开的一些实施例的用于ADC和数模转换器的时间延迟的交织时钟方案，以生成内插数据；

图11示出了根据本公开的一些实施例的使用由图10的时钟方案生成的数据进行校准的示例性数据路径；

图12示出了根据本公开的一些实施例的信号路径的非线性的示例性模型；

图13是示出根据本公开的一些实施例的用于线性化的方法的流程图。

具体实施方式

为了解决非线性，片上线性化方案与模数转换器(ADC)一起实施，以测量和校正/调谐具有ADC的信号路径的非线性和/或其他非理想性。片上线性化方案涉及使用片上数模转换器(DAC)生成一个或多个测试信号，并提供一个或多个测试信号作为要线性化的信号路径的输入，并基于一个或多个测试信号和ADC的输出来估计非线性。测试信号可以包括单音信号、多音信号和在一系列频率上传播的宽带信号。可以使用时间延迟的交织时钟方案来实现用于系数估计的更高数据速率，而不必增加ADC的采样率。

具有ADC的信号链的错误和伪像

尽管电路设计者的目标是设计和制造完美的信号链，但由于制造的限制或电路的固有特性，信号链中的电路通常不是完美的，或者可能无法完全按预期工作。例如，由于诸如温度和衬底老化的操作条件的变化，电路的行为可能偏离预期或期望的行为。这些偏差和非理想性通常会导致信号链在其输出处具有不期望的误差和伪像。

这里，“信号链”和“信号路径”可互换使用。误差和伪像可能是由信号链中电路的非线性引起的，或者更广泛地说，是信号链中电路的非理想性引起的。在本文中，“非线性”和“非理想性”可互换使用。非线性导致的误差可能取决于输入信号频率、时钟速率、温度、电压供应等。“线性化”和“校准”也可互换使用(后者是更广泛的术语，可以纠正/调整其他非理想性)。这里的实施例可以执行线性化和校准。

对于具有诸如ADC的数据转换器的信号链，信号链将具有连续的功能块链(ADC是功能块之一)。在具有ADC的信号链的示例中，多个功能块可以在ADC之前或之上，包括诸如驱动放大器、输入缓冲器、采样网络、滤波器等功能块。直接向ADC中或在ADC中注入测试信号(或激励)以使ADC线性化，没有多少方案有效地实现用于线性化整个信号链，包括ADC和ADC之前或之上的功能块。线性化整个信号链可以解决ADC之前的功能块的非理想性，以及ADC本身无法通过线性化方案校正的ADC的任何非理想情况。

为了线性化整个信号链，可以在ADC之前的功能块前注入一个或多个测试信号。一个或多个测试信号刺激信号链，并且可以在ADC的输出处进行测量以估计信号链中的非理想性。可以在输出处对信号的非理想性进行数字校正。可以通过调谐模拟电路来校准信号的非理想性。一个或多个测试信号可以注入ADC之前的输入缓冲区。处理器(例如，微控制器)可用于基于一个或多个测试信号和信号链的输出(例如，ADC的数字输出)来估计非理想性。在某些情况下，专用/专用数字硬件可用作处理器或实现处理器的一些功能。根据特定的线性化方案，可以在前台注入一个或多个测试信号(当信号链已经脱机时)，或者在后台注入。

为信号链提供适当的线性化方案并非易事，因为适当的线性化方案必须考虑系统的建模，设计与生成测试信号和获得系数估计的测量有关的问题，并制定方程式以适当地提取用于校正或调整信号链的系数。

非线性建模

为了解决非线性问题，使用模型来表征ADC之前的功能块的非线性。为了说明，描述了假定ADC主要是线性的示例。具体而言，这些示例关注于ADC之前的功能块中的非线性，例如输入缓冲器和采样网络。例如，通常实现输入缓冲器以隔离输入和采样电路以处理输入。输入缓冲器可以是源跟随器，提供1的理想增益。在某些情况下，采样电路可以包括采样和保持电路或跟踪和保持电路，使一个或多个ADC能够保存模拟输入信号的样本以进行转换。当采样网络对输入进行采样时，如果未实现输入缓冲器，采样网络可能会将电荷注入输入。电荷可能导致振铃并使采样网络失真。输入缓冲器可以提供缓冲器以吞下电荷以防止反冲。通常，输入缓冲器不是线性的，可能会给信号链增加噪声。为了在这些功能块中实现更多线性，通常需要更多努力来设计将消耗更多功率的电路和/或电路。提供信号路径线性化方案以考虑非线性的功能块将是有利的，从而可以使用更简单且耗电更少的电路。

为了模拟功能块以及非线性如何影响由信号路径处理的模拟输入信号，可以使用Hammerstein模型。可以理解，可以使用其他模型，而Hammerstein模型仅仅是一个例子。图1示出了根据本公开的一些实施例的信号路径的非线性。特别是，图1示出了接收模拟输入信号x(t)的信号路径，其由非线性部分104(例如，在ADC 102之前的功能块)处理，并且随后通过ADC 102转换为数字输出信号y[n]。T_S表示采样时钟，其控制ADC 102的采样机制(以f_s的采样频率采样)。着眼于非线性部分104，可以看出，非线性可以通过包括多个并行分支的广义Hammerstein模型来建模。可以有N个并行分支(分支₁、分支₂、分支₃、...分支_N)，并且在该示例中，示出了三个并行分支。每个分支包括静态非线性部分，后跟线性动态(存储器)部分。静态非线性部分可以由n阶功率静态非线性函数表示，如框110中(·)²和框(·)³112中所示。线性动态部分可以由线性滤波器表示，如框114中h₁(t)、框116中h₂(t)和框118中h₃(t)所示。模块可以表示驻留在信号路径的不同点中的非线性，例如非线性部分104。

技术任务是基于数字输出信号y[n]估计模型h₂(t)和h₃(t)，使得可以在数字输出信号y[n]中校正非线性或在模拟电路中调谐非线性。估计h₂(t)和h₃(t)可以确定系数，其中系数可以用于数字校正或模拟调谐。由于线性动态(存储器)部分，非线性系数在频率上不是恒定的。

片上测试信号系数的生成和估计

为了估计h₂(t)和h₃(t)，线性化方案可以在非线性部分104的前面向信号路径注入一个或多个测试信号。在集成电路安装在电子设备的电路板上之后，无论是在前景还是在背景中，改进的线性化系统可以使集成电路中的信号链线性化，而不是在实验室或模拟设置中执行线性化方案，或者在制造期间测试集成电路。因此，改进的线性化系统是片上解决方案，其能够线性化信号链，而不需要生成特殊输入并将其提供给集成电路或外部组件以估计和校正和/或调出非线性。换句话说，集成电路可以自行线性化，并且可以按需应用线性化方案以解释可能随时间变化的任何非线性。

图2示出了根据本发明的一些实施例的示例性具有片上信号路径线性化的集成电路。集成电路200包括图1中所示的信号路径，其接收模拟输入信号x(t)。模拟输入信号x(t)被非线性部分104失真，并随后由ADC 102转换成数字输出信号y[n]。为了提供片上信号路径线性化解决方案，集成电路200包括数模转换器(DAC)206、控制器208和处理器210(例如，微处理器)。片上DAC 206可以产生一个或多个测试信号。控制器208可以向DAC 206提供数字输入信号，使得DAC 206可以产生一个或多个测试信号。换句话说，DAC 206从控制器208接收数字输入信号，例如序列，并基于来自控制器208的数字输入信号以模拟形式产生一个或多个测试信号。有利地，由于DAC 206与ADC 106片上接触，因此时钟驱动DAC 206可以来自驱动ADC 102的相同时钟(ADC采样时钟)。ADC 102可以接收提供/注入信号路径的一个或多个测试信号，并将一个或多个测试信号转换为数字输出，即y[n]。处理器210可以基于数字输出信号y[n]或y_c[n]来估计与信号路径的非线性相对应的系数。

对于前景校准方案，集成电路200还可以包括第一开关(例如，开关S₁)，用于在校准阶段期间断开信号路径与接收外部模拟输入x(t)，以及第二开关(例如，开关S₂)，用于在校准阶段期间将DAC 206的模拟输出耦合到信号路径。实际上，第一和第二开关使信号路径离线以允许片上解决方案注入一个或多个测试信号并确定用于校正/调谐的系数。没有必要使用开关来注入测试信号。求和节点可以用于允许将测试信号注入信号路径中。

片上信号路径线性化解决方案不要求ADC 102具有特定的架构。例如，ADC 102可以是流水线ADC，或者是具有多个ADC的时间交织ADC。

片上DAC 206优选地比线性化之后的信号路径的目标线性更线性。此外，片上DAC206优选地能够产生适合于线性化的一个或多个测试信号。

可以提供控制器208以控制DAC 206产生一个或多个测试信号，例如，通过为DAC206提供时钟并向DAC 206提供合适的数字输入信号(例如，数字值序列)。

处理器210可以是微处理器，其被配置为执行存储在非暂时性计算机可读存储器上的指令，以执行用于确定线性化解决方案的系数的计算。通常确定系数以反转或补偿信号路径的非线性的影响。在一些情况下，线性化解决方案的起始系数在测试器处离线确定(并且与微处理器一起片上存储在非暂时性计算机可读介质)，并且本文描述的计算可用于更新起始系数。

集成电路还可以包括用于捕获(例如，存储)数字输出信号的值的缓冲器212。缓冲器可以包括用于存储数字输出信号的值的非暂时性计算机可读存储器。数字输出信号表示被注入信号路径的一个或多个测试信号以及与信号路径中的任何非线性相关联的一个或多个组件(由一个或多个测试信号刺激)。因此，处理器210可以从数字输出信号中提取与非线性相关联的一个或多个分量，以估计用于线性化信号路径的系数。数字输出信号可以是信号路径的合适的数字输出信号，例如ADC 102的数字输出信号y[n]，或y[n]的导数。处理器210可以访问缓冲器212以获得数字输出信号(即数据)的值，用于估计对应于信号路径的非线性的系数。在某些情况下，缓冲器捕获数字输出信号y[n]的值。在一些情况下，缓冲器捕获校正的数字输出信号y_c[n]的值，以实现在校正数字输出信号y[n]时更新系数的自适应方案，以产生校正的数字输出信号y_c[n]。在一些情况下，缓冲器对数字输出信号y_c[n]执行数字处理以导出或形成测量数据，处理器210可在其上确定系数。

可以实现一个或多个机制以线性化信号路径。线性化可以通过调谐信号路径中的电路来发生，以校准信号路径的非线性和/或滤波数字输出信号y_c[n]以校正非线性。处理器210适于适当地计算适当的系数以线性化信号路径。第一示例是通过估计系数220，其可以用于调谐非线性部分104中的电路。另一个示例是通过估计可以用于调谐ADC 102中的电路的系数230。信号路径中的电路(即，非线性部分104中的电路和ADC 102中的电路)可以包括数字控制，其可由系数控制以调整电路参数，例如偏置电流、偏置电压、可调整晶体管、以及可修整的电容。又一示例是通过实施校正滤波器214来对ADC 102的数字输出信号y[n]进行滤波，以产生校正的数字输出信号y_c[n]以校正非线性。处理器210可以将系数240写入校正滤波器214中的数字滤波器，并且校正滤波器214可以对数字输出信号y[n]进行滤波以产生校正的数字输出信号y_c[n]。

图3示出了根据本公开的一些实施例的基于数字滤波的示例性校正方案。校正方案可以根据非线性的建模而变化，即，校正滤波器和由校正滤波器形成的结构可以根据用于校正非线性的“项”和校正滤波器214的特定数字设计而变化。这些“术语”可以指代涉及y[n]与y_c[n]的数学公式中的术语(例如，y_c[n]＝f(y[n]))。例如，“术语”可以是加法术语，其组合以基于y[n]形成y_c[n]。为了执行数字校正，从数字输出信号y[n]产生“项”，并且将不同的系数应用于相应的“项”，并且将结果相加以形成校正的数字输出信号y_c[n]。处理器210可以基于信号路径的估计的非线性来计算这些系数，以适当地对校正滤波器214进行编程。

在图3中的该示例中，在校正滤波器214中看到的数字滤波器可用于数字校正非线性。处理器210可以计算数字滤波器h_1c[n]314、h_2c[n]316、h_3c[n]318的系数。数字输出信号y[n]可以由并行分支处理，随后将它们相加在一起以形成校正的数字输出信号y_c[n]。在给定分支中，通过将函数应用于信号y[n]来生成“项”，例如函数[·]²324和函数[·]³326。然后由分支形成的每个项由数字滤波器h_1c[n]314、h_2c[n]316、h_3c[n]318滤波，它可以是有限脉冲响应(FIR)滤波器。由处理器210计算的系数将对应于FIR滤波器的抽头。在图3中看到的这样的示例可以有效地校正非线性。

一般而言，校正滤波器214的滤波结构将取决于用于对非线性建模的模型。具体地，校正滤波器214可以镜像模型。在一些模型中，一些项可能被延迟以更好或更有效地模拟动态(存储器)非线性。在那些情况下，可以在校正滤波器214中使用不同滤波结构内的延迟块来校正动态(存储器)非线性。在某些情况下，可以从数字输出信号y[n]的不同延迟版本生成“交叉项”。

色调校准

估计h₂(t)和h₃(t)的一个方法是将音调输入(例如，一个或多个单音调和/或多音调测试信号)注入信号路径(例如，在非线性部分104之前)。图4根据本公开的一些实施例示出了音调校准。音调可以采取以下形式：

cos(ω_kt) (等式1)

因此，音调或音调输入是具有频率ω_k的余弦波。在一些情况下，音调输入可以具有多个音调，意味着cos(ω₁t)+cos(ω₂t)+…，或者换句话说，音调输入可以表示为不同频率的多个余弦的和。为了刺激信号路径以提取频率相关的非线性，具有扫描信号路径中的ADC的一个或多个奈奎斯特区域的输入频率的音调输入可以作为测试信号应用于信号路径，并且捕获与具有不同频率的音调输入相对应的信号路径的数字输出，以便由集成电路上的处理器或其他合适的电路进行处理和分析。例如，音调输入可以具有扫描ADC的适当频率范围的输入频率。合适的频率范围可以是ADC的单个奈奎斯特区，例如ADC的第一奈奎斯特区，或ADC的第二奈奎斯特区等。

片上DAC可以生成音调输入。例如，控制器可以控制DAC产生单音信号作为一个或多个测试信号。在一些实施方案中，控制器可以控制数模转换器产生多音信号作为一个或多个测试信号。一个或多个测试信号可以包括在ADC的第一奈奎斯特区域上具有各自频率的音调(从DC或零频率到f_s/2，其中f_s是ADC的采样频率)。缓冲器可以捕获ADC的数字输出信号的值。处理器可以处理捕获的值以估计用于线性化信号路径的系数。

当给定的音调输入被注入信号路径时，信号路径的非线性导致谐波(或更广泛地说，非线性分量)出现在信号路径的输出处。图1中的一个分支，即二阶分支，如图4所示，以说明在输出端显示为二次谐波(HD2)的非线性的影响。当具有频率ω₁的音调cos(ω₁t)被应用为测试信号时，在应用二阶幂功率静态非线性函数之后，cos(ω₁t)变成cos(2ω₁t)+…，如框110中(·)²所示。在经过线性滤波器之后，cos(2ω₁t)+…变为h₂(t)*cos(2ω₁t)+…，如框116中h₂(t)所示。注意：

h₂(t)*cos(2ω₁t)＝|H₂(j2ω₁)|cos(2ω₁t+∠H₂(j2ω₁))(等式2)

|H₂(j2ω₁)|是h₂(t)的重要组成部分，∠H₂(j2ω₁)是h₂(t)的阶段组成部分。基于上述公式，可以通过检查信号路径的数字输出信号上的离散傅里叶变换(DFT)(例如，快速傅里叶变换(FFT))的结果来提取有关h₂(t)的信息。特别地，频率2ω₁上的幅度和相位信息(即谐波所在的位置)可以提供有关h₂(t)的信息。DFT的结果可以包括ADC输出频率的功率谱，如图5所示，其中图表示基音(“基波”)和二次谐波音(“HD2”)。FFT的结果可以包括ADC输出的频率上的相位谱(图中未示出)。

在实践中，音调输入不是纯粹的cos(ω₁t)，但可以更好地表示为Acos(ω₁t+φ)。换句话说，音调输入具有与音调输入相关联的幅度A和相位φ。当Acos(ω₁t+φ)通过信号链时，通过二阶分支的结果如下：

对FFT的分析可能需要考虑频率ω₁处的基波的幅度和相位(对应于音调输入的幅度A和相位φ)以及频率2ω₁处的谐波的幅度和相位信息以获得关于h₂(t)的信息。可以应用类似的公式来确定在输出处显示为三次谐波(HD3)的非线性，以确定与h₃(t)相关的信息。

通常，确定频率范围，并且将扫描频率范围的K个等间隔音调一个接一个地注入ADC。可以在ADC的输出处捕获对应于K个音调的输出数据，即K个数据组，以进行进一步分析。通过以不同频率注入音调输入，可以基于K个数据集提取与诸如在不同频率的h₂(t)和h₃(t)滤波器相关联的信息。每个数据集可以提供关于给定频率的一个或多个感兴趣的滤波器的信息。从多个频率上的K个数据集中提取的信息可用于重建感兴趣的滤波器，例如h₂(t)、h₃(t)，(对应于校正滤波器中的h₂[n]、h₃[n])。例如，对于每个数据集，可以通过在ADC的输出中关联(与某些幅度和相位信息相关联)基波和非线性分量来提取与感兴趣的滤波器相关联的一对幅度和相位信息(即，通过检查从注入给定音调收集的输出数据的FFT)。可以从给定数据集中提取另一对幅度和相位信息，用于另一个感兴趣的滤波器。通过本文描述的示例解释如何关联FFT中的基波和非线性分量以提取感兴趣的滤波器的幅度和相位信息的细节。

因此，从K个音调注入到ADC中的所提取的信息可以包括与给定的感兴趣的滤波器的不同频率相关联的K对幅度和相位信息。(可以从先前分析的相同或不同数据集中提取另一组幅度和相位信息用于另一非线性分量。)K对幅度和相位信息形成(在某些情况下，粗略)给定滤波器的频域表示。可以基于K对幅度和相位信息确定校正滤波器中的数字滤波器。根据所需的数字校正，可以将不同的处理方案应用于K对幅度和相位信息或K对幅度和相位信息的子集，以确定数字滤波器。例如，关于K对幅度和相位信息(或其推导)的逆变换(例如，从频域信息到时域信息)可以产生用于数字滤波器的系数，例如h₂[n]和h₃[n]。用于数字滤波器的抽头数量可以根据实现而变化。在一些情况下，可以截断逆变换的结果以将结果映射到数字滤波器的合适数量的抽头的系数。基于K对幅度和相位信息的滤波器的时域表示可以通过除逆变换之外的其他方法来确定。

在一些实施方案中，测试信号可以是多音信号。注入多音信号可以允许校准估计可以校正双音失真(互调或IMD)的系数。对于IMD项，挑战在于找出不同间隔的音调(频率上)与音调产生的IMD的关系。例如，对于二阶和三阶IMD估计，具有f₁、f₂处的音调的多音信号可以在f₁±f₂、2f₁±f₂、2f₂±f₁处产生音调。通过观察从注入多音调测试信号产生的数字输出信号的FFT，可以估计IMD项。

与使用片上DAC进行音调校准相关的注意事项

考虑了几个因素以确保音调校准方案正常和良好地工作。如前面图2所述，片上DAC优选地比线性化后的信号路径的目标线性更线性。否则，如果产生和注入的音调非常非线性，则校准方案可能不太可能改善整个信号链的线性度。此外，片上DAC可以生成除所需音调之外的图像。当音调的频率接近ADC的采样频率的一半(例如，f_s/2)时，由片上DAC产生的图像可能是有问题的。具体地，图像使得难以估计与接近fs/2(当f_in接近f_s/2时)的高频输入与h₂(t)和h₃(t)相关联的信息。为了解决这个问题，可以人为地将响应为h₂(t)和h₃(t)的估计的频率设置为预定值，例如零，接近f_s/2。在某些情况下，当响应接近f_s/2时，频率响应可以人为地逐渐减小到零。这确保了从频率响应确定的系数不会使接近f_s/2的输入的性能(即线性)变差。提高DAC的速率可以减轻问题，但代价是更复杂。

当使用片上DAC时，音调校准方案可能需要考虑片上DAC注入路径和输入信号路径之间的差异是否会影响估计过程。图6示出了根据本公开的一些实施例的用于片上音调校准的不同信号路径中的频率响应。如图所示，从x(t)到非线性部分104的输入信号路径由两个频率响应w₂(t)602和w₃(t)603(由连接DAC 206输出到信号路径的节点610分开)建模。DAC注入路径由频率响应w₁(t)601和w₃(t)603建模。取决于如何提取非线性，这些频率响应之间的差异或不匹配可能会显示为“错误的”非线性，并导致校正/调整方案错误地纠正与信号路径的实际非线性无关的错误。一个考虑因素是w₁(t)601和w₂(t)602之间的任何不匹配。有利的是，音调校准方案被设置为在非线性部分104中建模和提取响应(例如，h₁(t)、h₂(t)和h₃(t))，w₁(t)601和w₂(t)602之间的不匹配将无关紧要。另一个考虑因素是w₁(t)601和w₃(t)603之间的任何不匹配。有利地，音调校准方案以这样的方式设置，使得w₁(t)601和w₃(t)603的效果不会出现在估计计算中。具体地，音调校准方案将基本相对于谐波(例如，HD2和HD3)进行比较以估计h₂(t)和h₃(t)，并找出基波和谐波之间的关系。相对测量使w₁(t)601和w₃(t)603的效果在计算中失效。为了实现估计方案，片上处理器可以通过比较数字输出信号中的基波和谐波来估计用于线性化信号路径的系数。特别地，片上处理器可以比较基波的幅度和相位信息以及谐波的幅度和相位信息，以提取关于非线性的信息。从信息来看，可以估计或确定系数以使信号路径线性化。w₁(t)601和w₃(t)603中的比较结果不是估计计算中的因素。换句话说，当表征非线性时，DAC注入路径中的传递函数(或响应)失效。原理是基波和谐波都经历相同的传递函数w₁(t)601和w₃(t)603。该比较用作“差分”测量，并且传递函数w₁(t)601和w₃(t)603将在估计计算中被取出。

图7示出了根据本公开的一些实施例的用于片上音调校准的DAC信号路径中的频率响应的影响的消除。图7还示出了估计计算，其比较基波和二次谐波以提取关于h₂(t)的信息。虽然没有示出基波和其他谐波(例如，HD3)之间的比较，但是应该理解，类似的原理也适用于其他比较(以实现相同的有利效果)。在校准阶段期间，关闭开关以形成DAC注入路径，并且打开另一个开关以使ADC 102从正常输入离线以进行校准。传递函数(或响应)h_DAC(旬702表示w₁(t)601和w₃(t)603的效果。h_LIN(t)704表示第一级分支的传递函数，h₂(t)706表示第二级分支中的传递函数，其包括函数(·)²708。第一阶和第二阶分支是ADC之前的信号链的非线性部分的模型的一部分(如图1所示)。

在校准阶段期间，片上DAC 206在ω_c产生音调。在h_DAC(t)702的输出处，由X711表示，信号将具有以下形式：

|H_DAC(jω_c)|cos(ω_ct+∠H_DAC(jω_c))(等式4)

在第一阶分支中通过传递函数h_LIN(t)后，h_LIN(t)的输出处的信号(由A712表示)将具有以下形式：

|H_DAC(jω_c)||H_LIN(jω_c)|cos(ω_ct+∠H_DAC(jω_c)+∠H_LIN(jω_c))(等式5)

在通过二阶分支的函数(·)²708之后，(·)²函数708的输出处的信号(由B 713表示)将具有以下形式：

用于上述配方的三角学特征是：

在B 713处的信号通过二阶分支的传递函数h₂(t)706之后，h₂(t)706的输出处的信号(由C 714表示)将具有以下形式：

公式8具有{DC项}，但为了简单起见，忽略了{DC项}，因为它不会影响幅度和相位计算。

为了估计h₂(t)，将A 712处的信号(基波)和C 714处的信号(二次谐波HD2)相互比较。具体地，A 712处的信号(由等式5表示)被平方以形成“校正信号”并且与C 714处的信号(由等式7表示)进行比较。将A 712处的平方信号的幅度和相位信息(“校正信号”)与C 714处的信号的幅度和相位信息进行比较。由比较产生的幅度和相位差可以成为可以校正非线性的校正滤波器的幅度响应和相位响应。

在等式5表示的A 712处平方信号得到：

|H_DAC(jω_c)|²|H_LIN(jω_c)|²cos(2ω_ct+2∠H_DAC(jω_c)+2∠H_LIN(jω_c))

+{ignoring DC term}(等式9)

根据公式9，A 712处的平方信号(“校正信号”)的大小为：

|H_DAC(jω_c)|²|H_LIN(jω_c)|²(等式10)

根据公式8，C 714处的信号具有以下大小：

|H_DAC(jω_c)|²|H₂(j2ω_c)|(等式11)

注意，A 712处的平方信号和C 714处的信号的幅度信息对应于从数字输出信号的DFT(例如，FFT)可观察到的基波和谐波的幅度。当比较A 712处的平方信号的幅度(“校正信号”)和C 714处的信号幅度时，等式10除以等式11：

在等式12中，可以看出|H_DAC(jω_c通过分部取消。因此，估计不依赖于h_DAC(t)702。校正滤波器在2ω_c的幅度可以设置为等式12中的表达式。

根据公式9，A 712处的平方信号具有以下相位：

2∠H_DAC(jω_c)+2∠H_LIN(jω_c)(等式13)

根据公式8，C 714处的信号具有以下相位：

2∠H_DAC(jω_c)+∠H₂(j2ω_c)(等式14)

注意，A 712处的平方信号和C 714处的信号的相位信息对应于从数字输出信号的DFT(例如，FFT)可观察到的基波和谐波的相位。当比较A712处的平方信号的相位和C 714处的信号的相位时，通过等式14减去等式13：

2∠H_DAC(jω_c)+2∠H_LIN(jω_c)-(2∠H_DAC(jω_c)+∠H₂(j2ω_c))＝

2∠H_LIN(jω_c)-∠H₂(j2ω_c) (等式15)

在等式15中，可以看出∠H_DAC(jω_c)通过减法而消失。因此，估计不依赖于h_DAC(t)702。校正滤波器在2ω_c的相位可以设置为等式15中的表达式。

使用宽带信号作为测试信号

宽带信号可以作为测试信号注入，以锻炼信号链并测量其非线性。图8示出了根据本公开的一些实施例的另一示例性具有片上信号路径线性化的集成电路。控制器208是伪随机数发生器，并控制数模转换器206以产生在一系列频率上扩展的宽带信号。具体地，控制器208可以生成伪随机数序列u[n]并且将u[n]作为输入提供给DAC 206。u[n]可以是具有均匀的白色频率响应的数字序列序列，例如，第一个奈奎斯特区。然后，DAC 206将以模拟形式输出伪随机数序列，因为测试信号被注入信号路径。有利地，由于DAC 206与ADC 102片上接触，所以DAC时钟880可以来自驱动ADC 106的相同时钟(ADC采样时钟)。信号路径基于测试信号产生数字输出信号y[n]。误差信号e[n]基于y[n]形成，或者用于自适应方案的校正数字输出信号y_c[n]。例如，e[n]＝u[n]-y_c[n]。可以从误差信号e[n]中提取非线性部分104的非线性。为了生成e[n]，缓冲器212可以接收u[n]和y_c[n]，并且通过y_c[n]减去u[n]以获得e[n]。处理器210可以基于e[n]和y[n]来估计非线性，例如通过e[n]和y[n]之间的相关性。可以替代地对u[n]应用校正以形成u_c[n]，并且可以通过用u_c[n]减去y[n]来获得误差信号e[n](即，e[n]＝y[n]-u_c[n])。处理器210可以基于u[n]和e[n]来估计非线性，例如通过e[n]和u[n]之间的相关性。例如，用于校正二阶和三阶非线性(HD2和HD3系数)的系数可以是估计最小二乘(LS)或最小均方(LMS)类型相关。为了鲁棒性，可以使用正交多项式或其他方法。例如，HD2系数可以从下面的M个线性方程的示例性集估计，由长度为N的数据集形成：

等式16是基于LS或LMS类型相关的线性方程的示例。等式17是基于正交多项式的线性方程的示例。等式18是基于比特乘积的线性等式的示例。如等式16-18所示，相关在e[n]和u[n]之间进行。如果在e[n]和y[n]之间执行相关，则一旦u[n]被y[n]替换，则可以使用相同的线性方程组。

延时交错

使用宽带信号作为测试信号的一个考虑因素是二阶谐波HD2具有高达两倍(2x)，而三阶谐波HD3具有高达三倍(3x)的ADC 106的带宽，假设DAC 206以与ADC 106相同的速率运行。当使用自适应滤波方法(例如LS或LMS)以ADC采样率(1x)估计HD2和HD3校正系数时，在HD2和HD3混叠之后，系数将收敛以最佳地校正折叠光谱。如果HD2和HD3在频率上和不同的奈奎斯特区域之间变化，这是不理想的。为了正确地校正HD2和HD3，可以首先将ADC输出内插到例如4倍速率，应用HD2和HD3校正滤波器，然后将数据下采样(不滤波)回到1x速率。由于校正滤波器以4倍速率工作，因此自适应滤波理想地也以4倍速率执行。换句话说，ADC数字输出数据可以以更高的速率(例如，4倍速率)产生，并且校正也可以以相同的更高速率(例如，4倍速率)发生。一般而言，如果线性化方案旨在至少解决二次和三次谐波，则较高的速率应该等于或高于ADC速率的3倍。

可以通过上采样，下采样和使用以较高速率生成的系数来执行以较高速率执行校正。图9示出了根据本公开的一些实施例的涉及内插的校正方案。为了说明，如图所示的校正滤波器212执行非线性校准(类似于图3中所示的示例)。本公开内容设想了其他合适的过滤方案或结构。校正滤波器212具有三个并行分支：第一阶分支、第二阶分支和第三阶分支。在通过功能块922和924以及滤波器932和934进行滤波之前，数字输出信号y[n]由内插器910对4x进行上采样/内插。二阶分支和三阶分支的输出由求和节点915求和/组合。通过下采样器920将二阶分支和三阶分支的组合输出下采样4x。二阶和三阶分支的一阶分支和下采样组合输出由求和节点930求和以形成y_c[n]。得到的校正滤波器214可以使用以4倍速率产生的系数以4倍速率执行校正。

以4倍速率估计校正滤波器的系数并非易事。理想情况下，ADC可以在例如4x速率，用于训练系数，然后系数可以应用于以正常1x速率运行的ADC(在插值4x之后)。为了避免以例如4倍速率运行ADC，一种可能的方法是使ADC能够通过时间延迟交错以有效的4倍速率进行采样。利用前景校准环境和具有DAC 206片上信号链的封闭系统，可以以更高的速率(例如，4x)生成信号链的数字输出数据，而无需以ADC速率的4倍运行片上DAC。用于校准方案的延时交错意味着校准方案可以(1)通过片上DAC运行相同的测试信号序列u[n]，(2)从片上DAC通过ADC多次注入相同的测试信号(例如，四倍)，具有多个等间隔时钟相位(例如，相对于ADC时钟的四个90度相移时钟)，(3)将在缓冲器中以较高(例如，4x)速率运行相同的测试信号而产生的数字输出数据交织，以及(4)使用缓冲器中的时间延迟的交织数据来执行系数估计。虽然这里的一些延时交织的例子以4倍速率获得数字输出数据，但是应该理解，可以以类似的方式获得其他更高速率的数字输出数据。

因此，用于线性化信号路径的方法可以包括通过信号发生器(例如，驱动片上DAC的片上控制器)重复在多个时间段内注入信号路径的测试序列。对于每个时间段，使用移位不同量的时钟信号(例如，其相位在360度上等间隔的时钟信号)对信号发生器进行时钟控制。图10示出了根据本公开的一些实施例的用于ADC和DAC的时间延迟的交织时钟方案，以生成内插数据。在给定的ADC时钟显示为“T_s”的情况下，该示例示出了四个不同的时钟信号，例如DAC“0”、DAC“1”、DAC“2”和DAC“3”，它们被相移90度。相移量可取决于时间延迟交织方案的交织乘数(例如，相移程度通常等于360度除以交织乘数)。从多个时间段的信号路径捕获的数据在缓冲器中交织。可以根据在缓冲器中交织的交织数据来确定信号路径的误差(例如，e[n])。

在缓冲区中交错数据意味着数据可以存储在缓冲区中的交错存储器位置中。对于第一数据序列，数据点可以存储在每第4个存储器位置(例如，存储器位置0、4、8)。对于从下一个相移时钟产生的后续数据序列，数据点存储在从用于存储先前数据序列的位置移位一个位置的每第4个位置(例如，存储器位置1、5、9......)。延时交错有效地形成4x数据，而无需以4倍ADC速率运行片上DAC。虽然延时交错，但片上DAC使用相移时钟以有效速率4倍的ADC速率运行(没有以4倍速率实际运行/计时片上DAC)。

在一个示例中，采用长度为N的宽带(均匀、白色)DAC输入序列u[n]。返回参考图8，控制器208在第一阶段和第二阶段期间提供相同的数字输入信号。在第一阶段期间，控制器208产生用于DAC 206的第一时钟信号(例如，图10的DAC“0”)，其与驱动ADC 102的时钟信号同相(例如，图10的“T_s”)。在第二阶段期间，控制器208产生用于数模转换器的第二时钟信号(例如，图10的DAC“1”)，其与驱动ADC 102的时钟信号异相(例如，图10的“T_s”)。在第一阶段期间，捕获数字输出信号的值(例如，y[n])，同时DAC时钟880与ADC时钟对准。在第二阶段期间，对于相同的序列u[n]，捕获数字输出信号的值(例如，y[n])，同时DAC时钟880相移90度。对于分别在第三和第四时段期间180和270度的DAC时钟移位(例如，图10的DAC“0”和DAC“1”)，可以重复相同的操作。缓冲器212可以交错在第一阶段期间捕获的数字输出信号的值、在第二阶段期间捕获的数字输出信号的值、在第三阶段期间捕获的数字输出信号的值以及在第四阶段期间捕获的数字输出信号的值。

交错方案和ADC 102以4x速率有效地捕获DAC信号u[n]，从而形成交织数据y_4x[n]。然后可以以4倍速率进行系数估计。图11示出了根据本公开的一些实施例的使用由图10的时钟方案生成的数据进行校准的示例性数据路径。缓冲器可以交错在四个周期期间捕获的数据以形成y_4x[n]。当S3切换到校准模式时，交错数据y_4x[n]从缓冲器馈送到校正滤波器214到校正滤波器中的分支。校正滤波器产生校正的数字输出信号y_c4x[n]。假设u[n]具有零阶保持行为，则插入u[n]以生成u_ZOH[n]。然后，错误块1102(其可以是图8的缓冲器212的一部分)可以使用内插的DAC输入序列u_ZOH[n]和在不同时段y_4x[n]期间捕获的交织值来确定错误数据e_4x[n]。

以4x速率修改系数估计，并假设零阶保持行为，其中用于确定HD2系数的一组示例性方程组可以具有以下公式：

非线性的替代模型

除了图1和6中所示的示例之外，可以使用其他模型来模拟非线性，包括能够更有效地模拟动态(存储器)非线性的一些模型。虽然图1和图6中的示例可以校正静态(无记忆)和动态非线性，但是校正滤波器可以具有许多抽头。通过不同地建模非线性，例如，利用不同的一组分支(或项)，可以设计可以用更少的抽头实现的校正滤波器(这可以使校正机制更有效)。图12示出了根据本公开的一些实施例的信号路径的非线性的示例性模型。本领域技术人员将理解，该模型仅作为示例示出。示例性模型具有更复杂的分支，它们通过求和节点求和/组合在一起，并且分支产生HD2和HD3与图1和6中所见的模型不同。第一阶分支在块1202中具有h₁(t)。HD2的模型可以包括两个项。第一项由在块1204中示出的二阶幂静态非线性函数(·)²和在块1206中的线性滤波器h₂(t)生成。第二项(交叉项)是通过将(通过乘法器1210)乘以输入和输入的延迟版本(通过延迟元件1208)并在框1212中通过线性滤波器h_2b(t)对乘积进行滤波而生成的。

HD3的模型可以包括三个项。第一项由在块1214中示出的三阶幂静态非线性函数(·)³和在块1206中的线性滤波器h₃(t)生成。第二项(交叉项)通过将(通过乘法器1222)乘以通过在框1218中示出的二阶幂静态非线性函数(·)²和输入的延迟版本(通过延迟元件1220)并且在框1224中通过线性滤波器h_3b(t)对乘积进行滤波来生成。通过延迟输入(通过延迟元件1226)生成第三项(交叉项)，通过如块1228所示的二阶幂静态非线性函数(·)²传递延迟的输入，(通过乘法器1230)乘以(来自乘法器1230)输入和来自块1228的结果，并且在块1232中通过线性滤波器h_3c(t)对乘积进行滤波。本领域技术人员将理解，可以使用所示模型的变型。延迟元件1208、1220和1226中的延迟不一定具有相同的延迟量。

技术任务是理解输出FFT中观察到的基波和HD2的关系，并根据模型从观察到的基波和HD2中适当地导出HD2的系数(即通过适当地关联/比较观察到的基波和HD2)。另一部分任务是在输出FFT中定位基波和HD2，以进行适当的分析。由于模型的延迟元件1208、1220和1226，对输出FFT的分析将需要考虑由出现在输出FFT中的延迟元件1208、1220和1226引入的任何相位。除了用于校正HD2的滤波器的系数之外，还可以以类似的方式确定与校正其他非线性分量的其他滤波器相关联的系数。在模型中考虑在框1202中具有h₁(t)的路径和在框1212中具有h_2b(t)的路径。为了导出h_2b(t)(HD2的一部分)的系数，将在乘法器1210的输出处的信号(“校正信号”)与块1212中h_2b(t)的输出处的信号之间进行比较。“校正信号”是由Δ观察到的基波和观察到的基波延迟的乘积。具体地，该比较将涉及从输出FFT确定块1212中h_2b(t)的输出处的校正信号和信号的幅度和相位信息，并且比较块1212中h_2b(t)的输出处的校正信号和信号的幅度和相位信息以获得HD2校正滤波器的幅度响应和相位响应(例如，h_2b[n]))。

在框1202通过具有h₁(t)的路径的输入A cos(ω₁t+φ)将导致：

A|H₁(ω₁)|cos(ω₁t+φ+∠H₁(ω₁))(等式20)

从公式20看到的信号可以在FFT中作为基波观测到。在框1212通过具有h_2b(t)的路径的输A cos(ω₁t+φ)入将涉及A cos(ω₁t+φ)·A cos(ω₁t+φ+φ₂)，其中φ₂＝ω₁*Δ，在框1212通过h_2b(t)。A cos(ω₁t+φ)是音调输入，A cos(ω₁t+φ+φ₂)是延迟Δ的延迟音调输入。如果校正上采样率是4倍。Δ表示可以观察到非线性的时间尺度。如果校正上采样率不同，Δ则会发生变化。因此，在框1212中具有h_2b(t)的路径的结果是：

校正滤波器镜像图12中所示的，并且数字化的HD2将用公式20中的结果的数字化版本A|H₁(ω₁)|cos(ω₁t+φ+∠H₁(ω₁))的乘积和公式20中的结果的延迟版本A|H₁(ω₁)|cos(ω₁t+φ+φ₂+∠H₁(ω₁))来校正。通过数字滤波器h_2b[n]对乘积进行校正(即，在此称为校正信号)。可以从使用下面描述的方法提取的信息获得数字滤波器h_2b[n]，其涉及比较可观察的HD2和校正信号。

为简单起见，以下校正方程保持连续时间以与上述公式相匹配，但应理解校正是在离散时间(数字)域中完成的，并且方程式将在离散时间。该乘积将是：

在检查ADC输出的FFT时，可以观察到具有基波的FFT仓(对应于公式20)：A|H₁(ω₁)|cos(ω₁t+φ+∠H₁(ω₁))。还可以观察HD2仓(对应于公式21)：可以使用校正信号校正HD2(对应于公式22)：理解等式21(可观察的HD2)和等式22(校正信号)之间的关系将产生关于h_2b(t)，即与HD2相关的系数的信息。

由于φ₂中的延迟是由于因此可以计算和确定因为ω₁已知。基础的相位可以加倍来获得2φ+2∠H₁(ω₁)。对于该计算的相位2φ+2∠H₁(ω₁)，可以添加计算的φ₂。结果是校正信号可用于校正HD2(其等于2φ+φ₂+2∠H₁(ω₁)或从等式22中等效于2φ+2∠H₁(ω₁)+φ₂)。一旦确定了校正信号的相位2φ+φ₂+2∠H₁(ω₁)(基于等式22)，就可以通过关联等式22(具有基波和延迟基波的校正信号)和等式21(可观察的HD2)来确定与h_2b(t)相关的信息，即以类似于图6中描述的方案的方式。因此，等式22和等式21的关系将产生与HD2相关联的校正滤波器h_2b[n]的系数。有利地，要校正h_2b(t)的滤波器h_2b[n]可以是具有少量抽头的滤波器。这种校准方案可以更好地表征动态(存储器)非线性并且比图1中看到的模型更有效或更有效地校正这种非线性。

上述方案继续将基本与输出中存在的非线性分量进行比较或关联。然而，取决于要提取的模型和非线性分量，用于比较或关系的“校正信号”或形成“校正信号”的方式将不同。例如，将在框1224中用于导出h_3b(t)的“校正信号”将以不同方式形成。

例子

例子1是具有片上信号路径线性化的集成电路，集成电路包括：用于产生一个或多个测试信号的数模转换器；用于向所述数模转换器提供数字输入信号的控制器；模数转换器，用于接收提供给信号路径的一个或多个测试信号，并将所述一个或多个测试信号转换为数字输出信号；和处理器，用于基于所述数字输出信号估计对应于所述信号路径的非线性的系数。

在例子2中，例子1的集成电路还可包括：第一开关，用于在校准阶段期间从接收外部模拟输入断开所述信号路径；和第二开关，用于在校准阶段期间将所述数模转换器的模拟输出耦合到所述信号路径。

在例子3中，例子1或2的集成电路还可包括：控制器控制所述数模转换器以产生单音信号作为所述一个或多个测试信号。

在例子4中，例子1-3中任一项所述的集成电路还可包括：控制器控制所述数模转换器以产生多音信号作为所述一个或多个测试信号。

在例子5中，例子1-4中任一项所述的集成电路还可包括：一个或多个测试信号包括在模数转换器的奈奎斯特区域内具有各自频率的音调。

在例子6中，例子1-5中任一项所述的集成电路还可包括：处理器通过关联所述数字输出信号中的基波和非线性分量来估计所述系数。

在例子7中，例子1-6中任一项所述的集成电路还可包括：控制器是伪随机数发生器并控制所述数模转换器以产生在一系列频率上扩展的宽带信号。

在例子8中，例子1-7中任一项所述的集成电路还可包括：用于捕获所述数字输出信号的值和/或校正的数字输出信号的值的缓冲器。

在例子9中，例子1-8中任一项所述的集成电路还可包括：所述控制器在第一阶段和第二阶段期间提供相同的数字输入信号；和所述控制器在所述第一阶段期间为所述数模转换器产生第一时钟信号，该第一时钟信号与驱动所述模数转换器的时钟信号同相，并且在所述第二阶段期间为所述数模转换器产生第二时钟信号，该第二时钟信号与驱动所述模数转换器的时钟信号异相。

在例子10中，例子1-9中任一项所述的集成电路还可包括：所述缓冲器交错在所述第一阶段期间捕获的数字输出信号的值和在所述第二阶段期间捕获的数字输出信号的值。

例子11是一种线性化具有模数转换器的信号路径的方法，该方法包括：通过片上具有模数转换器的数模转换器，产生一个或多个测试信号用于注入所述信号路径；基于所述信号路径的数字输出信号的值确定与所述信号路径的非线性相关的系数，其中所述数字输出信号基于从所述一个或多个测试信号由所述模数转换器产生的输出；和使用所述系数校正所述信号路径的非线性。

在例子12，例子11的方法还可包括：产生一个或多个测试信号包括产生下列中的一个或多个：单音信号、多音信号和伪随机信号。

在例子13，例子11或12的方法还可包括：捕获所述信号路径的数字输出信号的值和/或所述缓冲器中的校正数字输出信号的值，所述数字输出信号由所述一个或多个测试信号产生。

在例子14，例子11-13中任一项所述的方法还可包括：确定系数包括将所述数字输出信号中的基波的幅度和相位与所述数字输出信号中非线性分量的幅度和相位相关联。

在例子15，例子11-14中任一项所述的方法还可包括：提供与所述数模转换器的输入相同的测试序列，以在第一时间期间和第二时间期间向所述信号路径注入相同的测试信号；和在所述第一时间期间使用第一时钟信号和相对于使用所述第一时钟信号驱动模数转换器的时钟信号具有不同相位的第二时钟信号，计时所述数模转换器。

在例子16，例子11-15中任一项所述的方法还可包括：存储数字输出信号的值或从所述第一阶段期间捕获的数字输出信号的值导出的数据、和捕获的数字输出信号的值或所述第二阶段期间以交错的方式在缓冲器中捕获的数字输出信号的值导出的数据。

在例子17，例子11-16中任一项所述的方法还可包括：在校准阶段期间从接收外部模拟输入断开信号路径；和在校准阶段将所述数模转换器的模拟输出耦合到所述信号路径。

在例子18，例子11-17中任一项所述的方法还可包括：校正非线性包括：将系数写入数字滤波器；和通过所述数字滤波器滤波所述模数转换器的数字输出信号。

在例子19，例子11-18中任一项所述的方法还可包括：校正非线性包括基于所述系数调整所述信号路径中的电路。

例子20是一种线性化信号路径的方法，该方法包括：通过信号发生器重复在多个时间期间注入所述信号路径的测试序列；使用每个时间期间移动不同量的时钟信号为所述信号发生器计时；交错从缓冲器中的多个时间期间的信号路径捕获的数据；和从交错的数据确定所述信号路径的误差。

例子21用于执行例子11-20中的任何一种方法的设备。

变化和实施

这里描述的实施例可以看起来类似于数字预失真方案以实现信号链的线性，但是，这里描述的用于线性化的实施例可以与这样的方案区分开。数字预失真方案预先扭曲用于驱动信号链以实现线性的数字数据。这些方案通常知道进入信号链的输入数据(即，作为信号链的输入的数字数据)，并且基于信号链的非线性函数的反转对其进行预失真以实现线性。相反，这里描述的实施例不假设存在输入信号的任何知识(例如，通常将未知的模拟输入信号作为输入馈送到信号链)。此外，这里描述的实施例提供数字校正或模拟调谐以校正和解决信号链的非线性，这与预失真数字信号不同。

ADC可以在许多地方找到，例如宽带通信系统、音频系统、接收器系统等。ADC可以转换表示现实世界现象的模拟电信号，例如光、声音、温度或压力，用于数据处理目的。设计ADC是一项非常重要的任务，因为每个应用可能在性能、功耗、成本和尺寸方面都有不同的需求。ADC广泛应用于通信、能源、医疗保健、仪器仪表和测量、电机和电源控制、工业自动化和航空/国防。

本公开描述了涉及提供与ADC一起处于片上的电路的许多实施例。片上可以表示电路和ADC在同一半导体衬底上。在一些情况下，电路和ADC垂直地集成在一起，其中集成电路的不同部分在垂直集成电路的不同侧或不同层上提供，使用硅通孔(TSV)连接不同的部件。在一些实施方案中，该电路具有与ADC相同的封装，但不一定在同一半导体衬底上。注意，本公开的特定实施例可以部分地或整体地容易地包括在系统片上部(SOC)封装中。SOC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可以包含数字、模拟、混合信号和转换器功能(或一些其他所需功能)：所有功能都可以在单个芯片衬底上提供。其他实施例可以包括多芯片模块(MCM)，其中多个单独的IC位于单个电子封装内并且被配置为通过电子封装彼此紧密地交互。在一些实施方案中，处理器是片外的。

虽然许多例子描述了使用片上DAC来产生一个或多个测试信号，但是应该理解，在某些情况下，可以使用片上信号发生器来产生这样的测试信号。例如，片上振荡器可用于产生音调。

可以利用用于数字滤波器的预定系数对芯片进行编程，以使信号链线性化，其中利用测试器确定预定系数。在芯片出厂后，线性化方案可以运行以更新预定系数。

在某些上下文中，这里讨论的特征可适用于在许多不同应用中使用的转换器。这里描述的特征特别适用于线性度很重要的系统。各种示例性应用包括医疗系统、科学仪器、运输系统、航空航天系统、无线和有线通信、雷达、工业过程控制、音频和视频设备、消费者设备和其他基于转换器的系统。

在上述实施例的讨论中，电容器、时钟、DFF、分频器、电感器、电阻器、放大器、开关、数字核心、晶体管和/或其他部件可以容易地被替换、代替或以其他方式修改，以便适应特定的电路需求。此外，应该注意，互补电子设备、硬件、软件等的使用为实现本公开的教导提供了同样可行的选择。

用于线性化的各种装置的部件可包括用于执行本文所述功能的电子电路。在一些情况下，装置的一个或多个部分可以由片上处理器或控制器提供，该处理器或控制器专门配置用于执行本文所述的功能。例如，片上处理器或控制器可以包括一个或多个专用组件，或者可以包括可编程逻辑门，其被配置为执行本文描述的功能。该电路可以在模拟域、数字域或混合信号域(但优选在数字域中)操作。在一些情况下，处理器或控制器可以被配置为通过执行存储在片上处理器或控制器可访问的非暂时性计算机介质上的一个或多个指令来执行本文描述的功能。

在一个例子实施例中，提供转换器和片上处理器的芯片(或集成电路)可以设置在相关电子设备的板上。该板可以是通用电路板，其可以保持电子设备的内部电子系统的各种组件，并且还提供用于其他外围设备的连接器。例如，具有转换器和片上处理器的芯片可以与相关电子设备的组件(例如，信号发生器、处理器、存储器、发送器、接收器等)通信。更具体地，电路板可以提供电连接，系统的其他部件可以通过电连接进行电气通信。任何合适的处理器(包括数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂时存储器元件等可以基于特定配置需求、处理需求、计算机设计等适当地耦合到板。其他组件，如外部存储器、附加传感器、音频/视频显示器控制器和外围设备，可以作为插卡，通过电缆连接到电路板，或集成到电路板本身。

还必须注意，本文概述的所有规范、尺寸和关系(例如，处理器的数量、逻辑操作等)仅出于例子和教学的目的而提供。在不脱离本公开的精神或说明书和所附权利要求的范围的情况下，可以显着改变这些信息。该规范仅适用于一个非限制性例子，因此，它们应该如此解释。在前面的描述中，已经参考特定处理器和/或组件布置描述了实例。在不脱离本发明的范围和所附权利要求的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的。

注意，对于本文提供的众多例子，可以根据两个、三个、四个或更多个电子组件来描述交互。然而，这仅仅是出于清楚和例子的目的而进行的。应该理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，附图中的任何所示组件、模块和元件可以以各种可能的配置组合，所有这些配置都明显在本说明书的宽范围内。在某些情况下，通过仅参考有限数量的电气元件，可以更容易地描述给定流程集的一个或多个功能。应当理解，附图及其教导的电路易于扩展，并且可以容纳大量部件，以及更复杂的布置和配置。因此，所提供的例子不应限制范围或抑制可能应用于无数其他架构的电路的广泛教导。

注意，在本说明书中，对“一个实施例”、“例子实施例”、“实施例”、“另一个实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中组合。

同样重要的是要注意，线性化函数仅示出了可以由图中所示的系统执行或在其中执行的一些可能的功能。可以在适当的情况下删除或移除这些操作中的一些，或者可以在不脱离本公开的范围的情况下显着地修改或改变这些操作。此外，这些操作的时间可能会大大改变。为了例子和讨论的目的，提供了前面的操作流程。本文描述的实施例提供了实质的灵活性，因为可以提供任何合适的布置、时间顺序、配置和定时机制而不脱离本公开的教导。

本领域技术人员可以确定许多其他改变、替换、变化、代替和修改，并且本公开旨在涵盖落入示例和所附权利要求范围内的所有这样的改变、替换、变化、代替和修改。注意，上述装置的所有可选特征也可以关于本文描述的方法或过程来实现，并且例子中的细节可以在一个或多个实施例中的任何地方使用。

Claims (30)

1.一种具有片上信号路径线性化的集成电路，所述集成电路包括：

用于产生测试信号的数模转换器；

用于向所述数模转换器提供数字输入信号的控制器；

模数转换器，用于接收提供给信号路径的测试信号，并将所述测试信号转换为数字输出信号；和

处理器，用于基于源自所述测试信号的数字输出信号估计对应于所述信号路径的非理想性的系数，其中，所述系数用于至少通过校正所述数字输出信号来线性化所述信号路径；

其中所述测试信号包括多个音调输入，所述多个音调输入具有在横扫所述模数转换器的一个或多个奈奎斯特区域的频率范围内的相应频率。

2.权利要求1所述的集成电路，还包括：

第一开关，用于在校准阶段期间将所述信号路径从接收外部模拟输入断开；和

第二开关，用于在校准阶段期间将所述数模转换器的模拟输出耦合到所述信号路径。

3.权利要求1所述的集成电路，其中所述控制器控制所述数模转换器以产生单音信号作为所述测试信号。

4.权利要求1所述的集成电路，其中所述控制器控制所述数模转换器以产生多音信号作为所述测试信号。

5.权利要求1所述的集成电路，其中：

所述相应频率在所述一个或多个奈奎斯特区域上等间距。

6.权利要求1所述的集成电路，其中

所述音调输入包括多个等间距的音调；

所述数字输出信号包括通过将所述等间距的音调提供给所述信号路径而产生的多个数据集；和

所述处理器通过关联所述数据集中每个数据集中的基波和非线性分量来估计所述系数，并基于每个数据集中的基波和非线性分量之间的关系重建对应于所述非理想的响应。

7.权利要求1所述的集成电路，其中所述处理器包括数字硬件以实现所述处理器的一些功能。

8.权利要求1所述的集成电路，还包括：

求和节点，允许测试信号注入所述信号路径。

9.权利要求1所述的集成电路，其中：

所述数字输出信号包括从注入音调到所述信号路径产生的多个数据集；和

所述处理器通过关联每个数据集中的基波和非线性分量来估计系数。

10.权利要求1所述的集成电路，其中所述数模转换器提供在与所述模数转换器相同的封装中，但不在与所述模数转换器相同的半导体基板上。

11.一种具有片上信号路径线性化的集成电路，所述集成电路包括：

数模转换器；

用于向所述数模转换器提供数字输入信号的控制器，其中：

所述控制器包括伪随机数发生器以产生所述数字输入信号；和

所述控制器控制所述数模转换器以产生包括宽带信号的测试信号，该宽带信号在一定频率范围内具有均匀的白色频率响应；

模数转换器，用于接收提供给信号路径的测试信号，并将所述测试信号转换为数字输出信号；和

处理器，用于基于源自所述测试信号的数字输出信号估计对应于所述信号路径的非理想性的系数，其中，所述系数用于至少通过校正所述信号路径的数字输出信号来线性化所述信号路径。

12.权利要求11所述的集成电路，还包括：

用于捕获所述数字输出信号的值和/或校正的数字输出信号的值的缓冲器。

13.权利要求11所述的集成电路，其中：

所述控制器在第一时段和第二时段期间提供相同的数字输入信号；和

所述控制器在所述第一时段期间为所述数模转换器产生第一时钟信号，该第一时钟信号与驱动所述模数转换器的时钟信号同相，并且在所述第二时段期间为所述数模转换器产生第二时钟信号，该第二时钟信号与驱动所述模数转换器的时钟信号异相。

14.权利要求13所述的集成电路，还包括：

在缓冲器的内存位置，所述缓冲器交错基于在所述第一时段期间注入的数字输入信号产生的数字输出信号的值和基于在所述第二时段期间注入的相同数字输入信号产生的数字输出信号的值，其中所述处理器基于存储在所述缓冲器中的值估计所述系数。

15.权利要求11所述的集成电路，其中所述处理器包括数字硬件以实现处理器的一些功能。

16.权利要求11所述的集成电路，其中所述数模转换器提供在与所述模数转换器相同的电子封装中，但不在与所述模数转换器相同的半导体基板上。

17.一种线性化具有模数转换器的信号路径的方法，该方法包括：

通过在具有模数转换器的片上的数模转换器，产生具有在一定频率范围内的输入频率的多个音调输入用于注入信号路径，

捕获基于所述音调输入产生的信号路径的数字输出信号的值的相同数量的数据集；

基于所述数据集确定与所述信号路径的非理想性相关的系数；和

至少通过使用所述系数来校正所述信号路径的数字输出信号，校正所述信号路径的非理想性。

18.权利要求17所述的方法，其中产生音调输入包括产生下列中的一个或多个：单音信号和多音信号。

19.权利要求17所述的方法，还包括：

将所述信号路径的数字输出信号的值和/或校正的数字输出信号的值捕获在缓冲器中作为数据集。

20.权利要求17所述的方法，其中确定系数包括：

关联每个数据集中基波的幅度和相位与非线性分量的幅度和相位；和

基于从每个数据集确定的基波和非线性分量之间的关系提取所述信号路径的非理想性。

21.权利要求17所述的方法，还包括：

在校准阶段期间将信号路径从接收外部模拟输入断开；和

在校准阶段期间将所述数模转换器的模拟输出耦合到所述信号路径。

22.权利要求17所述的方法，其中校正非理想性包括：

将系数写入数字滤波器；和

通过所述数字滤波器滤波所述模数转换器的数字输出信号。

23.权利要求17所述的方法，其中校正非理想性包括：

基于所述系数调谐所述信号路径中的模拟电路。

24.权利要求17所述的方法，其中确定系数包括：

基于从每个数据集中提取的幅度和相位信息确定校正滤波器。

25.权利要求17所述的方法，其中确定系数包括：

将逆变换应用于从数据集中提取的幅度和相位信息对，以确定用于校正非理想性的数字滤波器。

26.一种线性化具有模数转换器的信号路径的方法，所述模数转换器具有延时交错，该方法包括：

通过在具有模数转换器的片上的数模转换器，基于用于注入到信号路径的测试序列产生测试信号；

提供与所述数模转换器的输入相同的测试序列，以在第一时段期间和第二时段期间将相同的测试信号注入所述信号路径；

在所述第一时段期间使用第一时钟信号对数模转换器进行计时，并在所述第二时段期间使用第二时钟信号对数模转换器进行计时，其中所述第一时钟信号和所述第二时钟信号相对于驱动所述模数转换器的时钟信号具有不同的相位；

在缓冲器中捕获基于在所述第一时段期间和所述第二时段期间注入的相同测试信号而产生的信号路径的数字输出信号的值；

基于所述缓冲器中捕获的值估计与所述信号路径的非理想性对应的系数；和

通过至少基于所述系数来校正所述信号路径的数字输出信号，线性化所述信号路径。

27.权利要求26所述的方法，其中捕获数字输出信号的值包括：

在缓冲器的内存位置，交错：基于在第一时段期间注入信号路径的相同测试信号产生的数字输出信号的值或从数字输出信号的值衍生的数据；和基于在第二时段期间注入信号路径的相同测试信号产生的所捕获的数字输出信号的值或从数字输出信号的值衍生的数据。

28.权利要求26所述的方法，其中捕获数字输出信号的值包括将来自第一时段和第二时段的值存储在缓冲器中的交错存储器位置中。

29.一种线性化信号路径的方法，该方法包括：

在多个时段通过信号发生器重复注入所述信号路径的测试序列；

使用在每个时段移动不同量的时钟信号为所述信号发生器计时；

在缓冲器中交错来自多个时段的从信号路径捕获的数据；

从交错的数据确定所述信号路径的误差；和

通过至少基于所述误差来校正所述信号路径的数字输出信号，线性化所述信号路径。

30.权利要求29所述的方法，其中所述测试序列是宽带信号。