CN109935578A - 双芯片封装结构 - Google Patents

Abstract

本发明提供一种双芯片封装结构，通过将封装结构中的非挥发性内存芯片的第一CS打线垫片电性连接至导线架的CS引脚，并将挥发性内存芯片的第二CS打线垫片电性连接至散热外露垫，以透过CS引脚为所述非挥发性内存芯片提供非挥发性内存芯片片选讯号，而透过所述散热外露垫为所述挥发性内存芯片提供挥发性内存芯片片选讯号，藉以提供低引脚数量的双芯片封装结构，可有效降低成本，并可避免两个芯片之间的设备冲突问题。

Description

双芯片封装结构

技术领域

本发明涉及一种半导体封装，更详而言之，指一种双芯片封装结构。

背景技术

一般的非挥发性内存(例如FLASH)的储存容量大，关机时数据仍可保存，但读写速度慢，其中尤以写入速度更为缓慢，有时还须以编程烧录器作写入的动作，而挥发性内存芯片(例如SRAM)的特点在于储存容量较小，关机后数据即会消失，但读写速度快，因此，在一般应用上通常会同时使用这两种型态的内存。有鉴于此，业界提出一种将上述两种类型的内存封装在同一封装结构内，其优点在于芯片封装尺寸小，如此可使PCB的设计更为精简，成本也更低。

然而，若将两个以上SPI内存芯片直接整合于同一封装结构中，常会因无法判断是哪一个SPI内存芯片在执行访问操作而发生芯片间的设备冲突，因此，封装结构中需要具有两个CS引脚，以提供判断是哪一个SPI内存芯片在执行访问操作。具体而言，习知SPI内存单芯片的封装结构中的导线架通常具有八个引脚，以分别电性连接芯片的八个打线垫片，然而，当同一封装结构中具有两个芯片时，为了避免不同芯片之间的设备冲突，则需要在原有导线架上再增加一个片选(CS)引脚，也就是导线架需要具有两个CS引脚以分别连接两个芯片的CS打线垫片，因此，对于双芯片封装结构而言，其导线架的引脚数量需由原先的八个增加到十个(其中一个是空脚位)，以区分封装结构中两个不同的芯片，然此设计无疑会增加芯片的封装尺寸，且会提高其制造成本。

综上所述，如何实现在具有八个引脚的导线架的封装结构内，解决不同内存芯片之间的设备冲突问题，即为本案待解决的技术课题。

发明内容

鉴于上述先前技术的种种问题，本发明的主要目的在于提供一种双芯片封装结构，仅利用八个引脚的导线架以避免双芯片封装结构中的非挥发性内存芯片与挥发性内存芯片之间的设备冲突。

本发明的另一目的在于提供一种双芯片封装结构，可以避免在执行烧录作业时非挥发性内存芯片与挥发性内存芯片之间的设备冲突。

为达到上述目的以及其他目的，本发明提供一种双芯片封装结构，可接收一印刷电路板10所传送的一非挥发性内存芯片片选讯号以及选择性地接收所述印刷电路板10所传送的一挥发性内存芯片片选讯号，所述双芯片封装结构包括：一散热外露垫(Exposed-Pad)，所述散热外露垫可选择性地电性连接所述印刷电路板，以供接收所述挥发性内存芯片片选讯号；一非挥发性内存芯片，所述非挥发性内存芯片具有八个打线垫片，所述八个打线垫片中至少包括一第一CS打线垫片；一挥发性内存芯片，所述挥发性内存芯片具有八个打线垫片，所述八个打线垫片中至少包括一第二CS打线垫片；一导线架，所述导线架设有八个引脚，所述八个引脚中至少包括一个CS引脚，所述CS引脚供接收所述非挥发性内存芯片片选讯号；一第一CS导线，所述第一CS导线分别电性连接所述CS引脚与所述第一CS打线垫片，以对所述第一CS打线垫片提供所述非挥发性内存芯片片选讯号；以及一第二CS导线，所述第二CS导线分别电性连接所述散热外露垫与所述第二CS打线垫片，以对所述第二CS打线垫片提供所述挥发性内存芯片片选讯号。

较佳者，于上述双芯片封装结构中，还包括一上拉电阻，且所述导线架的八个引脚中还至少包括一个VCC引脚，所述上拉电阻分别电性连接所述VCC引脚与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一上拉讯号，使所述第二CS打线垫片处于高位准讯号，将所述高位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态。

较佳者，于上述双芯片封装结构中，还至少包括一第三导线，提供所述上拉电阻分别电性连接所述VCC引脚与所述第二CS打线垫片。

较佳者，于上述双芯片封装结构中，还包括一下拉电阻，且所述导线架的八个引脚中还至少包括一个GND引脚，所述下拉电阻分别电性连接所述GND引脚与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一下拉讯号，使所述第二CS打线垫片处于低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态。

较佳者，于上述双芯片封装结构中，还至少包括一第四导线，提供所述下拉电阻分别电性连接所述GND引脚与所述第二CS打线垫片。

较佳者，于上述双芯片封装结构中，还包括一上拉电阻，且所述挥发性内存芯片的八个打线垫片中还至少包括一VCC打线垫片，又所述导线架的八个引脚中还至少包括一个VCC引脚，所述上拉电阻集成于所述挥发性内存芯片中，所述VCC打线垫片电性连接所述VCC引脚，所述上拉电阻分别电性连接所述VCC打线垫片与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一上拉讯号，使所述第二CS打线垫片处于高位准讯号，将所述高位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态，其中，所述上拉电阻为半导体电阻组件或弱驱动能力的晶体管。

较佳者，于上述双芯片封装结构中，还包括至少一第五导线，提供所述VCC打线垫片电性连接所述VCC引脚。

较佳者，于上述双芯片封装结构中，还包括一下拉电阻，且所述挥发性内存芯片的八个打线垫片中还至少包括一GND打线垫片，又所述导线架的八个引脚中还至少包括一个GND引脚，所述下拉电阻集成于所述挥发性内存芯片中，所述GND打线垫片电性连接所述GND引脚，所述下拉电阻分别电性连接所述GND打线垫片与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一下拉讯号，使所述第二CS打线垫片处于低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态，其中，所述下拉电阻为半导体电阻组件或弱驱动能力的晶体管。

较佳者，于上述双芯片封装结构中，还包括至少一第六导线，提供所述GND打线垫片电性连接所述GND引脚。

较佳者，于上述双芯片封装结构中，所述挥发性内存芯片的第二CS打线垫片为低位准启动。

较佳者，于上述双芯片封装结构中，所述挥发性内存芯片的第二CS打线垫片为高位准启动。

较佳者，于上述双芯片封装结构中，所述非挥发性内存芯片为FLASH芯片，所述挥发性内存芯片为SRAM芯片。

较佳者，所述非挥发性内存芯片与所述挥发性内存芯片为具有至少八个打线垫片的SPI芯片、Dual-SPI芯片或Quad-SPI芯片。

综上所述，本发明的双芯片封装结构透过将非挥发性内存芯片的第一CS打线垫片电性连接至导线架的CS引脚，而将挥发性内存芯片的第二CS打线垫片电性连接至散热外露垫，以经由导线架的CS引脚为所述非挥发性内存芯片提供非挥发性内存芯片片选讯号，而透过所述散热外露垫为所述挥发性内存芯片提供挥发性内存芯片片选讯号，藉此，仅利用八个引脚的导线架以避免双芯片封装结构中的两个芯片之间的设备冲突。

再者，当所述双芯片封装结构在执行烧录作业时，可通过进一步设置上拉电阻或下拉电阻，对所述挥发性内存芯片的第二CS打线垫片施加弱的上拉或下拉讯号，并将其作为所述挥发性内存芯片片选讯号，以使所述第二CS打线垫片在处于浮接状态时，可确保所述挥发性内存芯片处于禁能状态，藉此避免挥发性内存芯片与非挥发性内存芯片之间的设备冲突问题，以防止编程烧录器对所述挥发性内存芯片的烧录数据检查出现判断错误的异常，并具有易于实现且制造成本低的优点。

附图说明

图1为说明本发明的双芯片封装结构的基本架构示意图；

图2至图5为说明图1的双芯片封装结构的不同实施例示意图；以及

图6为说明图1的双芯片封装结构的侧视示意图。

元件标号说明

1 双芯片封装结构

10 印刷电路板

11 散热外露垫

12 非挥发性内存芯片

121 第一CS打线垫片

13 挥发性内存芯片

131 第二CS打线垫片

132 VCC打线垫片

133 GND打线垫片

14 导线架

141 CS引脚

142 VCC引脚

143 GND引脚

151 第一CS导线

152 第二CS导线

153 第三导线

154 第四导线

155 第五导线

156 第六导线

161 上拉电阻

162 下拉电阻

17 隔离层

具体实施方式

以下内容将搭配图式，藉由特定的具体实施例说明本发明的技术内容，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实施例加以施行或应用。本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下，进行各种修饰与变更。尤其是，于图式中各个组件的比例关系及相对位置仅具示范性用途，并非代表本发明实施的实际状况。

请参阅图1，其为显示本发明的双芯片封装结构1的基本电路架构示意图；图6为说明图1的双芯片封装结构的侧视示意图。本发明的双芯片封装结构1适用于Serial Flash、Serial SRAM或两种不同Serial界面内存的组合，而可接收一印刷电路板10(如图6所示)所传送的一非挥发性内存芯片片选讯号或选择性地接收印刷电路板10所传送的一挥发性内存芯片片选讯号。如图所示，双芯片封装结构1主要包括一散热外露垫(Exposed pad)11、一非挥发性内存芯片12、一挥发性内存芯片13、一导线架14、一第一CS导线151与一第二CS导线152。其中，非挥发性内存芯片12与挥发性内存芯片13为具有至少八个打线垫片的SPI芯片、Dual-SPI芯片或Quad-SPI芯片，且于非挥发性内存芯片12与挥发性内存芯片13之间具有一隔离层17，令非挥发性内存芯片12与挥发性内存芯片13可以堆栈方式设于外露垫11上，以减小整体封装体积。

散热外露垫(Exposed-Pad)11可通过选择性地电性连接所述印刷电路板10，而接收由所述印刷电路板10所传送的所述挥发性内存芯片片选讯号。于本实施例中，散热外露垫11可位于双芯片封装结构1的正下方，用于帮助所述双芯片封装结构1中的芯片进行散热。

非挥发性内存芯片12与挥发性内存芯片13可例如以堆栈方式设置于散热外露垫11上，以减小整体封装体积。其中，非挥发性内存芯片12例如为FLASH芯片，其具有八个打线垫片，于所述八个打线垫片中至少包括有一第一CS打线垫片121。于本实施例中，除第一CS打线垫片121之外，非挥发性内存芯片12还包括DO(IO1)打线垫片、WP(IO2)打线垫片、GND打线垫片、DI(IO0)打线垫片、CLK打线垫片、HOLD(IO3)打线垫片以及VCC打线垫片，然，打线垫片的设置名称及设置顺序并不以此为限，可视实际需求进行变更以及调整。

挥发性内存芯片13例如为SRAM芯片，其亦至少具有八个打线垫片，于所述八个打线垫片中至少包括一第二CS打线垫片131。于本实施例中，除第二CS打线垫片131之外，挥发性内存芯片13亦包括DO(IO1)打线垫片、WP(IO2)打线垫片、GND打线垫片133、DI(IO0)打线垫片、CLK打线垫片、HOLD(IO3)打线垫片以及VCC打线垫片132，然，打线垫片的设置名称及设置顺序并不以此为限，可视实际需求进行变更以及调整。

导线架14上设置有八个引脚，其中，所述八个引脚对应于非挥发性内存芯片12与挥发性内存芯片13所具有的打线垫片的类型而设置，于本实施例中，其分别为CS引脚141、DO(IO1)引脚、WP(IO2)引脚、GND引脚143、DI(IO0)引脚、CLK引脚、HOLD(IO3)引脚、VCC引脚142。需说明的是，引脚的设置名称及设置顺序并不以此为限，可视实际需求进行变更以及调整。

其中，导线架14的CS引脚141(即图1所示的/CS1)用于接收所述印刷电路板10所传送的非挥发性内存芯片片选讯号。具体而言，导线架的CS引脚141经由第一CS导线151而电性连接非挥发性内存芯片12的第一CS打线垫片121，以对第一CS打线垫片121提供非挥发性内存芯片片选讯号，而令非挥发性内存芯片12据以执行运作。

再者，挥发性内存芯片13的第二CS打线垫片131则透过第二CS导线152而电性连接至散热外露垫11，于散热外露垫11电性连接印刷电路板10时，对第二CS打线垫片131提供挥发性内存芯片片选讯号，而令挥发性内存芯片13据以执行运作。

需说明的是，目前市售的编程烧录器大都针对单芯片非挥发性内存封装结构而设计，因而上述图1所示的双芯片封装结构在执行烧录作业时，所述双芯片封装结构底部的散热外露垫11及其电性连接的挥发性内存芯片13的第二CS打线垫片131处于浮接(Floating)状态，使得一般编程烧录器的设计并没有办法对挥发性内存芯片13提供挥发性内存芯片片选讯号，如此虽然不会造成挥发性内存芯片13的烧录问题，然而一般烧录流程会于写入数据后进行数据检查的动作(write verify)，此时，若是挥发性内存芯片13处于致能状态，则造成双芯片封装结构内非挥发性内存12与挥发性内存芯片13同时运作的设备冲突，而可能导致编程烧录器对挥发性内存芯片13烧录数据的检查判断错误。有鉴于此，在本发明的其他实施例中，透过进一步增设上拉或下拉电阻，以克服上述技术课题。

请配合参阅图2，于本发明的一实施例中，双芯片封装结构1的挥发性内存芯片13的第二CS打线垫片为低位准启动(亦即代表，于本实施例中，所述第二CS打线垫片131接收低位准讯号时，会将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令挥发性内存芯片13处于致能状态)，且还包括一上拉电阻161，其分别电性连接导线架14的VCC引脚142与第二CS打线垫片131，以于散热外露垫11未电性连接至印刷电路板10时，亦即，挥发性内存芯片13的第二CS打线垫片131处于浮接状态时，藉由上拉电阻161对第二CS打线垫片131输入一上拉讯号，使所述第二CS打线垫片131接收高位准讯号，将所述高位准讯号作为所述挥发性内存芯片片选讯号，使挥发性内存芯片13处于禁能状态。于本实施例中，导线架14的VCC引脚142用于为非挥发性内存芯片12与挥发性内存芯片13提供运作所需的电源。

较佳者，双芯片封装结构1还包括一第三导线153，其用于提供将上拉电阻161分别电性连接VCC引脚142与第二CS打线垫片131，需说明的是，第三导线153可由多条导线所组成，且第三导线153的设置数量及连接方式并不以图2所示为限，其可视依实际需求而进行调整。藉此，透过设置上拉电阻161为第二CS打线垫片131提供上拉讯号，可当第二CS打线垫片131在处于浮接状态时，使得挥发性内存芯片13维持于关闭状态，从而避免编程烧录器对挥发性内存芯片13烧录数据的检查判断出现错误的情况。

请配合参阅图3，于本发明的另一实施例中，双芯片封装结构1的挥发性内存芯片13的第二CS打线垫片为高位准启动(亦即代表，于本实施例中，所述第二CS打线垫片131接收高位准讯号时，会将所述高位准讯号作为所述挥发性内存芯片片选讯号，而令挥发性内存芯片13处于致能状态)，且还包括有一下拉电阻162，其分别电性连接导线架14的GND引脚143与第二CS打线垫片131，以于散热外露垫11未电性连接所述印刷电路板10时，对第二CS打线垫片131输入一下拉讯号，使所述第二CS打线垫片131接收低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令挥发性内存芯片13处于禁能状态。也就是当第二打线垫片131在处于浮接状态时，藉由下拉电阻162为第二打线垫片131提供一下拉讯号，而使得挥发性内存芯片13维持于关闭状态，从而避免挥发性内存芯片13与非挥发性内存芯片12之间同时运作而产生设备冲突的异常。于本实施例中，导线架14的GND引脚143用于为非挥发性内存芯片12与挥发性内存芯片13提供接地。

较佳者，双芯片封装结构1还包括一第四导线154，其用于提供下拉电阻162分别电性连接GND引脚143与第二CS打线垫片131，需说明的是，第四导线154亦可由多条导线所组成，且第四导线154的设置数量及连接方式并不以图3所示为限，其可视依实际需求而进行调整。

请配合参阅图4，于本发明的另一实施例中，双芯片封装结构1的挥发性内存芯片13的第二CS打线垫片为低位准启动，且还包括一上拉电阻161，与图2所示的实施例的不同之处在于，本实施例的上拉电阻161集成于挥发性内存芯片13中，挥发性内存芯片13的VCC打线垫片132电性连接导线架14的VCC引脚142，而上拉电阻161则分别电性连接挥发性内存芯片13中的VCC打线垫片132与第二CS打线垫片131，于散热外露垫11未电性连接所述印刷电路板10时，对第二CS打线垫片131输入一上拉讯号，并将所述上拉讯号作为所述挥发性内存芯片片选讯号，而令挥发性内存芯片13处于禁能状态。于本实施例中，上拉电阻161可以使用半导体电阻组件或弱驱动能力的晶体管来实现。

较佳者，双芯片封装结构1还包括第五导线155(即VCC导线)，用于提供VCC打线垫片132电性连接至VCC引脚142。需说明的是，第五导线155的设置数量及连接方式并不以图4所示为限，其可视依实际需求而进行调整。

请继续参阅图5，于本发明的另一实施例中，双芯片封装结构1的挥发性内存芯片13的第二CS打线垫片为高位准启动，且还包括一下拉电阻162，与图3所示的实施例的不同之处在于，本实施例的下拉电阻162集成于挥发性内存芯片13中，其中，挥发性内存芯片13的GND打线垫片133电性连接至导线架的GND引脚143，而下拉电阻162则分别电性连接挥发性内存芯片13中的GND打线垫片133与第二CS打线垫片131，于散热外露垫11未电性连接所述印刷电路板10时，对第二CS打线垫片131输入一下拉讯号，使所述第二CS打线垫片131接收低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令挥发性内存芯片13处于禁能状态。于本实施例中，下拉电阻162可以使用半导体电阻组件或弱驱动能力的晶体管来实现。

较佳者，双芯片封装结构1还包括第六导线156(即GND导线)，用于提供GND打线垫片133电性连接至GND引脚143。需说明的是，第六导线156的设置数量及连接方式并不以图5所示为限，其可视依实际需求而进行调整。

综上所述，本发明的双芯片封装结构，通过将非挥发性内存芯片的第一CS打线垫片电性连接至导线架的CS引脚，以经由导线架的CS引脚为所述非挥发性内存芯片提供非挥发性内存芯片片选讯号，并将挥发性内存芯片的第二CS打线垫片电性连接至散热外露垫，通过令所述散热外露垫选择性地电性连接印刷电路板，以接收挥发性内存芯片片选讯号并传送至所述挥发性内存芯片，因此本发明仅需利用八个引脚的导线架以避免双芯片封装结构中的两个芯片之间同时运作而产生设备冲突。

此外，当所述双芯片封装结构在执行烧录作业时，所述散热外露垫未电性连接印刷电路板，所述第二CS打线垫片处于浮接状态，此时可于双芯片封装结构中或于挥发性内存芯片内设置一电阻，藉由所述电阻为所述第二CS打线垫片施加一弱的上拉或下拉讯号，而使所述挥发性内存芯片维持于禁能状态，藉此可有效避免双芯片封装结构在执行烧录作业时，非挥发性内存芯片与挥发性内存芯片之间发生设备冲突的异常。

上述实施例仅例示性说明本发明的原理及功效，而非用于限制本发明。任何熟习此项技术的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如本发明专利范围所列。

Claims (11)

1.一种双芯片封装结构，其特征在于，接收一印刷电路板所传送的一非挥发性内存芯片片选讯号以及选择性地接收所述印刷电路板所传送的一挥发性内存芯片片选讯号，所述双芯片封装结构包括：

一散热外露垫，所述散热外露垫可选择性地电性连接所述印刷电路板，以供接收所述挥发性内存芯片片选讯号；

一非挥发性内存芯片，所述非挥发性内存芯片具有八个打线垫片，所述八个打线垫片中至少包括一第一CS打线垫片；

一挥发性内存芯片，所述挥发性内存芯片具有八个打线垫片，所述八个打线垫片中至少包括一第二CS打线垫片；

一导线架，所述导线架设有八个引脚，所述八个引脚中至少包括一个CS引脚，所述CS引脚供接收所述非挥发性内存芯片片选讯号；

一第一CS导线，所述第一CS导线分别电性连接所述CS引脚与所述第一CS打线垫片，以对所述第一CS打线垫片提供所述非挥发性内存芯片片选讯号；以及

一第二CS导线，所述第二CS导线分别电性连接所述散热外露垫与所述第二CS打线垫片，以对所述第二CS打线垫片提供所述挥发性内存芯片片选讯号。

2.如权利要求1所述的双芯片封装结构，其特征在于，还包括一上拉电阻，且所述导线架的八个引脚中还至少包括一个VCC引脚，所述上拉电阻分别电性连接所述VCC引脚与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一上拉讯号，使所述第二CS打线垫片处于高位准讯号，将所述高位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态。

3.如权利要求2所述的双芯片封装结构，其特征在于，还至少包括一第三导线，提供所述上拉电阻分别电性连接所述VCC引脚与所述第二CS打线垫片。

4.如权利要求1所述的双芯片封装结构，其特征在于，还包括一下拉电阻，且所述导线架的八个引脚中还至少包括一个GND引脚，所述下拉电阻分别电性连接所述GND引脚与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一下拉讯号，使所述第二CS打线垫片处于低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态。

5.如权利要求4所述的双芯片封装结构，其特征在于，还至少包括一第四导线，提供所述下拉电阻分别电性连接所述GND引脚与所述第二CS打线垫片。

6.如权利要求1所述的双芯片封装结构，其特征在于，还包括一上拉电阻，且所述挥发性内存芯片的八个打线垫片中还至少包括一VCC打线垫片，又所述导线架的八个引脚中还至少包括一个VCC引脚，所述上拉电阻集成于所述挥发性内存芯片中，所述VCC打线垫片电性连接所述VCC引脚，所述上拉电阻分别电性连接所述VCC打线垫片与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一上拉讯号，使所述第二CS打线垫片处于高位准讯号，将所述高位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态，其中，所述上拉电阻为半导体电阻组件或弱驱动能力的晶体管。

7.如权利要求1所述的双芯片封装结构，其特征在于，还包括一下拉电阻，且所述挥发性内存芯片的八个打线垫片中还至少包括一GND打线垫片，又所述导线架的八个引脚中还至少包括一个GND引脚，所述下拉电阻集成于所述挥发性内存芯片中，所述GND打线垫片电性连接所述GND引脚，所述下拉电阻分别电性连接所述GND打线垫片与所述第二CS打线垫片，以于所述散热外露垫未电性连接所述印刷电路板时，对所述第二CS打线垫片输入一下拉讯号，使所述第二CS打线垫片处于低位准讯号，将所述低位准讯号作为所述挥发性内存芯片片选讯号，而令所述挥发性内存芯片处于禁能状态，其中，所述下拉电阻为半导体电阻组件或弱驱动能力的晶体管。

8.如权利要求2或6所述的双芯片封装结构，其特征在于，所述挥发性内存芯片的第二CS打线垫片为低位准启动。

9.如权利要求4或7所述的双芯片封装结构，其特征在于，所述挥发性内存芯片的第二CS打线垫片为高位准启动。

10.如权利要求1所述的双芯片封装结构，其特征在于，所述非挥发性内存芯片为FLASH芯片，所述挥发性内存芯片为SRAM芯片。

11.如权利要求1所述的双芯片封装结构，其特征在于，所述非挥发性内存芯片与所述挥发性内存芯片为具有至少八个打线垫片的SPI芯片、Dual-SPI芯片或Quad-SPI芯片。