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CN109935201A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置及驱动方法 Download PDF

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CN109935201A
CN109935201A CN201810995745.4A CN201810995745A CN109935201A CN 109935201 A CN109935201 A CN 109935201A CN 201810995745 A CN201810995745 A CN 201810995745A CN 109935201 A CN109935201 A CN 109935201A
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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括第一输入电路、第二输入电路和输出电路。第一输入电路被配置为响应于第一输入信号对第一节点进行充电以控制第一节点的电平；第二输入电路被配置为响应于第二输入信号对第二节点充电以控制第二节点的电平；以及输出电路被配置为在第一节点的电平和第二节点的电平的共同控制下，将输出信号输出至输出端。该移位寄存器单元构成的栅极驱动电路可以对显示面板中的子像素单元进行随机补偿，可避免长时间的逐行顺序补偿带来的显示不良。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。
目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路和输出电路。所述第一输入电路被配置为响应于第一输入信号对第一节点进行充电以控制所述第一节点的电平；所述第二输入电路被配置为响应于第二输入信号对第二节点进行充电以控制所述第二节点的电平；以及所述输出电路被配置为在所述第一节点的电平和第二节点的电平的共同控制下，将输出信号输出至输出端。
例如，本公开一实施例提供的移位寄存器单元还包括第一选择复位电路和第二选择复位电路。所述第一选择复位电路和所述第一节点连接，被配置为响应于第一选择控制信号和显示复位信号对所述第一节点进行复位；所述第二选择复位电路和所述第二节点连接，被配置为响应于第二选择控制信号和所述显示复位信号对所述第二节点进行复位；所述第一选择控制信号和所述第二选择控制信号彼此互为反相信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路和所述第一节点连接，所述第一输入电路被配置为接收第一时钟信号以作为所述第一输入信号，且在导通时利用所述第一时钟信号对所述第一节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路和所述第二节点连接，所述第二输入电路被配置为接收所述第二输入信号和第一电压，且在导通时利用所述第一电压对所述第二节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路和所述第一节点以及所述第二节点连接，所述输出电路被配置为接收第二时钟信号，且在导通时将所述第二时钟信号作为所述输出信号输出至所述输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一选择复位电路被配置为接收第二电压，且在导通时利用所述第二电压对所述第一节点进行复位；以及所述第二选择复位电路被配置为接收第三电压，且在导通时利用所述第三电压对所述第二节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一晶体管和第一电容。所述第一晶体管的栅极和第一极连接，且被配置为接收所述第一时钟信号，所述第一晶体管的第二极和所述第一节点连接；以及所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极被配置为接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第二晶体管。所述第二晶体管的栅极被配置为接收所述第二输入信号，所述第二晶体管的第一极被配置为接收所述第一电压，所述第二晶体管的第二极和所述第二节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出端包括第一信号输出端和第二信号输出端，所述第一信号输出端和所述第二信号输出端被配置为输出所述输出信号，所述输出电路包括第三晶体管、第四晶体管、第五晶体管和第二电容。所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极被配置为接收所述第二时钟信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接；所述第四晶体管的栅极和所述第二节点连接，所述第四晶体管的第二极和所述第一信号输出端连接；所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和所述第三晶体管的第二极连接，所述第五晶体管的第二极和所述第二信号输出端连接；以及所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极和所述第一信号输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出端还包括第三信号输出端，所述输出电路还包括第十九晶体管和第二十晶体管。所述第十九晶体管的栅极和所述第一节点连接，所述第十九晶体管的第一极被配置为接收第三时钟信号，所述第十九晶体管的第二极和所述第二十晶体管的第一极连接；以及所述第二十晶体管的栅极和所述第二节点连接，所述第二十晶体管的第二极和所述第三信号输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一选择复位电路包括第六晶体管和第七晶体管。所述第六晶体管的栅极被配置为接收所述第一选择控制信号，所述第六晶体管的第一极和所述第一节点连接，所述第六晶体管的第二极和所述第七晶体管的第一极连接；以及所述第七晶体管的栅极被配置为接收所述显示复位信号，所述第七晶体管的第二极被配置为接收所述第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二选择复位电路包括第八晶体管和第九晶体管。所述第八晶体管的栅极被配置为接收所述显示复位信号，所述第八晶体管的第一极和所述第二节点连接，所述第八晶体管的第二极和所述第九晶体管的第一极连接；以及所述第九晶体管的栅极被配置为接收所述第二选择控制信号，所述第九晶体管的第二极被配置为接收所述第三电压。
例如，本公开一实施例提供的移位寄存器单元还包括第一控制电路和第一复位电路。所述输出端包括第一信号输出端和第二信号输出端，所述第一信号输出端和所述第二信号输出端被配置为输出所述输出信号；所述第一控制电路被配置为在所述第二节点的电平的控制下，对第三节点的电平进行控制；以及所述第一复位电路被配置为在所述第三节点的电平的控制下，对所述第二节点、所述第一信号输出端和所述第二信号输出端进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括第十晶体管、第十一晶体管和第十二晶体管。所述第十晶体管的栅极和第一极连接，且被配置为接收第四电压，所述第十晶体管的第二极和所述第三节点连接；所述第十一晶体管的栅极和第一极连接，且被配置为接收第五电压，所述第十一晶体管的第二极和所述第三节点连接；以及所述第十二晶体管的栅极和所述第二节点连接，所述第十二晶体管的第一极和所述第三节点连接，所述第十二晶体管的第二极被配置为接收第三电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位电路包括第十三晶体管、第十四晶体管和第十五晶体管。所述第十三晶体管的栅极和所述第三节点连接，所述第十三晶体管的第一极和所述第二节点连接，所述第十三晶体管的第二极被配置为接收第三电压；所述第十四晶体管的栅极和所述第三节点连接，所述第十四晶体管的第一极和所述第一信号输出端连接，所述第十四晶体管的第二极被配置为接收所述第三电压；以及所述第十五晶体管的栅极和所述第三节点连接，所述第十五晶体管的第一极和所述第二信号输出端连接，所述第十五晶体管的第二极被配置为接收第六电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位电路还包括第二十一晶体管，所述输出端还包括第三信号输出端。所述第二十一晶体管的栅极和所述第三节点连接，所述第二十一晶体管的第一极和所述第三信号输出端连接，所述第二十一晶体管的第二极被配置为接收第七电压。
例如，本公开一实施例提供的移位寄存器单元还包括第二控制电路，所述第二控制电路被配置为响应于所述第二输入信号对所述第三节点的电平进行控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制电路包括第十六晶体管。所述第十六晶体管的栅极被配置为接收所述第二输入信号，所述第十六晶体管的第一极和所述第三节点连接，所述第十六晶体管的第二极被配置为接收第三电压。
例如，本公开一实施例提供的移位寄存器单元还包括第二复位电路和第三复位电路。所述第二复位电路被配置为响应于全局复位信号对所述第一节点进行复位；所述第三复位电路被配置为响应于所述全局复位信号对所述第二节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二复位电路包括第十七晶体管，所述第三复位电路包括第十八晶体管。所述第十七晶体管的栅极被配置为接收所述全局复位信号，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极被配置为接收第八电压；以及所述第十八晶体管的栅极被配置为接收所述全局复位信号，所述第十八晶体管的第一极和所述第二节点连接，所述第十八晶体管的第二极被配置为接收第三电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线、第四子时钟信号线、第五子时钟信号线和第六子时钟信号线。第2n-1级移位寄存器单元和所述第一子时钟信号线连接，以接收并输出所述第一子时钟信号线上的时钟信号作为所述第2n-1级移位寄存器单元的输出信号；第2n级移位寄存器单元和所述第二子时钟信号线连接，以接收并输出所述第二子时钟信号线上的时钟信号作为所述第2n级移位寄存器单元的输出信号；每一级移位寄存器单元和所述第三子时钟信号线连接以接收第一时钟信号；每一级移位寄存器单元和所述第四子时钟信号线连接以接收全局复位信号；每一级移位寄存器单元和所述第五子时钟信号线连接以接收第一选择控制信号；以及每一级移位寄存器单元和所述第六子时钟信号线连接以接收第二选择控制信号；n为大于零的整数。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一栅极驱动电路。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括用于一帧的显示时段和消隐时段。在所述显示时段：使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电，使得所述第二输入电路响应于所述第二输入信号对所述第二节点进行充电，以及使得所述输出电路在所述第一节点的电平和所述第二节点的电平的共同控制下，将所述输出信号输出至所述输出端；在所述消隐时段：使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电，以及使得所述输出电路在所述第一节点的电平和所述第二节点的电平的共同控制下，将所述输出信号输出至所述输出端。
本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括用于一帧的显示时段和消隐时段，在每一级移位寄存器单元包括第一选择复位电路和第二选择复位电路的情形下，所述驱动方法包括：
在所述显示时段：使得第m级移位寄存器单元中的所述第一选择复位电路响应于第一选择控制信号和显示复位信号，对所述第m级移位寄存器单元中的第一节点进行复位；以及使得除了所述第m级移位寄存器单元外的其它级移位寄存器单元中的所述第二选择复位电路响应于第二选择控制信号和显示复位信号，对除了所述第m级移位寄存器单元外的其它级移位寄存器单元中的第二节点进行复位；
在所述消隐时段：使得所述第m级移位寄存器单元中的所述第一输入电路响应于所述第一输入信号，对所述第m级移位寄存器单元中的第一节点进行充电；m为大于零的整数。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意图；
图3为本公开一实施例提供的又一种移位寄存器单元的示意图；
图4为本公开一实施例提供的一种移位寄存器单元的电路图；
图5为本公开一实施例提供的另一种移位寄存器单元的电路图；
图6为本公开一实施例提供的一种栅极驱动电路的示意图；
图7为本公开一实施例提供的一种对应于图6所示的栅极驱动电路工作时的信号时序图；以及
图8为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对显示面板的逐行顺序补偿。
但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。
针对上述问题，本公开的至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括第一输入电路、第二输入电路和输出电路。第一输入电路被配置为响应于第一输入信号对第一节点进行充电以控制第一节点的电平；第二输入电路被配置为响应于第二输入信号对第二节点充电以控制第二节点的电平；以及输出电路被配置为在第一节点的电平和第二节点的电平的共同控制下，将输出信号输出至输出端。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，该任意一行子像素单元是随机选择的，以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，例如进行电学参数提取(例如提取晶体管的阈值电压)，然后根据该电学参数完成该行子像素单元的外部补偿。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括第一输入电路100、第二输入电路200和输出电路300。多个该移位寄存器单元10可以级联构建本公开一实施例的栅极驱动电路，以用于驱动显示面板的显示操作，允许显示面板例如通过逐行扫描方式显示一帧图像以及进行外部补偿操作。
该第一输入电路100被配置为响应于第一输入信号STU1对第一节点H进行充电以控制第一节点H的电平。
例如，如图1所示，第一输入电路100和第一节点H连接，且被配置为接收第一输入信号STU1。当第一输入电路100在第一输入信号STU1的控制下导通时，可以同时利用第一输入信号STU1对第一节点H进行充电，或者利用第一输入信号STU1作为开关信号并且利用另外的电压源对第一节点H进行充电，以拉高第一节点H的电平，从而控制第一节点H的电平。例如，在第一输入电路100中可以设置电容，该电容可以用于维持第一节点H的电平。例如，在一些实施例中，第一输入电路100被配置为接收第一时钟信号CLKA，并将第一时钟信号CLKA作为第一输入信号STU1，从而在第一输入电路100导通时可以利用第一时钟信号CLKA对第一节点H进行充电。
该第二输入电路200被配置为响应于第二输入信号STU2对第二节点Q进行充电以控制第二节点Q的电平。
例如，如图1所示，第二输入电路200和第二节点Q连接。在一些实施例中，第二输入电路200被配置为接收第二输入信号STU2和第一电压VDD。当第二输入电路200在第二输入信号STU2的控制下导通时，可以利用第一电压VDD对第二节点Q进行充电以拉高第二节点Q的电平，从而控制第二节点Q的电平。
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，除了前几级(例如第一级等)移位寄存器单元外，其它级移位寄存器单元10中的第二输入电路200可以和相邻级(例如上一级)移位寄存器单元10的输出端OP连接以接收输出信号，从而将该输出信号作为本级的第二输入信号STU2。对于前几级(例如第一级等)移位寄存器单元来说，可以与单独的信号线连接以接收第二输入信号STU2。
需要说明的是，在本公开的实施例中，第一电压VDD例如为高电平，以下各实施例与此相同，不再赘述。
另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
需要说明的是，在本公开的实施例中，对一个节点(例如第一节点H、第二节点Q)进行充电，表示将该节点与一个高电平的电压信号电连接，从而利用该高电平的电压信号以拉高该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进行充电。
该输出电路300被配置为在第一节点H的电平和第二节点Q的电平的共同控制下，将输出信号输出至输出端OP。
例如，如图1所示，输出电路分别和第一节点H以及第二节点Q连接。在一些实施例中，输出电路300被配置为接收第二时钟信号CLKB，当输出电路300在第一节点H的电平和第二节点Q的电平的共同控制下导通时，可以将第二时钟信号CLKB作为输出信号输出至输出端OP。
在本公开的实施例提供的移位寄存器单元10中，例如，在一帧的显示时段，第一输入电路100可以响应于第一输入信号STU1对第一节点H进行充电以拉高第一节点H的电平；第二输入电路200可以响应于第二输入信号STU2对第二节点Q进行充电以拉高第二节点Q的电平；当第一节点H和第二节点Q同时为高电平时，输出电路300导通，从而可以将接收的第二时钟信号CLKB作为输出信号输出至输出端OP，该输出信号例如可以驱动显示面板中的一行子像素单元进行显示。
例如，当移位寄存器单元10需要在一帧的消隐时段中输出驱动信号时，可以使该移位寄存器单元10的第二节点Q的高电平从一帧的显示时段保持至一帧的消隐时段。
在一帧的消隐时段中，首先第一输入电路100可以响应于第一输入信号STU1对第一节点H进行充电以拉高第一节点H的电平，输出电路300在第一节点H的高电平和第二节点Q的高电平的控制下导通。然后当需要输出驱动信号时，提供高电平的第二时钟信号CLKB，导通的输出电路300将该第二时钟信号CLKB作为输出信号输出至输出端OP，该输出信号例如可以驱动显示面板中的一行子像素单元进行外部补偿。
本公开的实施例提供的移位寄存器单元10级联可以构成一个栅极驱动电路，该栅极驱动电路可以驱动一个显示面板进行外部补偿。例如，该栅极驱动电路可以驱动一个显示面板实现逐行顺序补偿。例如，在第一帧中该栅极驱动电路输出用于驱动第一行子像素单元的驱动信号，在第二帧中该栅极驱动电路输出用于驱动第二行子像素单元的驱动信号，以此类推，从而完成对该显示面板的逐行顺序补偿。
又例如，该栅极驱动电路可以驱动一个显示面板实现随机补偿。例如，在某一帧中，该栅极驱动电路输出用于任意一行子像素单元的驱动信号，该任意一行子像素单元是随机选择的，从而实现对该显示面板的随机补偿。
如上所述，本公开的实施例提供的移位寄存器单元10不仅可以在显示时段输出驱动信号，在消隐时段也可以输出驱动信号，从而在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
在一些实施例中，如图2所示，移位寄存器单元10还包括第一选择复位电路400和第二选择复位电路500。
该第一选择复位电路400和第一节点H连接，被配置为响应于第一选择控制信号OE和显示复位信号对STD第一节点H进行复位。
例如，如图2所示，第一选择复位电路400被配置为接收第二电压VGL1。当第一选择复位电路400在第一选择控制信号OE和显示复位信号STD的控制下导通时，可以利用第二电压VGL1对第一节点H进行复位。
该第二选择复位电路500和第二节点Q连接，被配置为响应于第二选择控制信号和显示复位信号STD对第二节点Q进行复位。
例如，如图2所示，第二选择复位电路500被配置为接收第三电压VGL2。当第二选择复位电路500在第二选择控制信号和显示复位信号STD的控制下导通时，可以利用第三电压VGL2对第二节点Q进行复位。
在本公开的实施例中，第一选择控制信号OE和第二选择控制信号彼此互为反相信号。需要说明的是，OE和彼此互为反相信号表示当OE为高电平时，为低电平；而当OE为低电平时，为高电平。
另外，在本公开的实施例中，第一选择控制信号OE和第二选择控制信号可以由控制电路提供，例如，在一个示例中，该控制电路可以实现为FPGA(现场可编程门阵列)装置或其它信号发生电路。例如，在一个示例中，控制电路可以提供第一选择控制信号OE，然后该第一选择控制信号OE经过一个反相器输出后得到第二选择控制信号
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，除了后几级(例如最后一级等)移位寄存器单元外，其它级移位寄存器单元10可以和相邻级(例如下一级)移位寄存器单元10的输出端OP连接以接收输出信号，从而将该输出信号作为本级的显示复位信号STD。对于后几级(例如最后一级等)移位寄存器单元来说，可以与单独的信号线连接以接收显示复位信号STD。
需要说明的是，在本公开的实施例中，第二电压VGL1和第三电压VGL2例如为低电平。例如，在一些示例中，第二电压VGL1和第三电压VGL2可以相同，例如均为-10V；又例如，在另一些示例中，第二电压VGL1和第三电压VGL2也可以不同，例如第二电压VGL1为-6V而第三电压VGL2为-10V。以下各实施例与此相同，不再赘述。
在本公开的实施例提供的移位寄存器单元中，通过设置第一选择复位电路400和第二选择复位电路500可以更好地控制第一节点H和第二节点Q的电平，从而实现随机补偿。例如，当显示复位信号STD为高电平时，由于第一选择控制信号OE和第二选择控制信号彼此互为反相信号，所以使得第一选择复位电路400和第二选择复位电路500中只有一个处于导通状态，通过这种设置可以实现随机补偿。
例如，本公开的实施例提供的移位寄存器单元10级联可以构成一个栅极驱动电路，该栅极驱动电路可以驱动一个显示面板进行随机补偿。例如，当在某一帧的消隐时段中需要驱动显示面板中的第五行子像素单元时，则栅极驱动电路中的第五级移位寄存器单元可以进行如下操作。
在该帧的显示时段中，当第五级移位寄存器单元完成输出信号的输出后，可以使得第一选择控制信号OE的电平变高(此时显示复位信号STD也为高电平)，从而使得第一选择复位电路400导通，将第一节点H的电位拉低。这样避免了输出电路300在该帧的显示时段的后续时段中导通，从而可以避免发生显示异常。同时，在该帧的显示时段中，当第一选择控制信号OE变高时，第二选择控制信号变低，从而使得第二选择复位电路500在此阶段不导通，从而不对第五级移位寄存器单元的第二节点Q进行复位。采用这种方式可以使得第五级移位寄存器单元中的第二节点Q的高电位一直保持到该帧的消隐时段中。
在该帧的消隐时段中，首先可以利用第一输入电路100对第一节点H进行充电以拉高第一节点H的电平，从而使得输出电路300在第一节点H的高电平和第二节点Q的高电平的控制下导通。然后当需要输出驱动信号时，提供高电平的第二时钟信号CLKB，导通的输出电路300将该第二时钟信号CLKB作为输出信号输出至输出端OP，该输出信号例如可以驱动显示面板中的一行子像素单元进行外部补偿。采用上述操作可以实现随机补偿。
在一些实施例中，如图3所示，移位寄存器单元还可以包括第一控制电路600，该第一控制电路600被配置为在第二节点Q的电平的控制下，对第三节点QB的电平进行控制。
例如，如图3所示，第一控制电路600和第二节点Q以及第三节点QB连接，且被配置为接收第四电压VDD_A、第五电压VDD_B和第三电压VGL2。
例如，在本公开的实施例中，第四电压VDD_A和第五电压VDD_B可以被配置为彼此互为反相信号，即当第四电压VDD_A为高电平时，第五电压VDD_B为低电平；而当第五电压VDD_B为高电平时，第四电压VDD_A为低电平，即在同一时刻保证第四电压VDD_A和第五电压VDD_B中有一个为高电平。
例如，当第二节点Q为高电平时，第一控制电路600可以利用低电平的第三电压VGL2对第三节点QB进行下拉。又例如，当第二节点Q为低电平时，第一控制电路600可以利用第四电压VDD_A或第五电压VDD_B对第三节点QB进行充电，以将第三节点QB拉高至高电平。
在本公开的实施例中，使得第一控制电路600接收第四电压VDD_A和第五电压VDD_B，且保证第四电压VDD_A和第五电压VDD_B中有一个为高电平，采用这种方式可以提高电路的信赖性。
在一些实施例中，如图3所示，移位寄存器单元10的输出端包括第一信号输出端OUT1和第二信号输出端OUT2，第一信号输出端OUT1和第二信号输出端被配置为输出上述输出信号。例如，在一帧的显示时段中，第一信号输出端OUT1输出的信号例如可以提供至其它级移位寄存器单元10以作为第二输入信号STU2，从而完成显示扫描的逐行移位；第二信号输出端OUT2输出的信号例如可以驱动显示面板中的一行子像素单元进行显示扫描。例如，在一些实施例中，第一信号输出端OUT1和第二信号输出端OUT2输出的信号时序相同。又例如，在一帧的消隐时段中，第二信号输出端OUT2输出的信号可以用于驱动显示面板中的一行子像素单元以完成对该行子像素单元的外部补偿。
在本公开的实施例提供的移位寄存器单元10中，通过设置两个信号输出端(OUT1和OUT2)，可以提高该移位寄存器单元10的驱动能力。
在一些实施例中，如图3所示，移位寄存器单元10还包括第一复位电路700，该第一复位电路700被配置为在第三节点QB的电平的控制下，对第二节点Q、第一信号输出端OUT1和第二信号输出端OUT2进行复位。
例如，如图3所示，第一复位电路700和第三节点QB、第二节点Q、第一信号输出端OUT1以及第二信号输出端OUT2连接，且被配置为接收第三电压VGL2和第六电压VGL3。
例如，第一复位电路700在第三节点QB的电平的控制下导通时，可以利用第三电压VGL2对第二节点Q和第一信号输出端OUT1进行复位；同时可以利用第六电压VGL3对第二信号输出端OUT2进行复位。
需要说明的是，在本公开的实施例中，第六电压VGL3例如为低电平。
另外，第一复位电路700也可以不接收第六电压VGL3，而是利用第三电压VGL2对第二信号输出端OUT2进行复位，本公开的实施例对此不作限定。
在一些实施例中，如图3所示，移位寄存器单元10还可以包括第二控制电路800。该第二控制电路800被配置为响应于第二输入信号STU2对第三节点QB的电平进行控制。
例如，如图3所示，第二控制电路800和第三节点QB连接，且被配置为接收第二输入信号STU2和第三电压VGL2。例如，当第二控制电路800在第二输入信号STU2的控制下导通时，可以利用低电平的第三电压VGL2对第三节点QB的电平进行下拉。例如，在一帧的显示时段中，第二控制电路800将第三节点QB下拉至低电位时，可以避免第三节点QB对第二节点Q的影响，从而使得在显示时段中对第二节点Q的充电更充分。
需要说明的是，关于第二输入信号STU2的描述可以参考上述对第二输入电路200中的相应描述，这里不再赘述。
在一些实施例中，如图3所示，移位寄存器单元还包括第二复位电路900和第三复位电路1000。
该第二复位电路900被配置为响应于全局复位信号TRST对第一节点H进行复位。例如，如图3所示，第二复位电路900和第一节点H连接，且被配置为接收全局复位信号TRST和第八电压VGL5。当第二复位电路900在全局复位信号TRST的控制下导通时，可以利用第八电压VGL5对第一节点H进行复位。需要说明的是，在本公开的实施例中，第八电压VGL5例如为低电平。
该第三复位电路1000被配置为响应于全局复位信号TRST对第二节点Q进行复位。例如，如图3所示，第三复位电路1000和第二节点Q连接，且被配置为接收全局复位信号TRST和第三电压VGL2。当第三复位电路1000在全局复位信号TRST的控制下导通时，可以利用低电平的第三电压VGL2对第二节点Q进行复位。
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第二复位电路900和第三复位电路1000响应于全局复位信号TRST而导通，以实现对第一节点H和第二节点Q的复位，从而完成对该栅极驱动电路的全局复位。
需要说明的是，在本公开的实施例中，例如，第二电压VGL1、第三电压VGL2、第六电压VGL3、第八电压VGL5以及下文中提到的第七电压VGL4均为低电平，它们可以设置为相同，即可以通过同一根信号线提供；又例如，上述五个电压中的两个、三个或四个可以设置为相同，相同的电压通过同一根信号线提供；又例如，上述五个电压中的任意两个均不相同，即需要通过五根不同的信号线分别提供电压。本公开的实施例对第二电压VGL1、第三电压VGL2、第六电压VGL3、第七电压VGL4以及第八电压VGL5的设置方式不作限定。
另外，需要说明的是，在本公开的实施例中，各个节点(第一节点H、第二节点Q和第三节点QB)是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。例如，如图3所示，第一控制电路600、第一复位电路700以及第二控制电路800都和第三节点QB连接，也就是表示这些电路彼此之间是电连接的。
本领域技术人员可以理解，尽管图3中的移位寄存器单元10示出了第一控制电路600、第一复位电路700、第二控制电路800、第二复位电路900以及第三复位电路1000，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
在本公开的实施例的一个实施例中，图3中所示的移位寄存器单元10可以实现为图4所示的电路结构。如图4所示，该移位寄存器单元10包括：第一至第十八晶体管M1-M18、第一电容C1以及第二电容C2。输出端OP包括第一信号输出端OUT1和第二信号输出端OUT2，第一信号输出端OUT1和第二信号输出端OUT2均可以用于输出上述输出信号。需要说明的是，在图4中所示的晶体管均以N型晶体管为例进行说明。
如图4所示，第一输入电路可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的栅极和第一极连接，且被配置为接收第一时钟信号CLKA，第一晶体管M1的第二极和第一节点H连接。例如，当第一时钟信号CLKA为高电平时，第一晶体管M1导通，从而可以利用高电平的第一时钟信号CLKA对第一节点H进行充电。
第一电容C1的第一极和第一节点H连接，第一电容C1的第二极被配置为接收第二电压VGL1。通过设置第一电容C1可以保持第一节点H的电位。需要说明的是，在本公开的实施例中，第一电容C1的第二极除了可以被配置为接收第二电压VGL1外，还可以直接接地，本公开的实施例对此不作限定。
如图4所示，第二输入电路200可以实现为第二晶体管M2。第二晶体管M2的栅极被配置为接收第二输入信号STU2，第二晶体管M2的第一极被配置为接收第一电压VDD，第二晶体管M2的第二极和第二节点Q连接。例如，当第二输入信号STU2为高电平时，第二晶体管M2导通，从而可以利用高电平的第一电压VDD对第二节点Q进行充电。
需要说明的是，在本公开的实施例中，第二输入电路200还可以采用其他实现方式，只要可以实现相应的功能即可，本公开的实施例对此不作限定。例如，在另一个实施例中，第二晶体管M2的栅极和第一极还可以同时被配置为接收第二输入信号STU2，从而在第二输入信号STU2为高电平时，可以利用高电平的第二输入信号STU2对第二节点Q进行充电。
如图4所示，输出电路可以实现为包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。
第三晶体管M3的栅极和第一节点H连接，第三晶体管M3的第一极被配置为接收第二时钟信号CLKB，第三晶体管M3的第二极和第四晶体管M4的第一极连接。第四晶体管M4的栅极和第二节点Q连接，第四晶体管M4的第二极和第一信号输出端OUT1连接。
第五晶体管M5的栅极和第二节点Q连接，第五晶体管M5的第一极和第三晶体管M3的第二极连接，第五晶体管M5的第二极和第二信号输出端OUT2连接。第二电容C2的第一极和第二节点Q连接，第二电容C2的第二极和第一信号输出端OUT1连接。
例如，当第一节点H和第二节点Q同时为高电平时，第三晶体管M3、第四晶体管M4以及第五晶体管M5导通，从而可以将第三晶体管M3第一极接收的第二时钟信号CLKB输出至第一信号输出端OUT1和第二信号输出端OUT2。例如，第一信号输出端OUT1输出的信号可以提供至其它级移位寄存器单元用作第二输入信号STU2，从而完成显示扫描的逐行移位；第二信号输出端OUT2输出的信号可以驱动显示面板中的一行子像素单元进行显示扫描或者进行外部补偿。
如图4所示，第一选择复位电路400包括第六晶体管M6和第七晶体管M7。第六晶体管M6的栅极被配置为接收第一选择控制信号OE，第六晶体管M6的第一极和第一节点H连接，第六晶体管M6的第二极和第七晶体管M7的第一极连接。第七晶体管M7的栅极被配置为接收显示复位信号STD，第七晶体管M7的第二极被配置为接收第二电压VGL1。
例如，当第一选择控制信号OE和显示复位信号STD都为高电平时，第六晶体管M6和第七晶体管M7导通，从而可以利用低电平的第二电压VGL1对第一节点H复位，即释放第一电容C1中存储的电荷。
需要说明的是，在本公开的实施例中，第六晶体管M6和第七晶体管M7在电路中的设置位置还可以互换，即第六晶体管M6的栅极被配置为接收显示复位信号STD，而第七晶体管M7的栅极被配置为接收第一选择控制信号OE，同样可以实现第一选择复位电路400的功能。
如图4所示，第二选择复位电路500包括第八晶体管M8和第九晶体管M9。第八晶体管M8的栅极被配置为接收显示复位信号STD，第八晶体管M8的第一极和第二节点Q连接，第八晶体管M8的第二极和第九晶体管M9的第一极连接。第九晶体管M9的栅极被配置为接收第二选择控制信号第九晶体管M9的第二极被配置为接收第三电压VGL2。
例如，当第二选择控制信号和显示复位信号STD都为高电平时，第八晶体管M8和第九晶体管M9导通，从而可以利用低电平的第三电压VGL2对第二节点Q复位，即释放第二电容C2中存储的电荷。
需要说明的是，在本公开的实施例中，第八晶体管M8和第九晶体管M9在电路中的设置位置还可以互换，即第八晶体管M8的栅极被配置为接收第二选择控制信号而第九晶体管M9的栅极被配置为接收显示复位信号STD，同样可以实现第二选择复位电路500的功能。
如图4所示，第一控制电路600可以实现为包括第十晶体管M10、第十一晶体管M11和第十二晶体管M12。第十晶体管M10的栅极和第一极连接，且被配置为接收第四电压VDD_A，第十晶体管M10的第二极和第三节点QB连接。第十一晶体管M11的栅极和第一极连接，且被配置为接收第五电压VDD_B，第十一晶体管M11的第二极和第三节点QB连接。第十二晶体管M12的栅极和第二节点Q连接，第十二晶体管M12的第一极和第三节点QB连接，第十二晶体管M12的第二极被配置为接收第三电压VGL2。
如上所述，第四电压VDD_A和第五电压VDD_B被配置为彼此互为反相信号，即当第四电压VDD_A为高电平时，第五电压VDD_B为低电平；而当第五电压VDD_B为高电平时，第四电压VDD_A为低电平，即第十晶体管M10和第十一晶体管M11中只有一个晶体管处于导通状态，这样可以避免晶体管长期导通引起的性能漂移，增强电路的信赖性。
当第十晶体管M10或第十一晶体管M11导通时，第四电压VDD_A或第五电压VDD_B可以对第三节点QB进行充电，从而使得第三节点QB变为高电平。当第二节点Q为高电平时，第十二晶体管M12导通，例如在晶体管的设计上，可以将第十二晶体管M12与第十晶体管M10(或第十一晶体管M11)配置为(例如对二者的尺寸比、阈值电压等配置)在M12和M10(M11)均导通时，第三节点QB的电平可以被下拉至低电平，该低电平可以使得第十三晶体管M13、第十四晶体管M14以及第十五晶体管M15保持截止。
如图4所示，第一复位电路700包括第十三晶体管M13、第十四晶体管M14和第十五晶体管M15。第十三晶体管M13的栅极和第三节点QB连接，第十三晶体管M13的第一极和第二节点Q连接，第十三晶体管M13的第二极被配置为接收第三电压VGL2。第十四晶体管M14的栅极和第三节点QB连接，第十四晶体管M14的第一极和第一信号输出端OUT1连接，第十四晶体管M14的第二极被配置为接收第三电压VGL2。第十五晶体管M15的栅极和第三节点QB连接，第十五晶体管M15的第一极和第二信号输出端OUT2连接，第十五晶体管M15的第二极被配置为接收第六电压VGL3。
例如，当第三节点QB为高电平时，第十三晶体管M13、第十四晶体管M14和第十五晶体管M15导通，从而可以利用低电平的第三电压VGL2对第二节点Q和第一信号输出端OUT1进行复位，同时可以利用低电平的第六电压VGL3对第二信号输出端OUT2进行复位。
如图4所示，第二控制电路800可以实现为第十六晶体管M16。第十六晶体管M16的栅极被配置为接收第二输入信号STU2，第十六晶体管M16的第一极和第三节点QB连接，第十六晶体管M16的第二极被配置为接收第三电压VGL2。
例如，当第二输入信号STU2为高电平时，第十六晶体管M16导通，从而可以利用低电平的第三电压VGL2对第三节点QB进行复位。
如图4所示，第二复位电路900可以实现为第十七晶体管M17，第三复位电路1000可以实现为第十八晶体管M18。
第十七晶体管M17的栅极被配置为接收全局复位信号TRST，第十七晶体管M17的第一极和第一节点H连接，第十七晶体管M17的第二极被配置为接收第八电压VGL5。
第十八晶体管M18的栅极被配置为接收全局复位信号TRST，第十八晶体管M18的第一极和第二节点Q连接，第十八晶体管M18的第二极被配置为接收第三电压VGL2。
例如，当全局复位信号TRST为高电平时，第十七晶体管M17和第十八晶体管M18导通，从而可以利用低电平的第八电压VGL5对第一节点H进行复位，同时可以利用低电平的第三电压VGL2对第二节点Q进行复位，从而实现全局复位。
如图5所示，本公开的另一个实施例还提供一种移位寄存器单元10，图5中所示的移位寄存器单元10和图4中所示的移位寄存器单元10相比，输出端OP还包括第三输出端OUT3，输出电路300还包括第十九晶体管M19和第二十晶体管M20，相应地，第一复位电路700还包括第二十一晶体管M21。
第十九晶体管M19的栅极和第一节点H连接，第十九晶体管M19的第一极被配置为接收第三时钟信号CLKC，第十九晶体管M19的第二极和第二十晶体管M20的第一极连接。第二十晶体管M20的栅极和第二节点Q连接，第二十晶体管M20的第二极和第三信号输出端OUT3连接。第二十一晶体管M21的栅极和第三节点QB连接，第二十一晶体管M21的第一极和第三信号输出端OUT3连接，第二十一晶体管M21的第二极被配置为接收第七电压VGL4。需要说明的是，在本公开的实施例中，第七电压VGL4例如为低电平。
例如，当第一节点H和第二节点Q为高电平时，第十九晶体管M19和第二十晶体管M20导通，从而可以将第十九晶体管的第一极接收的第三时钟信号CLKC输出至第三信号输出端OUT3。例如，当第三节点QB为高电平时，第二十一晶体管M21导通，从而可以利用低电平的第七电压VGL4对第三信号输出端OUT3进行复位。
例如，在一个示例中，移位寄存器单元10接收的第三时钟信号CLKC可以被配置为和接收的第二时钟信号CLKB相同；又例如，在另一个示例中，移位寄存器单元10接收的第三时钟信号CLKC还可以被配置为和接收的第二时钟信号CLKB不同，从而使得第二信号输出端OUT2和第三信号输出端OUT3可以分别输出不同的驱动信号，从而可以提高移位寄存器单元的驱动能力以及增加输出信号的多样性。
尽管以上仅示出了移位寄存器单元包括两个、三个输出端的示例，本领域技术人员可以理解，根据本公开的描述，可以根据实际情况设置更多个输出端，上述示例不应构成对本公开保护范围的限制。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
另外，需要说明的是，本公开的实施例中提供的移位寄存器单元10中采用的晶体管均是以N型晶体管为例进行说明的，本公开的实施例包括但不限于此，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。
本公开的一个实施例提供一种栅极驱动电路20，如图6所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。需要说明的是，图6中仅示意性的示出了栅极驱动电路20的前四级移位寄存器单元(A1、A2、A3和A4)，本公开的实施例包括但不限于此。
例如，如图6所示，每个移位寄存器单元10中的第二信号输出端OUT2可以分别和显示面板中不同行的子像素单元连接，以驱动子像素单元中的扫描晶体管或感测晶体管。例如，A1、A2、A3以及A4可以分别驱动显示面板的第一行、第二行、第三行以及第四行子像素单元。
如图6所示，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3、第四子时钟信号线CLK_4、第五子时钟信号线CLK_5和第六子时钟信号线CLK_6。
第2n-1级移位寄存器单元和第一子时钟信号线CLK_1连接，以接收并输出第一子时钟信号线CLK_1上的时钟信号(第二时钟信号CLKB)作为第2n-1级移位寄存器单元的输出信号；第2n级移位寄存器单元和第二子时钟信号线CLK_2连接，以接收并输出第二子时钟信号线CLK_2上的时钟信号(第二时钟信号CLKB)作为第2n级移位寄存器单元的输出信号；每一级移位寄存器单元和第三子时钟信号线CLK_3连接以接收第一时钟信号CLKA；每一级移位寄存器单元和第四子时钟信号线CLK_4连接以接收全局复位信号TRST；每一级移位寄存器单元和第五子时钟信号线CLK_5连接以接收第一选择控制信号OE；以及每一级移位寄存器单元和第六子时钟信号线CLK_6连接以接收第二选择控制信号n为大于零的整数。
需要说明的是，在一些实施例中，也可以不设置第六子时钟信号线CLK_6。使得第五子时钟信号线CLK_5提供的第一选择控制信号OE经过一个反相器后再提供至每一级移位寄存器单元10。
如图6所示，各级移位寄存器单元和前一级移位寄存器单元的第一信号输出端OUT1连接以接收第二输入信号STU2；各级移位寄存器单元和后一级移位寄存器单元的第一输出信号端OUT1连接以接收显示复位信号STD。
需要说明的是，图6中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。例如，当采用的时钟信号不同时，各级移位寄存器单元之间的级联关系也要相应的变化。
图7示出了图6所示的栅极驱动电路20工作时的信号时序图。在图7中，H<1>和H<5>分别表示栅极驱动电路20中第一级和第五级移位寄存器单元中的第一节点H，Q<1>和Q<5>分别表示栅极驱动电路20中第一级和第五级移位寄存器单元中的第二节点Q。OUT2<1>、OUT2<2>、OUT2<5>和OUT2<6>分别表示栅极驱动电路20中的第一级、第二级、第五级以及第六级移位寄存器单元中的第二时钟信号端OUT2输出的信号。需要说明的是，在本实施例中，例如，每一级移位寄存器单元10的第一信号输出端OUT1和第二信号输出端OUT2输出的信号相同，所以在图7中未示出第一级、第二级、第五级以及第六级移位寄存器单元中的第一时钟信号端OUT1输出的信号。
1F表示第一帧，DS表示第一帧中的显示时段，BL表示第一帧中的消隐时段。需要说明的是，图7中的STU表示第一级移位寄存器单元接收的第二输入信号，STD表示最后一级移位寄存器单元接收的显示复位信号。
另外，需要说明的是，在图7中是以第四电压VDD_A为低电平而第五电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。图7所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图7中的信号时序图，对图6中所示的栅极驱动电路20的工作原理进行说明，例如，图7中所示的栅极驱动电路20中的移位寄存器单元可以采用图4中所示的移位寄存器单元。
在第一帧1F开始前，第四子时钟信号线CLK_4提供高电平，由于每一级移位寄存器单元和第四子时钟信号线CLK_4连接以接收全局复位信号TRST，所以高电平的全局复位信号TRST使得第十七晶体管M17和第十八晶体管M18导通，从而可以对每一级移位寄存器单元中的第一节点H和第二节点Q进行复位。
由于第五电压VDD_B为高电平，第十一晶体管M11导通，使得第三节点QB被充电至高电平。第三节点QB的高电平使得第十三晶体管M13导通，从而对第二节点Q进一步下拉。
在第一帧1F的显示时段DS中，对栅极驱动电路20的工作过程描述如下。
在第一阶段1中，提供给第一级移位寄存器单元的第二输入信号(STU)为高电平，所以第一级移位寄存器单元中的第二晶体管M2导通，高电平的第一电压VDD对第二节点Q<1>进行充电，使得第二节点Q<1>变为高电平并被第二电容C2保持。同时，在此阶段，第三子时钟信号线CLK_3提供的第一时钟信号CLKA为高电平，所以第一级移位寄存器单元中的第一晶体管M1导通，高电平的第一时钟信号CLKA对第一节点H<1>进行充电，使得第一节点H<1>变为高电平并被第一电容C1保持。
第三晶体管M3在第一节点H<1>的高电平的控制下导通，并且第四晶体管M4和第五晶体管M5在第二节点Q<1>的高电平的控制下导通，但由于此时第一级移位寄存器单元接收的第二时钟信号CLKB(由第一子时钟信号线CLK_1提供)为低电平，所以第一级移位寄存器单元的第二输出端OUT2<1>输出低电平信号。
在第二阶段2中，由于第一电容C1和第二电容C2的保持作用，所以第三晶体管M3、第四晶体管M4以及第五晶体管M5保持导通，同时第一级移位寄存器单元接收的第二时钟信号CLKB变为高电平，第一级移位寄存器单元的第二输出端OUT2<1>输出高电平信号。需要说明的是，在此阶段第一级移位寄存器单元的第一信号输出端也输出高电平信号，图7中未示出。例如，第一级移位寄存器单元的第一信号输出端输出的高电平信号可以提供至第二级移位寄存器单元以作为第二输入信号STU2，从而实现逐行扫描显示；第一级移位寄存器单元的第二输出端OUT2<1>输出的高电平信号可以用于驱动显示面板中的一行子像素单元进行显示。同时，在此阶段中，第二节点Q<1>的电平由于第二电容C2的自举作用而进一步被拉高。
在第三阶段3中，由于第一级移位寄存器单元接收的第二时钟信号CLKB变为低电平，所以第一级移位寄存器单元的第二输出端OUT2<1>输出低电平信号。同时在此阶段第二级移位寄存器单元的第一信号输出端输出的信号(和第二信号输出端OUT2<2>相同)为高电平，所以第一级移位寄存器单元接收的显示复位信号STD为高电平，另外，第六子时钟信号线CLK_6提供的第二选择控制信号也为高电平，从而使得第八晶体管M8和第九晶体管M9导通，低电平的第三电压VGL2对第二节点Q<1>进行复位，所以第二节点Q<1>变为低电平。
由于第二节点Q<1>为低电平，所以第十二晶体管M12截止。第十一晶体管M11可以对第三节点QB进行充电以拉高第三节点QB的电平。由于第三节点QB为高电平，所以可以控制第十三晶体管M13、第十四晶体管M14和第十五晶体管M15导通，从而可以对第二节点Q<1>、第一信号输出端以及第二信号输出端OUT2<1>进一步复位，实现降噪功能。
第一级移位寄存器单元驱动显示面板中第一行的子像素完成显示后，依次类推，第二级、第三级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
例如，当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的显示时段DS中对第五级移位寄存器单元还进行如下操作。
在第四阶段4中，第五级移位寄存器单元中的第二输入电路对第二节点Q<5>进行充电；在第五阶段5中，第五级移位寄存器单元的输出电路输出驱动信号。需要说明的是，第四阶段4和第五阶段5分别和第一阶段1和第二阶段2的工作过程类似，这里不再赘述。
在第六阶段6中，第五子时钟信号线CLK_5提供的第一选择控制信号OE变为高电平，同时在此阶段第五级移位寄存器单元接收的显示复位信号(和第六级移位寄存器单元的第一信号输出端输出的信号相同)为高电平，所以第六晶体管M6和第七晶体管M7导通，低电平的第二电压VGL1对第一节点H<5>进行复位，第一节点H<5>变为低电平。
同时在此阶段，虽然第五级移位寄存器单元接收的显示复位信号为高电平，第八晶体管导通，但由于第二选择控制信号为低电平，所以第九晶体管M9截止，所以第二选择复位电路不会对第二节点Q<5>进行复位。但在此阶段第一信号输出端输出的信号为低电平，由于第二电容C2的自举作用，第二节点Q<5>的电平会下降一定幅度，但仍会保持高电平，例如该高电平可以保持至第一帧1F的消隐时段BL中。
在第六阶段6中，由于第二节点Q<5>不会被复位至低电平，且第二节点Q<5>的高电平会一直保持至消隐时段BL中，所以需要对第一节点H<5>进行复位以拉低第一节点H<5>的电平，从而可以避免第五级移位寄存器单元在显示时段DS的后续时段中输出驱动信号。
例如，当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中对第五级移位寄存器单元还进行如下操作。
在第七阶段7中，第三子时钟信号线CLK_3提供的第一时钟信号CLKA变为高电平，第一晶体管M1导通，高电平的第一时钟信号CLKA对第一节点H<5>进行充电，使得第一节点H<5>变为高电平并被第一电容C1保持。
在第八阶段8中，第五级移位寄存器单元接收的第二时钟信号CLKB(由第一子时钟信号线CLK_1提供)变为高电平，第二节点Q<5>的电平由于第二电容C2的自举作用而进一步被拉高。由于第一节点H<5>和第二节点Q<5>均为高电平，所以第三晶体管M3、第四晶体管M4和第五晶体管M5导通，从而使得高电平的第二时钟信号CLKB可以输出至第一信号输出端和第二信号输出端OUT2<5>。例如，第二信号输出端OUT2<5>输出的高电平信号可以用于驱动显示面板中的第五行子像素单元，以实现外部补偿。
在第九阶段9中，第五级移位寄存器单元接收的第二时钟信号CLKB由高电平变为低电平，由于第二电容C2的自举作用，第二节点Q<5>的电平会下降一定幅度。
在第十阶段10中，第四子时钟信号线CLK_4提供的全局复位信号TRST为高电平，所以每一级移位寄存器单元中的第十七晶体管M17和第十八晶体管M18导通，从而可以对每一级移位寄存器单元中的第一节点H和第二节点Q进行复位，以实现栅极驱动电路20的全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第五行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元的驱动信号时(n为大于零的整数)，则可以如下操作。
例如，在该帧的显示时段中，当第n级移位寄存器单元接收的显示复位STD为高时，使得接收的第一选择控制信号OE也为高电平，从而将第n级移位寄存器单元的第一节点H的电平拉低至低电平。同时，使得接收的第二选择控制信号为低电平，以保证第n级移位寄存器单元的第二节点Q不会被下拉至低电平，第n级移位寄存器单元的第二节点Q的高电平一直保持至该帧的消隐时段中。在显示时段中，除了第n级移位寄存器单元外的其它级移位寄存器单元中的第二节点Q会被正常复位。
在该帧的消隐时段中，首先对第n级移位寄存器单元中的第一节点H进行充电以拉高第一节点H的电平；然后当需要输出驱动信号时，提供高电平的第二时钟信号CLKB，导通的输出电路300将该第二时钟信号CLKB作为输出信号输出至第一信号输出端OUT1和第二信号输出端OUT2，第二信号输出端OUT2输出的信号例如可以驱动显示面板中的一行子像素单元进行外部补偿。
本公开的实施例提供的栅极驱动电路20在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
本公开的实施例还提供一种显示装置1，如图8所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号至像素阵列；栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路20通过栅线GL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，多个该移位寄存器单元10可以级联构建本公开一实施例的栅极驱动电路20，该栅极驱动电路20用于驱动显示面板显示至少一帧画面。
该驱动方法包括用于一帧的显示时段DS和消隐时段BL。在显示时段DS：使得第一输入电路100响应于第一输入信号STU1对第一节点H进行充电，使得第二输入电路200响应于第二输入信号STU2对第二节点Q进行充电，以及使得输出电路300在第一节点H的电平和第二节点Q的电平的共同控制下，将输出信号输出至输出端OP。在消隐时段BL：使得第一输入电路100响应于第一输入信号STU1对第一节点H进行充电，以及使得输出电路300在第一节点H的电平和第二节点Q的电平的共同控制下，将输出信号输出至输出端OP。
本公开的实施例还提供另一种驱动方法，可以用于本公开的实施例提供的栅极驱动电路20，该栅极驱动电路20用于驱动显示面板显示至少一帧画面。
该驱动方法包括用于一帧的显示时段DS和消隐时段BL，在每一级移位寄存器单元10包括第一选择复位电路400和第二选择复位电路500的情形下，该驱动方法包括如下操作。
在显示时段DS：使得第m级移位寄存器单元中的第一选择复位电路400响应于第一选择控制信号OE和显示复位信号STD，对第m级移位寄存器单元中的第一节点H进行复位；以及使得除了第m级移位寄存器单元外的其它级移位寄存器单元中的第二选择复位电路500响应于第二选择控制信号和显示复位信号STD，对除了第m级移位寄存器单元外的其它级移位寄存器单元中的第二节点Q进行复位。
在消隐时段BL：使得第m级移位寄存器单元中的第一输入电路100响应于第一输入信号STU1，对第m级移位寄存器单元中的第一节点H进行充电；m为大于零的整数。
需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种移位寄存器单元，包括第一输入电路、第二输入电路和输出电路；其中，
所述第一输入电路被配置为响应于第一输入信号对第一节点进行充电以控制所述第一节点的电平；
所述第二输入电路被配置为响应于第二输入信号对第二节点进行充电以控制所述第二节点的电平；以及
所述输出电路被配置为在所述第一节点的电平和第二节点的电平的共同控制下，将输出信号输出至输出端。
2.根据权利要求1所述的移位寄存器单元，还包括第一选择复位电路和第二选择复位电路；其中，
所述第一选择复位电路和所述第一节点连接，被配置为响应于第一选择控制信号和显示复位信号对所述第一节点进行复位；
所述第二选择复位电路和所述第二节点连接，被配置为响应于第二选择控制信号和所述显示复位信号对所述第二节点进行复位；
所述第一选择控制信号和所述第二选择控制信号彼此互为反相信号。
3.根据权利要求1所述的移位寄存器单元，其中，
所述第一输入电路和所述第一节点连接，所述第一输入电路被配置为接收第一时钟信号以作为所述第一输入信号，且在导通时利用所述第一时钟信号对所述第一节点进行充电。
4.根据权利要求1所述的移位寄存器单元，其中，
所述第二输入电路和所述第二节点连接，所述第二输入电路被配置为接收所述第二输入信号和第一电压，且在导通时利用所述第一电压对所述第二节点进行充电。
5.根据权利要求1所述的移位寄存器单元，其中，
所述输出电路和所述第一节点以及所述第二节点连接，所述输出电路被配置为接收第二时钟信号，且在导通时将所述第二时钟信号作为所述输出信号输出至所述输出端。
6.根据权利要求2所述的移位寄存器单元，其中，
所述第一选择复位电路被配置为接收第二电压，且在导通时利用所述第二电压对所述第一节点进行复位；以及
所述第二选择复位电路被配置为接收第三电压，且在导通时利用所述第三电压对所述第二节点进行复位。
7.根据权利要求3所述的移位寄存器单元，其中，所述第一输入电路包括第一晶体管和第一电容；
所述第一晶体管的栅极和第一极连接，且被配置为接收所述第一时钟信号，所述第一晶体管的第二极和所述第一节点连接；以及
所述第一电容的第一极和所述第一节点连接，所述第一电容的第二极被配置为接收第二电压。
8.根据权利要求4所述的移位寄存器单元，其中，所述第二输入电路包括第二晶体管；
所述第二晶体管的栅极被配置为接收所述第二输入信号，所述第二晶体管的第一极被配置为接收所述第一电压，所述第二晶体管的第二极和所述第二节点连接。
9.根据权利要求5所述的移位寄存器单元，其中，所述输出端包括第一信号输出端和第二信号输出端，所述第一信号输出端和所述第二信号输出端被配置为输出所述输出信号，所述输出电路包括第三晶体管、第四晶体管、第五晶体管和第二电容；
所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极被配置为接收所述第二时钟信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接；
所述第四晶体管的栅极和所述第二节点连接，所述第四晶体管的第二极和所述第一信号输出端连接；
所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和所述第三晶体管的第二极连接，所述第五晶体管的第二极和所述第二信号输出端连接；以及
所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极和所述第一信号输出端连接。
10.根据权利要求9所述的移位寄存器单元，其中，所述输出端还包括第三信号输出端，所述输出电路还包括第十九晶体管和第二十晶体管；
所述第十九晶体管的栅极和所述第一节点连接，所述第十九晶体管的第一极被配置为接收第三时钟信号，所述第十九晶体管的第二极和所述第二十晶体管的第一极连接；以及
所述第二十晶体管的栅极和所述第二节点连接，所述第二十晶体管的第二极和所述第三信号输出端连接。
11.根据权利要求6所述的移位寄存器单元，其中，所述第一选择复位电路包括第六晶体管和第七晶体管；
所述第六晶体管的栅极被配置为接收所述第一选择控制信号，所述第六晶体管的第一极和所述第一节点连接，所述第六晶体管的第二极和所述第七晶体管的第一极连接；以及
所述第七晶体管的栅极被配置为接收所述显示复位信号，所述第七晶体管的第二极被配置为接收所述第二电压。
12.根据权利要求6所述的移位寄存器单元，其中，所述第二选择复位电路包括第八晶体管和第九晶体管；
所述第八晶体管的栅极被配置为接收所述显示复位信号，所述第八晶体管的第一极和所述第二节点连接，所述第八晶体管的第二极和所述第九晶体管的第一极连接；以及
所述第九晶体管的栅极被配置为接收所述第二选择控制信号，所述第九晶体管的第二极被配置为接收所述第三电压。
13.根据权利要求2所述的移位寄存器单元，还包括第二复位电路；其中，
所述第二复位电路被配置为响应于全局复位信号对所述第一节点进行复位。
14.根据权利要求13所述的移位寄存器单元，其中，所述第二复位电路包括第十七晶体管；
所述第十七晶体管的栅极被配置为接收所述全局复位信号，所述第十七晶体管的第一极和所述第一节点连接，所述第十七晶体管的第二极被配置为接收第八电压。
15.一种栅极驱动电路，包括多个级联的如权利要求1-14任一项所述的移位寄存器单元。
16.根据权利要求15所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线；其中，
第2n-1级移位寄存器单元的输出电路和所述第一子时钟信号线连接，以接收并输出所述第一子时钟信号线上的时钟信号作为所述第2n-1级移位寄存器单元的输出信号；以及
第2n级移位寄存器单元的输出电路和所述第二子时钟信号线连接，以接收并输出所述第二子时钟信号线上的时钟信号作为所述第2n级移位寄存器单元的输出信号。
17.一种栅极驱动电路，包括多个级联的如权利要求2、6、11-14任一项所述的移位寄存器单元、第五子时钟信号线和第六子时钟信号线；其中，
每一级移位寄存器单元和所述第五子时钟信号线连接以接收所述第一选择控制信号；以及
每一级移位寄存器单元和所述第六子时钟信号线连接以接收所述第二选择控制信号。
18.一种显示装置，包括如权利要求15-17任一项所述的栅极驱动电路。
19.一种如权利要求1-14任一项所述的移位寄存器单元的驱动方法，包括用于一帧的显示时段和消隐时段，其中，
在所述显示时段：
使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电，
使得所述第二输入电路响应于所述第二输入信号对所述第二节点进行充电，以及
使得所述输出电路在所述第一节点的电平和所述第二节点的电平的共同控制下，将所述输出信号输出至所述输出端；
在所述消隐时段：
使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电，以及
使得所述输出电路在所述第一节点的电平和所述第二节点的电平的共同控制下，将所述输出信号输出至所述输出端。
20.一种如权利要求15-17任一项所述的栅极驱动电路的驱动方法，包括用于一帧的显示时段和消隐时段，在每一级移位寄存器单元包括第一选择复位电路和第二选择复位电路的情形下，所述驱动方法包括：
在所述显示时段：
使得第m级移位寄存器单元中的所述第一选择复位电路响应于第一选择控制信号和显示复位信号，对所述第m级移位寄存器单元中的第一节点进行复位；以及
使得除了所述第m级移位寄存器单元外的其它级移位寄存器单元中的所述第二选择复位电路响应于第二选择控制信号和显示复位信号，对除了所述第m级移位寄存器单元外的其它级移位寄存器单元中的第二节点进行复位；
在所述消隐时段：
使得所述第m级移位寄存器单元中的所述第一输入电路响应于所述第一输入信号，对所述第m级移位寄存器单元中的第一节点进行充电；
m为大于零的整数。
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