CN109935200A - 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 - Google Patents

Abstract

公开了一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，所述移位寄存器单元包括：第一输入子电路，配置成从显示输入端接收显示输入信号，并根据显示输入信号在一帧的显示时段将显示输出控制信号输入到第一节点；第二输入子电路，配置成从消隐输入端接收用于对消隐控制节点进行充电的消隐输入信号，并根据所述消隐输入信号在一帧的消隐时段将消隐输出控制信号输入到所述第一节点；以及输出子电路，配置成在所述第一节点的控制下，经由输出端输出复合输出信号，其中，在一帧的消隐时段结束前，所述第二输入子电路进一步配置成接收用于复位所述消隐控制节点的第一消隐复位控制信号。

Description

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅极驱动电路以及应用于该移位寄存器单元的驱动方法。

背景技术

在显示领域特别是OLED显示中，栅极驱动电路目前都集成在GATE IC中，IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前OLED栅极驱动电路通常要用三个子电路组合而成，即检测单元(senseunit)，显示单元(scan unit)和输出两者复合脉冲的连接单元(或门电路或Hiz电路)，这样电路的结构非常复杂，无法满足高分辨率窄边框的要求。

此外，在移位寄存器单元中，为了存储电平用于后续输出的控制，需要对移位寄存器中的节点进行预充电。对于移位寄存器单元中的晶体管来说，如果长期处于应力状态下，会影响晶体管的性能和可靠性，因此，需要一种有效减少移位寄存器单元中晶体管处于受应力状态的时间的方法。

发明内容

本公开提供了一种移位寄存器单元、栅极驱动电路及其驱动方法。

根据本公开的一方面，提供了一种移位寄存器单元，包括：第一输入子电路，配置成从显示输入端接收显示输入信号，并根据显示输入信号在一帧的显示时段将显示输出控制信号输入到第一节点；第二输入子电路，配置成从消隐输入端接收用于对消隐控制节点进行充电的消隐输入信号，并根据所述消隐输入信号在一帧的消隐时段将消隐输出控制信号输入到所述第一节点；以及输出子电路，配置成在所述第一节点的控制下，经由输出端输出复合输出信号，其中所述输出子电路在显示时段输出显示输出信号，在消隐时段输出消隐输出信号，其中，在一帧的消隐时段结束前，所述第二输入子电路进一步配置成接收用于复位所述消隐控制节点的第一消隐复位控制信号。

在一个实施例中，其中，所述第二输入子电路包括：充电子电路，配置成根据所述消隐输入信号对所述消隐控制节点进行充电，以及在一帧的消隐时段结束前，根据所述第一消隐复位信号对所述消隐控制节点进行复位；存储子电路，其一端连接所述消隐控制节点，配置成根据所述消隐输入信号存储消隐控制信号；以及隔离子电路，配置成在一帧的消隐时段，根据所述消隐上拉控制信号将所述消隐输出控制信号输入到所述第一节点。

在一个实施例中，所述移位寄存器还包括显示复位子电路，配置成在显示输出信号输出后，在显示复位控制信号的控制下对所述第一节点进行复位。

在一个实施例中，所述移位寄存器还包括消隐复位子电路，配置成在一帧的消隐时段结束前，在第二消隐复位控制信号的控制下对所述第一节点和/或所述输出端进行复位。

在一个实施例中，所述输出子电路包括至少一个移位信号输出端以及至少一个像素信号输出端。

在一个实施例中，所述移位寄存器还包括下拉控制子电路，配置成根据所述第一节点控制下拉节点的电位；下拉子电路，配置成在所述下拉节点的控制下，将所述第一节点和所述输出端下拉为非工作电位。

在一个实施例中，所述第一输入子电路包括第一显示输入晶体管，其第一极连接所述第一节点，第二极和/或控制极连接所述显示输入端；所述输出子电路包括输出晶体管和输出电容，其中所述输出晶体管的第一极连接输出时钟信号线，第二极连接输出端，控制极连接所述第一节点，所述输出电容的第一端连接所述第一节点，第二端连接所述输出端。

在一个实施例中，所述第一输入子电路还包括第二显示输入晶体管，其第一极和控制极相连，并连接到所述第一显示输入晶体管的第一极，第二极连接所述第一节点。

在一个实施例中，所述充电子电路包括充电晶体管，其第一极和/或控制极连接所述消隐输入端，第二极连接所述消隐控制节点；所述存储子电路包括第一电容，其第一端连接所述消隐控制节点；以及所述隔离子电路包括第一隔离晶体管和第二隔离晶体管，其中所述第一隔离晶体管的第一端连接第三时钟信号端，控制端连接所述消隐控制节点，所述第二隔离晶体管的第一极连接所述第一隔离晶体管的第二极，第二极连接所述第一节点，控制极连接隔离控制信号线。

在一个实施例中，所述显示复位子电路包括显示复位晶体管，其第一极连接所述第一节点，控制极连接显示复位控制端，第二极连接显示复位信号线。

在一个实施例中，所述消隐复位子电路包括第一消隐复位晶体管，其第一极连接所述第一节点，控制极连接消隐复位控制端，第二极连接消隐复位信号线。

在一个实施例中，所述下拉控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，其中所述第一下拉控制晶体管的第一极和控制极相连并连接到下拉控制信号线，第二极连接下拉节点，所述第二下拉控制晶体管的第一极连接所述下拉节点，控制极连接所述第一节点，第二极连接下拉信号线；所述下拉子电路包括第一下拉晶体管和第二下拉晶体管，其中所述第一下拉晶体管的第一极连接所述第一节点，控制极连接所述下拉节点，第二极连接下拉信号线，所述第二下拉晶体管的第一极连接所述输出端，控制极连接所述下拉节点，第二极连接下拉信号线。

在一个实施例中，所述移位寄存器单元，还包括：防漏电子电路，其配置成在所述第一节点的控制下，将工作电位输入到所述第二隔离晶体管的第二极。

在一个实施例中，所述防漏电子电路包括：第一防漏电晶体管，其控制端连接到所述第一节点，第一极连接到第一信号线，第二极连接到防漏电节点，配置成在所述第一节点的控制下，将所述第一信号线输入的信号输入到防漏电节点；以及第二防漏电晶体管，其控制端连接到第一时钟信号线或第三时钟信号线，第一极连接到所述节点，第二极连接到所述防漏电节点并通过所述防漏电节点连接到所述第二隔离晶体管的第二极。

根据本公开的另一方面，还提供了一种栅极驱动电路，包括级联的N行移位寄存器单元，所述移位寄存器单元为如前任一所述的移位寄存器单元，其中，第i级的移位寄存器单元的显示输入端和消隐输入端与第i-1级的移位寄存器单元的输出端连接，第i级的移位寄存器单元的输出端与第i-1级的移位寄存器单元的显示复位端连接，其中N为大于2的整数，1＜i≤N；第1级的移位寄存器单元的显示输入端连接到显示信号线，消隐输入端连接到消隐信号线；第N级的移位寄存器单元的显示复位控制端与显示复位信号线连接。

根据本公开的另一方面，还提供了一种显示装置，其特征在于，包括如前所述的栅极驱动电路。

根据本公开的另一方面，还提供了一种应用于如前所述的移位寄存器单元的驱动方法，包括：在一帧的显示时段，包括第一控制阶段，经由第一输入子电路将显示输出控制信号输入到第一节点；第一输出阶段，在所述第一节点的控制下经由输出子电路输出第一输出信号；在一帧的消隐时段，包括第二控制阶段，经由第二输入子电路将消隐输出控制信号输入到所述第一节点；第二输出阶段。在所述第一节点的控制下经由输出子电路输出第二输出信号。

在一个实施例中，所述驱动方法还包括显示复位阶段，在显示复位控制信号的控制下对所述第一节点进行复位。

在一个实施例中，所述驱动方法还包括消隐复位阶段，在消隐复位控制信号的控制下对所述第一节点进行复位。

根据本公开提供移位寄存器单元，可以实现利用一个移位寄存器单元电路实现检测单元、显示单元以及连接单元的功能，减小了栅极驱动电路的结构。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员而言，在没有做出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本公开的主旨。

图1示出了根据本公开的实施例的移位寄存器单元的结构的示意框图；

图2a示出了根据本公开的实施例的显示输入子电路的示例性的电路结构一；

图2b示出了根据本公开的实施例的显示输入子电路的示例性的电路结构二；

图2c示出了根据本公开的实施例的显示输入子电路的示例性的电路结构三；

图2d示出了根据本公开的实施例的显示输入子电路的示例性的电路结构四；

图2e示出了根据本公开的实施例的显示输入子电路的示例性的电路结构五；

图2f示出了根据现有技术的输出端OUT以及第一上拉节点Q处的电位的仿真示意图；

图2g示出了根据本公开的实施例的输出端OUT以及第一上拉节点Q处的电位的仿真示意图；

图3a示出了根据本公开的实施例的输出子电路的示例性的电路结构一；

图3b示出了根据本公开的实施例的输出子电路的示例性的电路结构二；

图3c示出了根据本公开的实施例的输出子电路的示例性的电路结构三；

图4示出了根据本公开的实施例的移位寄存器单元的结构的示意框图；

图5a示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构一；

图5b示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构二；

图5c示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构三；

图5d示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构四；

图5e示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构五；

图5f示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构六；

图5g示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构七；

图5h示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构八；

图6示出了根据本公开的实施例的移位寄存器单元的结构的再一示意框图；

图7示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构一；

图8示出根据本公开的实施例的移位寄存器单元的示例性的电路结构二；

图9示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构三；

图10示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构四；

图11a至图11d示出了根据本公开实施例的防漏电晶体管的示例性的电路结构；

图12示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构五；

图13示出了根据本公开的实施例的栅极驱动电路的示意性框图一；

图14示出了根据本公开的实施例的栅极驱动电路的示意性框图二；

图15示出了根据本公开的实施例的栅极驱动电路的驱动时序图；

图16示出了根据本公开的实施例的栅极驱动电路的示意性框图三；以及

图17示出了根据本公开实施例的用于如前所述的移位寄存器单元的驱动方法的流程图。

具体实施方式

下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显而易见地，所描述的实施例仅仅是本公开的部分实施例，而不是全部的实施例。基于本公开实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，也属于本公开保护的范围。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

如本公开说明书和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除栅极之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。具体细节不在此赘述，但也应该在本发明的保护范围内。例如，在本公开中以N型晶体管进行描述时，由于导通电平是高电平，因此在本公开中控制晶体管导通时的信号有时被称作“上拉信号”，控制晶体管关断的信号有时被称作为“下拉信号”。本领域技术人员可以理解，如果将本公开中的N型晶体管替换为P型晶体管，则可以将本公开中的“上拉信号”替换为“下拉信号”，将本公开中的“下拉信号”替换为“上拉信号”。

图1示出了根据本公开的实施例的移位寄存器单元的结构的示意框图。如图1所示，移位寄存器单元100包括第二输入子电路110，第一输入子电路120以及输出子电路130。其中消隐输入子电路110，显示输入子电路120以及输出子电路130通过第一拉节点(在本公开中也称作“第一上拉节点”)Q相连接。其中，第一输入子电路120在本公开中也被称作是显示输入子电路120，第二输入子电路110在本公开中也被称作是消隐输入子电路120。消隐输入电路120中的“消隐”仅是表示该电路和消隐时段有关，而并不限定该电路仅工作在消隐时段中，以下各实施例与此相同，不再赘述。例如，消隐输入电路120可以在显示时段对下文中将提到的消隐上拉控制节点H充电，并使消隐上拉控制节点H的高电平保持至消隐时段。消隐输入电路120在消隐时段可以对第一上拉节点Q充电以使其为高电平。

消隐输入子电路110配置成从消隐输入端接收消隐输入信号，并在一帧的消隐时段将消隐输出控制信号(在本公开中也称作“消隐上拉信号”)输入到第一上拉节点Q。

在一些实施例中，消隐输入子电路110可以配置成接收并存储消隐输入信号，并在一帧的消隐时段期间根据消隐输入信号向第一上拉节点Q输出消隐上拉信号，从而将第一上拉节点Q的电位上拉到工作电位。

例如，消隐输入子电路110可以在一帧的显示时段期间接收消隐输入信号并根据消隐输入信号存储消隐控制信号(在本公开中也称作是“消隐上拉控制信号”)，并在这一帧的消隐时段期间根据消隐上拉控制信号向第一上拉节点Q输出消隐上拉信号，从而将第一上拉节点Q的电位上拉到工作电位。又例如，消隐输入子电路110可以在一帧的消隐时段期间接收消隐输入信号并存储消隐上拉控制信号，并在下一帧的消隐时段期间根据消隐上拉控制信号向第一上拉节点Q输出消隐上拉信号，从而将第一上拉节点Q的电位上拉到工作电位。其中，消隐输入子电路110配置成在一帧的消隐时段结束之前进行复位。

显示输入子电路120配置成在一帧的显示时段从显示输入端接收显示输入信号，并将显示输出控制信号(在本公开中也称为“显示上拉信号”)输入到第一上拉节点Q，从而将第一上拉节点Q的电位上拉到工作电位。

输出子电路130配置成在第一上拉节点Q的控制下，经由输出端输出复合输出信号。例如，复合输出信号可以包括显示输出信号和消隐输出信号，其中显示输出信号和消隐输出信号可以是具有不同宽度和时序的相互独立的两个波形。

在一些实施例中，在一帧的显示时段期间，输出子电路230配置成在第一上拉节点Q的控制下经由输出端输出显示输出信号。在一帧的消隐时段期间，输出子电路230配置成在第一上拉节点Q的控制下经由输出端输出消隐输出信号。

根据本公开实施例的移位寄存器单元，在一帧的消隐时段结束之前对消隐输入子电路进行复位，从而减少消隐输入子电路内部的晶体管处于导通状态的时间，缓解晶体管因为长时间受到应力导致的性能下降的缺陷。

图2a-2e示出了根据本公开的实施例的显示输入子电路120的示例性的电路结构。如图2a-图2e中所示出的，显示输入子电路120可以具有多种不同的连接结构及控制方法。

如图所示，显示输入子电路120可以包括显示输入晶体管M5。如图2a中示出的，显示输入晶体管M5的第一极连接到显示输入端STU2，第二极连接到第一上拉节点Q，控制极连接到第一时钟信号线CLKA。在一些实施例中，在一帧的显示期间，在第一时钟信号线CLKA输入的第一时钟信号的控制下，显示输入晶体管M5将导通，并将显示输入端STU2输入的显示输入信号作为显示上拉信号输入到第一上拉节点Q。

如图2b和图2d中示出的，显示输入晶体管M5的第一极可以连接到高电平信号线VDD/VGH，并始终输入高电平的导通信号，第二极连接到第一上拉节点Q，控制极连接到显示输入端STU2。在一些实施例中，在一帧的显示期间，在显示输入端STU2输入的显示输入信号的控制下，显示输入晶体管M5将导通，并将高电平信号线VDD/VGH输入的高电平信号作为显示上拉信号输入到第一上拉节点Q。

又例如，如图2c中示出的，显示输入晶体管M5的第一极和控制极相连接，并连接到显示输入端STU2，第二极连接到第一上拉节点Q。在一些实施例中，在一帧的显示期间，在显示输入端STU2输入的显示输入信号的控制下，显示输入晶体管M5将导通，并同时将显示输入信号线STU2输入的显示输入信号作为显示上拉信号输入到第一上拉节点Q。

显示子电路120还可以包括第二显示输入晶体管M16，其连接在显示输入晶体管M5和第一上拉节点Q之间。例如，如图2e中示出的，第二显示输入晶体管M16的第一极和控制极相连，并连接显示输入晶体管M5的第二极，第二极连接第一上拉节点Q。

利用图2e中示出的显示输入电路，当显示输入晶体管在显示输入端的控制下导通时，可以防止高电平的信号输入到第一上拉节点Q时，由于电路中的电容耦合而在输出端产生的毛刺。

图2f示出了输出端产生毛刺的仿真示意图。如前所述，当利用如图2b中的高电平信号线VDD直接将第一上拉节点Q处的电位上拉到高电平时，输出端OUT处由于电路中的电容耦合，可能出现大的毛刺，这样的毛刺可能会使该行移位寄存器单元输出错误的输出信号，从而导致移位寄存器单元工作不正常。

图2g示出了改进后的输出端的仿真示意图。当显示子电路120进一步包括第二显示输入晶体管M16时，VDD输入的高电平信号不直接拉高第一上拉节点Q，而是经过串联的第二显示输入晶体管M16实现对第一上拉节点Q的电位拉升，从而缓解了电路中电容的耦合效应，并从而减轻了输出端OUT处的毛刺现象。

图3a-图3c示出了根据本公开的实施例的输出子电路130的示例性的电路结构。

如图3a所示，输出子电路130可以包括输出晶体管M11和输出电容C2。其中输出晶体管M11的第一极连接第四时钟信号线CLKD，第二极连接输出端CR/OUT，控制极连接第一上拉节点Q。输出电容的第一端连接第一上拉节点Q，第二端连接输出端CR/OUT。输出电容C2用于存储并维持第一上拉节点Q的电位。当第一上拉节点Q的电位维持在高电平时，输出晶体管M11在第一上拉节点Q的控制下导通，并将第四时钟信号线CLKD输入的信号作为输出信号从输出端CR/OUT输出。其中CR/OUT输出的信号可以同时作为像素电路的驱动信号，也可以作为栅极驱动电路的移位驱动信号。

在一些实施例中，为了增加移位寄存器单元的驱动能力，输出子电路130可以进一步包括两个输出端。例如，如图3b所示，输出子电路130可以包括第一输出晶体管M11和第二输出晶体管M13。其中第一输出晶体管M11的第一极连接第四时钟信号线CLKD，第二极连接第一输出端CR，控制极连接第一上拉节点Q。第二输出晶体管M13的第一极连接第五时钟信号线CLKE，第二极连接第二输出端OUT1，控制极连接第一上拉节点Q。其中可以将第一输出端CR输出的信号用作栅极驱动电路的移位驱动信号，将第二输出端OUT1输出的信号用作像素电路的驱动信号。其中第四时钟信号线CLKD和第五时钟信号线CLKE可以是不同的时钟信号线，也可以是相同的时钟信号线。

在另一些实施例中，输出子电路130可以进一步包括多个输出端。例如，如图3c所示，输出子电路130进一步包括第三输出晶体管M15，其第一极连接第六时钟信号线CLKF，第二极连接第三输出端OUT2，控制极连接第一上拉节点Q。其中第六时钟信号线CLKF可以是与第四时钟信号线CLKD、第五时钟信号线CLKE相同的时钟信号线，也可以是与其不同的时钟信号线。

利用图3c中示出的输出子电路，可以向像素电路提供两路不同的驱动信号，增加像素电路的驱动方式的灵活性。例如，对于常见的3T1C型的像素电路，可以分别提供用于扫描晶体管和感测晶体管的驱动信号。

尽管以上仅示出了移位寄存器单元包括一个、两个、三个输出端的实例，本领域技术人员可以理解，根据本公开的原理，可以根据实际情况设置更多个输出端以实现更灵活的输出方式。上述示例不应构成对本公开保护范围的限制。

图4示出了根据本公开的实施例的移位寄存器单元的另一结构的示意框图。如图4所示，移位寄存器单元400包括消隐输入子电路410，显示输入子电路420以及输出子电路430。其中显示输入子电路420和输出子电路430可以是如图1、图2a到图2e示出的显示输入子电路120与图2a到图3c示出的输出子电路130及其变型，在此不再赘述。

如图4所示，消隐输入子电路410可以包括充电子电路411、存储子电路412以及隔离子电路413。

充电子电路411配置成根据消隐输入信号对消隐控制节点(下文中也称作是“消隐上拉控制节点”)H进行充电。在一些实施例中，充电子电路411可以接收消隐输入信号，并在消隐输入信号的控制下将高电平的消隐上拉控制信号输入到消隐上拉控制节点H。

充电子电路411还配置成在一帧的消隐时段结束前，接收第一消隐复位控制信号，并在第一消隐复位控制信号的控制下对消隐上拉控制节点H进行复位。

在一些实施例中，充电子电路411还可以配置成根据随机输入信号对消隐上拉控制节点H进行充电。在一些实施例中，充电子电路411可以接收随机输入信号，并在随机输入信号的控制下将高电平的消隐输入信号输入到消隐上拉控制节点H。其中随机输入信号可以是由控制单元(如FPGA、微控制器)产生的随机脉冲信号。在一些实施例中，随机输入信号是显示时段期间在随机的一个时钟周期内输入的脉冲信号。

存储子电路412的一端连接消隐上拉控制节点H，配置成存储消隐上拉控制信号。

隔离子电路413配置成在一帧的消隐时段，根据消隐上拉控制信号将消隐上拉信号输入到所述第一上拉节点Q。在一些实施例中，隔离子电路413设置在第一上拉节点Q和消隐上拉控制节点H之间，用于防止第一上拉节点Q与消隐上拉控制节点H的互相影响。例如，在不需要输出消隐上拉信号时，隔离子电路313可以断开第一上拉节点Q与消隐上拉控制节点H之间的连接。

根据本公开实施例的移位寄存器单元，可以实现在一帧的消隐时段结束之前对消隐输入子电路中的消隐上拉控制节点进行复位，从而减少消隐输入子电路内部的晶体管处于导通状态的时间，缓解晶体管因为长时间受到应力导致的性能下降的缺陷。

图5a-图5h示出了根据本公开的实施例的消隐输入子电路的示例性的电路结构。如图5a-图5h中所示出的，消隐输入子电路410可以有多种不同的连接结构及控制方法。

充电子电路411可以包括充电晶体管M1，配置成根据消隐输入信号对消隐上拉控制节点H进行充电。充电晶体管M1的第一极和/或控制极连接所述消隐输入端，第二极连接所述消隐上拉控制节点。

在一些实施例中，充电子电路411可以配置成将消隐输入信号输入到消隐上拉控制节点H。例如，如图5a(或图5c、图5d、图5f)中示出的，充电晶体管M1的第一极连接消隐输入端STU1，第二极连接消隐上拉控制节点H，控制极连接第二时钟信号线CLKB。其中，当第二时钟信号线CLKB输入高电平的导通信号时，充电晶体管M1在第二时钟信号线CLKB输入的第二时钟信号的控制下导通，并将消隐输入端STU1输入的消隐输入信号输入到消隐上拉控制节点H。又例如，如图5e中示出的，充电晶体管M1的控制极和第一极相连接，并连接到消隐输入信号线STU1，第二极连接到消隐上拉控制节点H。其中，当消隐输入端STU1输入高电平的导通信号时，充电晶体管M1在导通信号的控制下导通，并将消隐输入端STU1输入的消隐输入信号输入到消隐上拉控制节点H。

在另一些实施例中，充电子电路可以配置成在消隐输入信号的控制下将高电平的消隐上拉控制信号输入到消隐上拉控制节点H。例如，充电晶体管M1的第一极可以连接高电平信号线VDD，第二极连接消隐上拉控制节点H，控制极连接消隐输入端STU1。其中，当消隐输入端STU1输入高电平的导通信号时，充电晶体管M1在消隐输入端STU1输入的消隐输入信号的控制下导通，并将VDD输入的高电平信号作为消隐上拉控制信号输入到消隐上拉控制节点H。

在另一些实施例中，充电子电路411可以配置成根据随机输入信号OE对消隐上拉控制节点H进行充电。例如，如图5g所示，充电晶体管M1的控制极可以连接到随机信号输入端，第一极可以连接到移位寄存器单元的输出端CR/OUT，第二极连接所述消隐上拉控制节点。在一些实施例中，也可以将充电晶体管M1的控制极连接到随机信号输入端，第一极连接到上一级移位寄存器的输出端CR<N-1>。在一些实施例中，如图5h所示，也可以将充电晶体管M1的控制极连接到上一级移位寄存器的输出端CR<N-1>或本级移位寄存器单元的输出端CR<N>，第一极连接到随机信号输入端。

充电子电路411可以配置成根据随机输入信号将消隐输入信号输入到消隐上拉控制节点H。例如，随机信号输入端在移位寄存器单元的显示时段期间随机输入高电平的信号，并且充电晶体管M1在随机输入信号的控制下导通。对于此时输出端有高电平信号输出的移位寄存器单元来说，可以经由导通的充电晶体管M1将高电平信号输入消隐上拉控制节点H，即对消隐上拉控制节点H进行充电。对于此时输出端没有高电平信号输出的移位寄存器单元来说，尽管充电晶体管M1在随机输入信号的控制下导通，然而由于不存在高电平的输出信号，因此无法对消隐上拉控制节点H进行充电。通过上述电路结构可以实现根据随机脉冲信号在级联的多个移位寄存器单元中随机选择一个移位寄存器单元进行补偿。

存储子电路412可以包括第一电容C1，配置成存储消隐上拉控制信号。第一电容C1的一端连接消隐上拉控制节点H。如图5a所示，第一电容C1的第一端连接消隐上拉控制节点H，第二端连接低电平信号端VSS1。其中VSS1可以输入低电平信号。如前所述，当充电子电路将消隐上拉控制信号输入到消隐上拉控制节点H时，可以对第一电容充电并将消隐上拉控制节点H的点位维持在高电平。

第一电容C1还可以有其他连接方式。例如，如图5c中所示出的，第一电容C1的第一端连接消隐上拉控制节点H，第二端连接隔离子电路413的一端(如第三时钟信号线CLKC)。又例如，如图5d中示出的，第一电容C1的第一端连接消隐上拉控制节点H，第二端连接隔离子电路413中的一点(如第一隔离晶体管M3和第二隔离晶体管M4的连接点N)。

隔离子电路413可以包括第一隔离晶体管M3和第二隔离晶体管M4。在一些实施例中，隔离子电路413配置成在消隐上拉控制节点的控制下将消隐上拉信号输出到第一上拉节点Q。

例如，如图5a(或5c、5d、5e)所示，其中，第一隔离晶体管M3的第一极连接第三时钟信号线CLKC，第二极连接第二隔离晶体管M4的第一极，控制极连接消隐上拉控制节点H。第二隔离晶体管M4的第二极连接第一上拉节点Q，控制极连接第三时钟信号线CLKC。当消隐上拉控制节点H在存储子电路的控制下维持在高电平时，第一隔离晶体管M3在消隐上拉控制节点H的控制下导通。当第三时钟信号线CLKC输入高电平的导通信号时，第二隔离晶体管M4在导通信号的控制下导通，并将第三时钟信号线CLKC输入的高电平信号作为消隐上拉信号输入到第一上拉节点Q。

又例如，如图5b所示，第一隔离晶体管M3的第一极可以连接高电平信号线VDD。当消隐上拉控制节点H在存储子电路的控制下维持在高电平时，第一隔离晶体管M3在消隐上拉控制节点H的控制下导通。当第三时钟信号线CLKC输入高电平的导通信号时，第二隔离晶体管M4在导通信号的控制下导通，并将高电平信号线VDD输入的高电平信号作为消隐上拉信号输入到第一上拉节点Q。

在一些实施例中，级联的移位寄存器单元的奇数行和偶数行的连接结构是交错的。图5a-5h中示出的是奇数行移位寄存器单元的连接结构。对于偶数行移位寄存器单元来说，将其中的第二时钟信号线CLKB和第三时钟信号线CLKC互相交换即可。

在一些实施例中，隔离子电路413配置成将消隐上拉控制节点处存储的高电平信号作为消隐上拉信号输出到第一上拉节点Q。

例如，如图5f所示，隔离子电路413包括第一隔离晶体管M3，其第一极连接消隐上拉控制节点H，第二极连接第一上拉节点Q，控制极连接第三时钟信号线CLKC。当第三时钟信号线CLKC输入高电平的导通信号时，第一隔离晶体管M3在导通信号的控制下导通，并将消隐上拉控制节点H处存储的高电平的消隐上拉控制信号作为消隐上拉信号输入到第一上拉节点Q。

在一些实施例中，隔离子电路413还可以包括第三隔离晶体管M2，如图5a所示。其中第三隔离晶体管M2可以与第一隔离晶体管M3和第二隔离晶体管M4相串联。并且第三隔离晶体管M2的控制极可以连接到第一时钟信号线CLKA，其中第一时钟信号防止下一行移位寄存器单元的第一上拉节点Q因为第二时钟信号CLKB处于高电位而误写入高电位，从而产生异常输出。尽管在图5a中示出的是第三隔离晶体管M2连接在第二隔离晶体管M4与第一上拉节点Q之间的示例性的结构，本领域技术人员可以理解，也可以交换图5a中第二隔离晶体管M4与第三隔离晶体管M2的位置。

如前所述，充电子电路411、存储子电路412以及隔离子电路413可以分别具有多种不同的连接方式。尽管图5a-图5h中仅示出了八种示例性的连接方式，本领域技术人员可以理解，根据上述的本公开的原理，可以将前述的充电子电路411、存储子电路412以及隔离子电路413的各种变型进行任意组合。

图6示出了根据本公开的实施例的移位寄存器单元的再一结构的示意框图。如图6所示，移位寄存器单元400可以包括消隐输入子电路410，显示输入子电路420、输出子电路430、下拉控制子电路440、下拉子电路450、显示复位子电路460以及消隐复位子电路470。其中消隐输入子电路410、显示输入子电路420和输出子电路430可以是如图1-图5h中示出的消隐输入子电路110/410、显示输入子电路120/420以及输出子电路130/430及其变型，在此不再赘述。

如图6所示，移位寄存器单元400还可以包括下拉控制子电路440，其配置成根据第一上拉节点Q控制下拉节点QB的电位。例如，当第一上拉节点Q的电位处于高电平时，下拉控制子电路410可以在第一上拉节点Q的控制下将下拉节点QB下拉到低电平。又例如，当第一上拉节点Q的电位处于低电平时，下拉控制子电路410可以在第一上拉节点Q的控制下将下拉节点QB上拉至高电平。

移位寄存器单元400还可以包括下拉子电路450，其配置成在下拉节点QB的控制下，将第一上拉节点Q和输出端OUT下拉为非工作电位。例如，当输出端OUT不输出信号时，可以通过控制下拉节点QB的电位将第一上拉节点Q和输出端OUT下拉为非工作电位，从而降低移位寄存器单元电路中输出端的噪声。

在一些实施例中，移位寄存器单元400还可以包括显示复位子电路460，其配置成在显示复位控制信号的控制下对第一上拉节点Q进行复位。在一些实施例中，当移位寄存器单元400在一帧的显示时段期间输出显示输出信号后，在显示时段结束之前，可以通过显示复位子电路460接收显示复位控制信号，从而将第一上拉节点Q的电位下拉至低电平。

在一些实施例中，移位寄存器单元400还可以包括消隐复位子电路470，其配置成在一帧的消隐时段结束前对第一上拉节点Q和/或输出端OUT进行复位。在一些实施例中，当移位寄存器单元400在一帧的消隐时段期间输出消隐输出信号后，在消隐时段结束之前，可以通过消隐复位子电路470接收消隐复位控制信号，从而将第一上拉节点Q的电位下拉至低电平。在另一些实施例中，还可以通过消隐复位子电路470将输出端OUT的电位也下拉至低电平，从而降低移位寄存器单元电路中输出端的噪声。

本领域技术人员可以理解，尽管图6中的移位寄存器单元示出了下拉控制子电路440、下拉子电路450、显示复位子电路460以及消隐复位子电路470，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各子电路中的一个或多个，基于前述各子电路的各种组合变型均不脱离本公开的原理，对此不再加以赘述。

根据本公开提供的移位寄存器单元，可以实现在不同时段通过消隐输入子电路和显示输入子电路分别控制第一上拉节点Q，从而实现消隐输入子电路和显示输入子电路共用同一个输出单元实现复合输出信号的输出。并且，通过在非输出时段控制输出端和上拉节点的电位，可以降低移位寄存器单元的噪声。

图7示出了根据本公开的实施例的移位寄存器单元的一种示例性的电路结构。其中，图7中示出的消隐输入子电路410、显示输入子电路420以及输出子电路430与图1-图5h中示出的消隐输入子电路、显示输入子电路和输出子电路是相同的，在此不再赘述。

如图7所示，下拉控制子电路440可以包括第一下拉控制晶体管M7，其控制极与第一极相连接，并连接到第七时钟信号线CLKM，第二极连接下拉节点QB。在移位寄存器单元400的工作期间，第七时钟信号线CLKM可以始终输入高电平的导通信号。下拉控制子电路440还可以包括第二下拉控制晶体管M8，其第一极连接下拉节点QB，第二极连接第一信号线VGL1，控制极连接第一上拉节点Q。其中，第一信号线VGL1可以输入低电平的非导通信号。当第一上拉节点Q处于高电平时，第二下拉控制晶体管M8将在第一上拉节点Q的控制下导通，通过设计第一下拉控制晶体管M7和第二下拉控制晶体管M8的沟道宽长比，可以将下拉节点QB的电位下拉到低电平。当第一上拉节点Q处于低电平时，第二下拉控制晶体管M8将在第一上拉节点Q的控制下关断。此时，第七时钟信号线CLKM输入的高电平信号将输入到下拉节点QB，并将下拉节点QB的电位上拉至高电平。

在上述实施例中，第七时钟信号线CLKM在移位寄存器单元的工作期间始终输入高电平的信号，因此第一下拉控制晶体管M7始终处于导通状态。为了避免晶体管长期导通引起的性能漂移，下拉控制子电路440还可以包括第三下拉控制晶体管M10，其控制极与第一极相连接，并连接到第八时钟信号线CLKN，第二极连接下拉节点QB。可以看出，第三下拉控制晶体管M10和第一下拉控制晶体管M7的结构相同。在使用过程中，可以交替使用第三下拉控制晶体管M10和第一下拉控制晶体管M7实现下拉控制子电路440的功能。例如，当第七时钟信号线CLKM输入高电平的信号时，第八时钟信号线CLKN输入低电平的信号。因此，此时第一下拉控制晶体管M7导通，第三下拉控制晶体管M10关断。当第七时钟信号线CLKM输入低电平的信号时，第八时钟信号线CLKN输入高电平的信号。因此，此时第一下拉控制晶体管M7关断，第三下拉控制晶体管M10导通。

如图7所示，下拉子电路450可以包括第一下拉晶体管M9，其第一极连接第一上拉节点Q，第二极连接第一信号线VGL1，控制极连接下拉节点QB。其中第一信号线VGL1可以输入低电平的非导通信号。当下拉节点QB处于高电平时，第一下拉晶体管M9将在下拉节点QB的控制下导通，并将第一上拉节点Q下拉至低电平。

下拉子电路450还可以包括第二下拉晶体管M12，其中，第二下拉晶体管M12的第一极连接第一输出端CR，第二极连接第一信号线VGL1，控制极连接下拉节点QB。其中第一信号线VGL1可以输入低电平的非导通信号。当下拉节点QB处于高电平时，第二下拉晶体管M12将在下拉节点QB的控制下导通，并将第一输出端CR下拉至低电平。

当输出子电路包括多个输出端时，下拉子电路还可以相应地包括更多的下拉晶体管。例如，如图7中示出的，下拉子电路450还可以包括第三下拉晶体管M14。其第一极连接第二输出端OUT，第二极连接第二信号线VGL2，控制极连接下拉节点QB。其中第二信号线VGL2可以输入低电平的非导通信号。当下拉节点QB处于高电平时，第三下拉晶体管M14将在下拉节点QB的控制下导通，并分别将第二输出端OUT下拉至低电平。

如图7所示，显示复位子电路460可以包括显示复位晶体管M6，其第一极连接第一上拉节点Q，第二极连接第一信号线VGL1，控制极连接显示复位控制端STD2。其中第一信号线VGL1可以输入低电平的非导通信号。在一帧的显示时段，当显示复位控制端STD2输入高电平的导通信号时，显示复位晶体管M6将导通，并将第一上拉节点Q下拉至低电平。

如图7所示，消隐复位子电路470可以包括第一消隐复位晶体管M15，其第一极连接第一上拉节点Q，第二极连接第一信号线VGL1，控制极连接消隐复位控制端。其中第一信号线VGL1可以输入低电平的非导通信号。在一帧的消隐时段结束前，消隐复位控制端可以输入高电平的导通信号，此时，第一消隐复位晶体管M15将导通，并将第一上拉节点Q下拉至低电平。在一些实施例中，消隐复位子电路470还可以包括第二消隐复位晶体管(未示出)，其第一极连接输出端，第二极连接第一信号线VGL1，控制极连接消隐复位控制端。在一些实施例中，如图7所示，消隐复位控制端可以实现为第二时钟信号线CLKB。此时，消隐复位控制信号和第二时钟信号可以共用同一根信号线。本领域技术人员可以理解，是要能够上述效果，可以采用任何图中示出的信号线或其他单独的信号线实现消隐复位控制信号的输入。例如，如果充电晶体管的输入信号是随机输入信号，那么可以将消隐复位控制端配置成连接到消隐复位控制线TRST，并将消隐复位控制线TRST配置成在一帧的消隐期间结束前输入消隐复位控制信号，对第一上拉节点Q进行复位，从而防止其他级联的移位寄存器单元的第一上拉节点Q处产生噪声脉冲。

需要说明的是，图7中示出的第一信号线VGL1、第二信号线VGL2可以是相同的信号线，也可以是不同的信号线。只要能够实现如前所述的移位寄存器单元的功能以及其中各晶体管的控制方式，本领域技术人员可以根据实际情况任意设置上述信号线。

图8示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构。如前所述，在本公开提供的移位寄存器单元中，可以利用第一电容C1维持消隐上拉控制节点H处的电位，利用输出电容C2维持第一上拉节点Q处的电位。当第一上拉节点Q和/或消隐上拉控制节点H的电位维持在高电平时，存在一些晶体管其第一极连接第一上拉节点Q和/或消隐上拉控制节点H，第二极连接低电平的信号线。即使当这些晶体管的控制极输入的是非导通信号的情况下，由于其两端之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元中对于第一上拉节点Q和/或消隐上拉控制节点H的电位维持的效果变差。

以消隐上拉控制节点H点为例，如图5a所示，充电晶体管M1的第一极连接消隐输入信号线STU1，第二极连接消隐上拉控制节点H。当消隐上拉控制节点H处于高电平，消隐输入信号线输入的是低电平的输入信号时，充电晶体管M1可能出现漏电的情况。

以第一上拉节点Q为例，当第一上拉节点Q处于高电平的状态时，第二信号线VGL处于低电平，可能经由晶体管M6或晶体管M9产生漏电的情况。

针对上述问题，以下将描述一种用于防漏电的移位寄存器单元的电路结构。

如图8所示出的，移位寄存器单元800可以包括防漏电子电路801。其中，针对上述每个单独的与第一上拉节点Q相连接的晶体管，第二防漏电子电路1002可以包括用于防漏电的第一防漏电晶体管M16和第二防漏电晶体管M2、M6、M9。其中所有第二防漏电晶体管(如M2、M6、M9)的第一极连接第一上拉节点Q，第二极连接防漏电接点OFF。例如，第二防漏电子电路801可以包括晶体管M16，其第一极连接用于防漏电的晶体管M2、M6、M9的一极，第二极连接防漏电信号的高电平信号线VDD，控制极连接第一上拉节点Q。其中，高电平信号线VDD可以输入高电平的信号。

当第一上拉节点Q处于高电平时，第一防漏电晶体管M16在第一上拉节点Q的控制下导通，并高电平信号线VDD输入的高电平信号输入到第二防漏电晶体管M2的第一极，从而使得第二防漏电晶体管M2的第一极和第二极都处于高电平的状态，防止第一上拉节点Q处的电荷通过第二防漏电晶体管M2漏电。此时，由于第二防漏电晶体管M2的控制极连接第二隔离晶体管M4的控制极，因此第二防漏电晶体管M2和第二隔离晶体管M4的结合可以实现与前述的隔离晶体管相同的效果，并同时具有防漏电的效果。

类似地，晶体管M6、M17的组合以及晶体管M9、M18的组合也可以实现图7中示出的移位寄存器单元中晶体管M6以及晶体管M9的功能，并同时具有防漏电的效果。

本领域技术人员可以理解，根据本公开提供的防漏电的原理的实施例，可以根据实际情况选择移位寄存器单元电路中的一个或多个晶体管增加防漏电的结构。图8仅示出了包括防漏电结构的一种示例性的电路结构，而不构成对本公开保护范围的限制。

然而，图8示出的具有防漏电结构的移位寄存器单元仍然肯能存在以下缺陷：在该级移位寄存器的消隐上拉控制节点被充电后，在消隐时段期间，晶体管M2、M4在第三信号线CLKC的控制下导通，此时晶体管M3也在消隐上拉控制节点H的控制下导通，经由隔离子电路可以利用第三时钟信号线CLKC输入的高电平信号对第一上拉节点进行充电。随后，第四时钟信号线CLKD输入高电平的导通信号并控制输出子电路输出消隐输出信号。此时，在输出电容C2的自举作用下，第一上拉节点Q处的电平进一步上升。显然，此时第一上拉节点Q处的电压是高于第三时钟信号线CLKC处的电压的。因此，此时仍然可能经由晶体管M2发生漏电。

图9示出了根据本公开的实施例的移位寄存器单元的又一种示例性的电路结构。如图9所示，第二隔离晶体管M2的控制端连接至第一时钟信号线CLKA而非第三时钟信号线CLKC。并且，第一时钟信号的低电平被配置成低于第三时钟信号的低电平。通过这样的配置，可以防止在第一上拉节点在自举效应的作用下电压上升时可能产生的漏电情况。

在另一个实施例中，可以将第二隔离晶体管M4的控制端也配置成连接到第一时钟信号线CLKA。在另一个实施例中，可以将第二隔离晶体管M2的控制端配置成连接到第三时钟信号线CLKC，同时将第二隔离晶体管M4的控制端配置成连接到第一时钟信号线CLKA。上述方案也可以实现图9中示出的电路结构的防漏电效果。

图10示出了根据本公开的实施例的移位寄存器单元的另一种示例性的电路结构。如图10所示，相比于图9中示出的移位寄存器单元，可以省略用于第二隔离晶体管M4的防漏电晶体管，而将第二隔离晶体管M4的控制极连接到第一时钟信号线CLKA。并且，第一时钟信号的低电平被配置成低于第三时钟信号的低电平。通过这样的配置，可以防止在第一上拉节点在自举效应的作用下电压上升时可能产生的漏电情况。

图11a至图11d示出了根据本公开的实施例的第一隔离晶体管的示例性的结构。

如图11a、图11c所示，第一防漏电晶体管的控制极可以连接到输出端CR<N>或OUT<N>，第一极连接到高电平信号线VDD，第二极连接到防漏电接点OFF。

如图11b、图11d所示，第一防漏电晶体管的控制极可以与第一极相连接并连接到输出端CR<N>或OUT<N>，第二极连接到防漏电接点OFF。

利用图11a-图11d示出的第一防漏电晶体管M16，可以在输出子电路有信号输出时导通第一防漏电晶体管M16，并防止第一上拉节点Q处的漏电问题。

利用图11b、图11d中示出的显示输入电路，当第一防漏电晶体管M16在输出端CR<N>或OUT<N>的控制下导通时，可以防止电路中的电容耦合而在产生的毛刺。

图12示出了根据本公开的实施例的移位寄存器单元的示例性的电路结构。如图12所示，还可以在移位寄存器单元中的充电子电路中设置防漏电的结构。在一些实施例中，移位寄存器单元可以包括第一防漏电子电路1201，其中晶体管M9_a、M10_a、M11_a、M4_a的功能与图10中示出的晶体管M6、M9的功能相同，在此不再加以赘述。此外，图10中示出的第一防漏电晶体管M16由晶体管M12_a、M12_b代替，其中晶体管M12_a的控制极连接到第一上拉节点Q，第一极连接到高电平信号线VDD，第二极连接到晶体管M12_b的第一极和控制极，晶体管M12_b的第二极连接到防漏电接点OFF。

移位寄存器单元还可以包括第二防漏电子电路1202，其中晶体管M2_a与晶体管M2_b的连接和功能与第一防漏电子电路中的晶体管M12_a和晶体管M12_b相同，晶体管M1_b的功能与晶体管M9_a、M10_a、M11_a、M4_a相同。在此不再加以赘述。利用第二防漏电子电路1202，可以实现防止电荷从高电平的消隐上拉控制节点H经由充电晶体管产生漏电的情况。

因此，利用本公开的实施例提供的防漏电子电路的结构，可以防止当第一上拉节点Q与消隐上拉控制节点H电位不同时可能出现的漏电的情况。

如前所述的移位寄存器单元中的电容，既可以是电容器，也可以是晶体管的耦合电容。

图13示出了根据本公开的实施例的栅极驱动电路的示意性的框图。如图12所示，该栅极驱动电路包括多级级联的移位寄存器单元，其中任意一级或多级的移位寄存器单元可以采用如图1-12之一所示的移位寄存器单元的结构或其变型。

根据图13所示的栅极驱动电路的移位寄存器单元的级联结构，其中，第i级的移位寄存器单元的显示输入端STU2和消隐输入端STU1与第i-1级的移位寄存器单元的输出端CR连接，第i级的移位寄存器单元的输出端CR与第i-1级的移位寄存器单元的显示复位端STD2连接，其中N为大于2的整数，1＜i≤N。第1级的移位寄存器单元的显示输入端STU2连接到显示信号线，消隐输入端连接到消隐信号线；第N级的移位寄存器单元的显示复位控制端STD2与显示复位信号线连接。

此外，每一行移位寄存器单元分别连接到如图1-12中示出的移位寄存器单元连接的各时间信号线以及用于提供导通信号和关断信号的信号线。由于前述移位寄存器单元存在多种连接结构的变形，因此，在图13中没有明确示出各级移位寄存器单元连接的其他信号线。

图14示出了根据本公开的实施例的栅极驱动电路的示意性的框图。如图14所示，图中仅示出了N级级联的移位寄存器单元的前4级。对于2＜i＜N-1，第i行移位寄存器单元的消隐输入端连接到第i-1行移位寄存器单元的输出端，第i行移位寄存器单元的显示输入端连接到第i-2行移位寄存器单元的输出端，第i行移位寄存器单元的显示复位端连接到第i+2行移位寄存器单元的输出端。同时，第一行移位寄存器单元的消隐输入端和显示输入端分别连接到消隐输入信号线和第一显示输入信号线，第二行移位寄存器单元的显示输入端连接第二显示输入信号线，以及，第N-1行移位寄存器单元的显示复位端连接第一显示复位信号线，第N行移位寄存器单元的显示复位端连接第一显示复位信号线。

每一行移位寄存器单元分别连接到第一时钟信号线CLKA、第二时钟信号线CLKB以及第三时钟信号线CLKC以及各自的第四时钟信号线CLKD。其中，奇数行移位寄存器单元和偶数行移位寄存器单元的第二时钟信号线CLKB以及第三时钟信号线CLKC是交替设置的。可以理解的是，图14中示出的各时钟信号线仅是一种示例性的实施例。如前所述，各级移位寄存器单元的结构存在多种不同的变型，根据实际情况可以将移位寄存器单元连接到不同的时钟信号线。

图15示出了根据本公开的实施例的栅极驱动电路的一种示例性的驱动时序图。图15示出的驱动时序可以用于如图14所示的栅极驱动电路。其中消隐输入信号端STU1和显示输入信号端STU2均输入输入信号STU。

在图15中示出的时序图中，CLKD_1、CLKD_2、CLKD_3、CLKD_4分别代表第1、2、3、4行移位寄存器单元连接的第四时钟信号线。Q<1>、Q<2>分别代表第1、2行移位寄存器单元中第一上拉节点Q处的电位变化。OUT<1>、OUT<2>、OUT<3>、OUT<4>分别代表第1、2、3、4行移位寄存器单元中输出端CR、OUT处的电位变化。

如图15所示，在移位寄存器单元开始工作之前，第七时钟信号线CLKM和第八时钟信号线CLKM中的一个输入高电平的导通信号，另一个输入低电平的非导通信号。因此，此时下拉节点QB被维持在高电平状态，第一上拉节点Q被维持在低电平的状态。

在第一帧的显示阶段之前，第二时钟信号线CLKB和第三时钟信号线CLKC输入高电平的导通信号。

在第一帧的显示阶段，第一行移位寄存器单元从其显示输入端STU2接收用于显示输入的高电平的信号。此时，显示输入子电路可以根据显示输入信号向第一上拉节点Q输出显示上拉信号，并将第一上拉节点Q的电位上拉至高电平。之后，输出子电路从第一行的第四时钟信号线CLKD_1接收高电平的信号输入。此时，由于输出晶体管M11、M13在第一上拉节点Q的控制下导通，因此，第四时钟信号线CLKD输入的高电平信号可以经由输出晶体管M11、M13作为显示输出信号从输出端CR、OUT_1H输出。

同时，第二时钟信号线CLKB也输入高电平的导通信号。对于第一级移位寄存器单元的充电晶体管来说，其在第二时钟信号线CLKB的控制下导通，并可以将输入信号端STU输入的高电平信号输入到消隐上拉控制节点H，实现对消隐上拉控制节点的充电。

对于第二行移位寄存器单元，其可以从第二显示输入信号线STU22接收用于显示输入的高电平的输入信号STU。此时，第二行移位寄存器单元的显示输入子电路可以根据显示输入信号向第一上拉节点Q输出显示上拉信号，并将第一上拉节点Q的电位上拉至高电平。之后，第二行移位寄存器单元的输出子电路从第四时钟信号线CLKD_2接收高电平的信号输入。此时，由于输出晶体管M11、M13在第一上拉节点Q的控制下导通，因此，第四时钟信号线CLKD_2输入的高电平信号可以经由输出晶体管M11、M13作为消隐输出信号从输出端CR、OUT_1H输出。

此时，第二行移位寄存器单元的充电晶体管接收第一极移位寄存器单元输出的消隐输出信号，同时如前所述，奇数行移位寄存器单元和偶数行移位寄存器单元的第二时钟信号线和第三时钟信号线是交替设置的，因此，第二行移位寄存器单元的充电晶体管的栅极连接的是第三时钟信号线CLKC。如图15所示，此时第三时钟信号线CLKC输入高电平。在第三时钟信号线和第一行移位寄存器单元的消隐输出信号的控制下，第二行移位寄存器单元的消隐上拉控制节点被拉高。以此类推，各行移位寄存器单元逐行输出消隐输出信号。

如图15中所示出的，第二行移位寄存器单元连接的第四时钟信号线CLKD_2输入的时钟信号与第一行移位寄存器单元连接的第四时钟信号线CLKD_12输入的时钟信号的时钟宽度相同，但第二行移位寄存器单元连接的第四时钟信号线CLKD_2输入的时钟信号的上升沿比第一行移位寄存器单元连接的第四时钟信号线CLKD_1输入的时钟信号的上升沿晚半个时钟信号的宽度，相应地，第二行移位寄存器单元输出的显示输入信号也比第一行移位寄存器单元输出的显示输入信号晚半个时钟信号的宽度。此时，第一行移位寄存器单元的显示输出信号与第二行移位寄存器单元的显示输出信号之间存在50％的脉冲重叠。

由于第一行移位寄存器单元的显示输出信号可以作为第三行移位寄存器单元的显示输入信号，因此，如图14所示的级联的多个移位寄存器单元中的奇数级的移位寄存器单元将根据第一行移位寄存器单元的显示输出信号逐行完成显示信号的输出。类似地，如图14所示的级联的多个移位寄存器单元中的偶数级的移位寄存器单元将根据第一行移位寄存器单元的显示输出信号逐行完成显示信号的输出。以此类推，在此不再赘述。

通过本公开的实施例提供的栅极驱动电路，可以实现存在重叠输出的移位寄存器单元。

在消隐时段，第一时钟信号线CLKA和第三时钟信号线CLKC输入高电平的导通信号，使得实现消隐输入子电路对第一上拉节点Q的充电。随后，第一级移位寄存器单元连接的第四时钟信号线CLKD_1输入高电平的导通信号并控制输出子电路输出消隐输出信号。

在消隐输出信号输出之后，消隐时段结束之前，第二时钟信号线CLKB再次输入高电平的导通信号，此时由于所有奇数行移位寄存器的消隐输入端均为低电平，在第二时钟信号线CLKB的控制下，所有奇数行移位寄存器的充电晶体管导通，并经由充电晶体管对消隐上拉控制节点进行放电。从而实现在一帧结束之前完成对消隐上拉控制节点的复位，减少H点处于高电平的时间，防止晶体管在长期的导通状态下出现性能下降的情况。

与上述过程类似，在偶数帧的消隐时段期间，在消隐输出信号输出之后，消隐时段结束之前，利用第三时钟信号线CLKC输入高电平的导通信号，此时由于所有偶数行移位寄存器的消隐输入端均为低电平，在第三时钟信号线CLKC的控制下，所有偶数行移位寄存器的充电晶体管导通，并经由充电晶体管对消隐上拉控制节点进行放电。

根据图14示出的栅极驱动电路以及图15中示出的驱动时序，可以实现相邻的移位寄存器单元之间输出具有50％重叠的显示输出信号。本领域技术人员可以理解，利用本公开提供的原理，可以实现其他重叠比例的显示输出信号。

例如，可以将N行级联的移位寄存器单元划分为多个移位寄存器单元组，例如，栅极驱动电路中包括m组，其中每组包括n个如前所述的移位寄存器单元。

关于消隐输入信号，上述N行级联的移位寄存器单元的消隐输入信号端之间采用逐行级联的连接方式。也就是说，第一行移位寄存器单元的输出端连接到第二行移位寄存器单元的消隐输入端，第二行移位寄存器单元的输出端连接到第三行移位寄存器单元的消隐输入端，以此类推。

关于显示输入信号，上述每一组移位寄存器单元组中的n个移位寄存器单元分别与下一组移位寄存器单元组中的n个移位寄存器单元采用逐行连接的方式。也就是说，第1组移位寄存器单元组中的第1个移位寄存器单元的输出端连接到第2组移位寄存器单元组中的第1个移位寄存器单元(即N行移位寄存器单元中的第n+1行)的显示输入端，第1组移位寄存器单元组中的第2个移位寄存器单元的输出端连接到第2组移位寄存器单元组中的第2个移位寄存器单元(即N行移位寄存器单元中的第n+2行)的显示输入端，以此类推。

如上所述的栅极驱动电路中每一行移位寄存器单元的显示输出信号将与下一行移位寄存器单元的显示输出信号具有1/n的脉冲重叠的部分。

例如，图14中示出的栅极驱动电路的显示输出信号采用的是奇数行级联，偶数行级联的连接方式以实现具有50％重叠的显示输出信号。如果采用第1、4、7...行级联，第2、5、8...行级联，第3、6、9...行级联的方式，将实现具有33％重叠的显示输出信号。本领域技术人员可以根据实际情况选择栅极驱动电路的连接方式，从而实现相邻的移位寄存器单元之间输出具有不同重叠比例的显示输出信号。

图16示出了根据本公开的实施例的栅极驱动电路的示意性的框图。如图16所示，图中仅示出了N级级联的移位寄存器单元的前4级，N是正整数。对于2＜i＜N-2，第i行移位寄存器单元的消隐输入端连接到第i-1行移位寄存器单元的输出端，第i行移位寄存器单元的显示输入端连接到第i-2行移位寄存器单元的输出端，第i行移位寄存器单元的显示复位端连接到第i+3行移位寄存器单元的输出端。同时，第一行移位寄存器单元的消隐输入端和显示输入端分别连接到消隐输入信号线和第一显示输入信号线，第二行移位寄存器单元的显示输入端连接第二显示输入信号线，以及，第N-2行移位寄存器单元的显示复位端连接第一显示复位信号线，第N-1行移位寄存器单元的显示复位端连接第二显示复位信号线。第N行移位寄存器单元的显示复位端连接第三显示复位信号线。

图16中示出的栅极驱动电路和图14中示出的栅极驱动电路的主要区别在于，图14中第i行移位寄存器单元的输出端连接到第i+2行移位寄存器单元的显示输入端，以及第i+2行移位寄存器单元的输出端连接到第i行移位寄存器单元的显示复位控制端。

由于第一行移位寄存器单元的显示复位端连接到第四行移位寄存器单元的输出端，因此，当第一行移位寄存器单元输出显示输出信号后，第一上拉节点Q的电位维持在高电平。由于此时第四时钟信号线CLKD_1处于低电平，因此，输出端OUT处累积的电荷将经由输出晶体管向第四时钟信号线CLKD_1放电。

由于输出端OUT输出的是用于驱动像素电路的驱动信号，为了提高移位寄存器单元的驱动能力，因此，在现有技术的移位寄存器单元中，输出晶体管M13将采用体积较大的晶体管。相应地，在如图14所示的栅极驱动电路中采用的移位寄存器单元中，显示复位阶段，输出端OUT累积的电荷可以通过显示复位晶体管M14进行复位，这里的显示复位晶体管M14也需要采用体积较大的晶体管。

然而，根据本公开的实施例的栅极驱动电路，由于输出端OUT处累积的电荷可以经由输出晶体管M13进行放电，而不需要利用显示复位晶体管M14进行复位，因此，此时显示复位晶体管M14可以使用较小的晶体管，从而进一步减小移位寄存单元的体积。此外，由于当输出子电路的输出端处于高电平时，第一上拉节点Q的电位由于自举效应升高，因此对输出端进行放电时流过输出晶体管M13的电流可以更大，放电速度更快。

本发明至少一实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

图17示出了根据本公开实施例的用于如前所述的移位寄存器单元的驱动方法的流程图。如图17所示，驱动方法1700可以包括步骤1701，第一控制阶段(本公开中也称作“第一上拉阶段”)，经由显示输入子电路将显示上拉信号输入到第一上拉节点。步骤1702，第一输出阶段，在第一上拉节点的控制下经由输出子电路输出第一输出信号。步骤1703，第二控制阶段(本公开中也称作是“第二上拉阶段”)，经由消隐输入子电路将消隐上拉信号输入到第一上拉节点。步骤1704，第二输出阶段。在第一上拉节点的控制下经由输出子电路输出第二输出信号。步骤1705，第一消隐复位阶段，在第一消隐复位控制信号的控制下对消隐上拉控制节点进行复位。

在一些实施例中，驱动方法1700还可以包括步骤1702b，显示复位阶段，在显示复位控制信号的控制下对第一上拉节点进行复位。

在一些实施例中，驱动方法1700还可以包括步骤1705b，第一消隐复位阶段，在第一消隐复位控制信号的控制下对所述消隐上拉控制节点进行复位。

根据本公开实施例的移位寄存器单元，在一帧的消隐时段结束之前对消隐输入子电路进行复位，从而减少消隐输入子电路内部的晶体管处于导通状态的时间，缓解晶体管因为长时间受到应力导致的性能下降的缺陷。

本公开的至少一实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (19)

1.一种移位寄存器单元，包括：

第一输入子电路，配置成从显示输入端接收显示输入信号，并根据显示输入信号在一帧的显示时段将显示输出控制信号输入到第一节点；

第二输入子电路，配置成从消隐输入端接收用于对消隐控制节点进行充电的消隐输入信号，并根据所述消隐输入信号在一帧的消隐时段将消隐输出控制信号输入到所述第一节点；以及

输出子电路，配置成在所述第一节点的控制下，经由输出端输出复合输出信号，其中所述输出子电路在显示时段输出显示输出信号，在消隐时段输出消隐输出信号，

其中，在一帧的消隐时段结束前，所述第二输入子电路进一步配置成接收用于复位所述消隐控制节点的第一消隐复位控制信号。

2.根据权利要求1所述的移位寄存器单元，其中，所述第二输入子电路包括：

充电子电路，配置成根据所述消隐输入信号对所述消隐控制节点进行充电，以及在一帧的消隐时段结束前，根据所述第一消隐复位信号对所述消隐控制节点进行复位；

存储子电路，其一端连接所述消隐控制节点，配置成根据所述消隐输入信号存储消隐控制信号；以及

隔离子电路，配置成在一帧的消隐时段，根据所述消隐控制信号将所述消隐输出控制信号输入到所述第一节点。

3.根据权利要求2所述的移位寄存器单元，还包括：

显示复位子电路，配置成在显示输出信号输出后，在显示复位控制信号的控制下对所述第一节点进行复位。

4.根据权利要求3所述的移位寄存器单元，还包括：

消隐复位子电路，配置成在一帧的消隐时段结束前，在第二消隐复位控制信号的控制下对所述第一节点和/或所述输出端进行复位。

5.根据权利要求4所述的移位寄存器单元，其中。

所述输出子电路包括至少一个移位信号输出端以及至少一个像素信号输出端。

6.根据权利要求5所述的移位寄存器单元，还包括：

下拉控制子电路，配置成根据所述第一节点控制下拉节点的电位；以及

下拉子电路，配置成在所述下拉节点的控制下，将所述第一节点和所述输出端下拉为非工作电位。

7.根据权利要求2所述的移位寄存器单元，其中，

所述充电子电路包括充电晶体管，其第一极和/或控制极连接所述消隐输入端，第二极连接所述消隐控制节点；

所述存储子电路包括第一电容，其第一端连接所述消隐控制节点；以及

所述隔离子电路包括第一隔离晶体管和第二隔离晶体管，其中所述第一隔离晶体管的第一端连接第三时钟信号端，控制端连接所述消隐控制节点，所述第二隔离晶体管的第一极连接所述第一隔离晶体管的第二极，第二极连接所述第一节点，控制极连接隔离控制信号线。

8.根据权利要求7所述的移位寄存器单元，还包括：

防漏电子电路，其配置成在所述第一节点的控制下，将工作电位输入到所述第二隔离晶体管的第二极。

9.如权利要求8所述的移位寄存器单元，其中所述防漏电子电路包括：

第一防漏电晶体管，其控制端连接到所述第一节点，第一极连接到第一信号线，第二极连接到防漏电节点，配置成在所述第一节点的控制下，将所述第一信号线输入的信号输入到防漏电节点；以及

第二防漏电晶体管，其控制端连接到第一时钟信号线或第三时钟信号线，第一极连接到所述第一节点，第二极连接到所述防漏电节点并通过所述防漏电节点连接到所述第二隔离晶体管的第二极。

10.如权利要求7所述的移位寄存器单元，其中隔离控制信号的低电位低于第三时钟信号的低电位。

11.根据权利要求1所述移位寄存器单元，其中，

所述第一输入子电路包括第一显示输入晶体管，其第一极连接所述第一节点，第二极和/或控制极连接所述显示输入端；以及

所述输出子电路包括输出晶体管和输出电容，其中所述输出晶体管的第一极连接输出时钟信号线，第二极连接输出端，控制极连接所述第一节点，所述输出电容的第一端连接所述第一节点，第二端连接所述输出端。

12.根据权利要求3所述的移位寄存器单元，其中，

所述显示复位子电路包括显示复位晶体管，其第一极连接所述第一节点，控制极连接显示复位控制端，第二极连接显示复位信号线。

13.根据权利要求4所述的移位寄存器单元，其中，所述消隐复位子电路包括第一消隐复位晶体管，其第一极连接所述第一节点，控制极连接消隐复位控制端，第二极连接消隐复位信号线。

14.根据权利要求6所述的移位寄存器单元，其中

所述下拉控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，其中所述第一下拉控制晶体管的第一极和控制极相连并连接到下拉控制信号线，第二极连接下拉节点，所述第二下拉控制晶体管的第一极连接所述下拉节点，控制极连接所述第一节点，第二极连接下拉信号线；以及

所述下拉子电路包括第一下拉晶体管和第二下拉晶体管，其中所述第一下拉晶体管的第一极连接所述第一节点，控制极连接所述下拉节点，第二极连接下拉信号线，所述第二下拉晶体管的第一极连接所述输出端，控制极连接所述下拉节点，第二极连接下拉信号线。

15.一种栅极驱动电路，包括级联的N行移位寄存器单元，所述移位寄存器单元为如权利要求1-14中任一项所述的移位寄存器单元，其中，

第i级的移位寄存器单元的显示输入端和消隐输入端与第i-1级的移位寄存器单元的输出端连接，第i级的移位寄存器单元的输出端与第i-1级的移位寄存器单元的显示复位端连接，其中N为大于2的整数，1＜i≤N；

第1级的移位寄存器单元的显示输入端连接到显示信号线，消隐输入端连接到消隐信号线；

第N级的移位寄存器单元的显示复位控制端与显示复位信号线连接。

16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。

17.一种应用于如权利要求1-14中任一项所述的移位寄存器单元的驱动方法，包括：

在一帧的显示时段，包括

第一控制阶段，经由第一输入子电路将显示输出控制信号输入到第一节点；

第一输出阶段，在所述第一节点的控制下经由输出子电路输出第一输出信号；

在一帧的消隐时段，包括

第二控制阶段，经由第二输入子电路将消隐输出控制信号输入到所述第一节点；

第二输出阶段，在所述第一节点的控制下经由输出子电路输出第二输出信号；

第一消隐复位阶段，在第一消隐复位控制信号的控制下对所述消隐控制节点进行复位。

18.如权利要求17所述的驱动方法，还包括：

显示复位阶段，在显示复位控制信号的控制下对所述第一节点进行复位。

19.如权利要求18所述的驱动方法，还包括：

第二消隐复位阶段，在第二消隐复位控制信号的控制下对所述第一节点进行复位。