CN109920839B - P+屏蔽层电位可调碳化硅mosfet器件及制备方法 - Google Patents
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Abstract
本发明提供一种P+屏蔽层电位可调的沟槽型碳化硅MOSFET器件及其制作方法，制作方法包括：N‑外延层注入铝离子形成P+屏蔽层；外延形成P型基区；氮离子注入形成N+场截止层；铝离子注入形成P+欧姆接触区；氮离子注入形成N+源区并激活退火；刻蚀栅槽；栅氧化层热生长并氮化退火；多晶硅淀积与刻蚀，通过引入埋沟型MOSFET结构实现P+屏蔽层电位可调：在阻断状态，埋沟型MOSFET导通，P+屏蔽层接地保护氧化层；在导通状态，埋沟型MOSFET截止，P+屏蔽层浮空，不影响导通电阻，由于P+屏蔽层电位接地，器件栅漏电容较小，本发明在增强沟槽型碳化硅MOSFET器件氧化层可靠性的同时，又保证了器件正向导通特性，降低了器件开关损耗。
Description
技术领域
本发明属于功率半导体技术领域，具体是一种P+屏蔽层电位可调的碳化硅功率UMOSFET器件。
背景技术
碳化硅(Silicon Carbide)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高和电子饱和漂移速度高等特点，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。
碳化硅MOSFET导通电阻低、开关损耗小更适用于高频工作状态，此外在高温区也有优良的电气特性，逐渐成为新一代主流的低损耗功率器件。市面上的碳化硅MOSFET主要有平面栅和槽形栅两种。平面栅器件基区间的JFET效应明显地增大了其正向导通电阻。槽栅型碳化硅MOSFET消除了平面型的JFET区，因而减小了正向导通电阻。由于碳化硅槽栅MOSFET比平面栅MOSFET具有更高的沟道密度和更低的导通电阻，因此被称为第二代SiCMOSFET器件。
碳化硅槽栅MOSFET在反向工作时，利用N-漂移区耗尽来承受较高的反向偏压，由于碳化硅材料的高临界击穿电场，槽栅底部漂移区在临近击穿时会达到很高的电场。而氧化层的介电常数小于碳化硅材料，因此电场强度大约是碳化硅的2.8倍，再加上曲率效应使得氧化层拐角聚集极高的电场强度，长时间工作在高电场下会导致栅氧化层发生退化，可靠性下降。为了降低器件反向工作时氧化层的电场强度，提高氧化层的可靠性，通常在沟槽氧化层底部引入P+屏蔽层来屏蔽高电场强度的影响。
P+屏蔽层可分为接地与浮空两种。接地型的P+屏蔽层总是工作在零电位，屏蔽了部分栅漏电容，降低了开关损耗，可以更好地屏蔽氧化层中的电场。但其引入的JFET效应会显著地增加正向导通电阻。浮空型最主要的优点是几乎不会增加器件的正向导通电阻，但对氧化层电场的屏蔽作用相对较弱，而且器件的栅漏电容较大，开关损耗较大。
发明内容
本发明的目的是结合两种P+屏蔽层的优点，提出一种P+屏蔽层电位可调的碳化硅UMOSFET器件及制备方法。通过P沟道埋沟型MOSFET结构来调节P+屏蔽层的电位：当器件工作在反向阻断状态时，栅极接地电位或负电位，埋沟型MOSFET导通，P+屏蔽层与源极相接，保护氧化层的能力较强；当器件工作在正向导通状态时，源漏电压较小，栅极偏压较大，埋沟型MOSFET截止，P+屏蔽层浮空，因此对器件的导通电阻几乎没有影响。由于P+屏蔽层的电位在器件开关时通过源极下方的埋沟型MOSFET调节，因此器件的栅漏电容也相对较小。因此本发明在增强器件反向工作时氧化层可靠性的同时，又保证了器件的正向导通特性，降低了器件的开关损耗。
为达到上述目的，本发明采用下述技术方案：
一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P+屏蔽层10；所述P+屏蔽层10左上方具有P型第二基区31，所述P+屏蔽层10右上方具有N+场截止层12；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型第一基区3右上方为N+源区7；所述P型第二基区31上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。
作为优选方式，所述栅介质为SiO2。
作为优选方式，所述第一P+欧姆接触区2、第二P+欧姆接触区21、N+源区7、N+场截止层12、P型第一基区3、P型第二基区31、P+屏蔽层10均为多次离子注入形成。
作为优选方式，所述器件N-漂移区4、N+衬底5、P+屏蔽层10、P型第一基区3、P型第二基区31、N+场截止层12、第一P+欧姆接触区2、第二P+欧姆接触区21、N+源区7的材料均为碳化硅。
为实现上述发明目的，本发明还提供一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽右侧为P型第一基区3，凹槽左下方为P+屏蔽层10；所述P+屏蔽层10右上方具有P型第二基区31，所述P+屏蔽层10左上方具有N+场截止层12；所述P型第一基区3右上方为第一P+欧姆接触区2，所述P型第一基区3左上方为N+源区7；所述P型第二基区31上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。
为实现上述发明目的，本发明还提供一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P+屏蔽层10；所述P+屏蔽层10左上方具有N型基区13，所述P+屏蔽层10右上方具有N+场截止层12；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型基区3右上方为N+源区7；所述N型基区13上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。
为实现上述发明目的，本发明还提供一种上述P+屏蔽层电位可调碳化硅MOSFET器件的制作方法，包括以下步骤：
第一步：清洗外延片，N-外延上以多晶硅为注入阻挡层注入铝离子形成P+屏蔽层；
第二步：外延形成P型基区；
第三步：注入氮离子形成N+场截止层；
第四步：注入铝离子形成P+欧姆接触区；
第五步：注入氮离子形成N+源区并激活退火；
第六步：刻蚀栅槽并干氧氧化生成栅氧化层，随后在氮气氛围下的退火；
第七步：淀积多晶硅，进行离子注入并退火并对多晶硅进行图形化；
第八步：淀积源极、栅极金属；
第九步：刻蚀金属形成源电极、栅电极；
第十步：淀积漏极金属形成电极。
所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区和P+接触区为源极；
本发明的有益效果为：本发明通过引入埋沟型MOSFET结构来调节P+屏蔽层的工作电位，从而既增强了器件反向工作时氧化层的可靠性又保证了器件的正向导通特性，降低了器件的开关损耗。
附图说明
图1是传统带P+屏蔽层的碳化硅UMOSFET器件结构示意图；
图2是本发明实施例1的P+屏蔽层电位可调碳化硅MOSFET器件结构示意图；
图3是本发明实施例4的在外延片上淀积多晶硅注入铝离子形成P+屏蔽层的示意图；
图4是本发明实施例4的外延形成P型基区的示意图；
图5是本发明实施例4的氮离子注入形成N+场截止层的示意图；
图6是本发明实施例4的铝离子注入形成P+欧姆接触区的示意图；
图7是本发明实施例4的氮离子注入形成N+源区的示意图；
图8是本发明实施例4的刻蚀U型槽的示意图；
图9是本发明实施例4的干氧氧化，淀积多晶硅并图形化的示意图；
图10是本发明实施例4的淀积源、栅金属的示意图；
图11是本发明实施例4的刻蚀金属形成源极、栅极的示意图；
图12是本发明实施例4的淀积漏极金属的示意图；
图13是本发明实施例2的P+屏蔽层电位可调碳化硅MOSFET器件结构示意图；
图14是本发明实施例3的P+屏蔽层电位可调碳化硅MOSFET器件结构示意图；
1为第一源极金属，2为第一P+欧姆接触区，21为第二P+欧姆接触区，3为P型第一基区，31为P型第二基区，4为N-漂移区，5为N+衬底，6为漏极金属，7为N+源区，8为栅介质，9为多晶硅栅，10为P+屏蔽层，11为第二源极金属，12为N+场截止层，13为N型基区，14为栅极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P+屏蔽层10；所述P+屏蔽层10左上方具有P型第二基区31，所述P+屏蔽层10右上方具有N+场截止层12；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型第一基区3右上方为N+源区7；所述P型第二基区31上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。
所述栅介质8为SiO2。
所述第一P+欧姆接触区2、第二P+欧姆接触区21、N+源区7、N+场截止层12、P型第一基区3、P型第二基区31、P+屏蔽层10均为多次离子注入形成。
所述器件N-漂移区4、N+衬底5、P+屏蔽层10、P型第一基区3、P型第二基区31、N+场截止层12、第一P+欧姆接触区2、第二P+欧姆接触区21、N+源区7的材料均为碳化硅。
本实施例通过引入埋沟型MOSFET结构实现P+屏蔽层的电位可调，从而在增强了器件反向工作时氧化层的可靠性的同时，又保证了器件的正向导通特性，降低了器件的开关损耗。
实施例2
本实施例由实施例1沿中轴线镜像获得。
如图13所示，一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽右侧为P型第一基区3，凹槽左下方为P+屏蔽层10；所述P+屏蔽层10右上方具有P型第二基区31，所述P+屏蔽层10左上方具有N+场截止层12；所述P型第一基区3右上方为第一P+欧姆接触区2，所述P型基区3左上方为N+源区7；所述P型第二基区31上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。
实施例3
所述器件由多晶硅栅9、栅介质8、第二P+欧姆接触区21、P+屏蔽层10、P型第二基区31、N+场截止层12构成的耗尽型埋沟P型MOSFET可由耗尽型表面沟道P型MOSFET代替。
如图14所示，一种P+屏蔽层电位可调碳化硅MOSFET器件，包括漏极金属6、漏极金属6上方的N+衬底5、N+衬底5上方的N-漂移区4；所述N-漂移区4的内部上方中间设有多晶硅栅9及栅介质8填充的凹槽，凹槽左侧为P型第一基区3，凹槽右下方为P+屏蔽层10；所述P+屏蔽层10左上方具有N型基区13，所述P+屏蔽层10右上方具有N+场截止层12；所述P型第一基区3左上方为第一P+欧姆接触区2，所述P型第一基区3右上方为N+源区7；所述N型基区13上方为第二P+欧姆接触区21；N+源区7与第一P+欧姆接触区2上方为第一源极金属1；所述第二P+欧姆接触区21与N+场截止层12上方为第二源极金属11；所述多晶硅栅9上方为栅极金属14，P型第一基区3靠近栅介质的部分为器件的沟道。并在多晶硅栅右侧栅介质中掺入负电荷。
实施例4
如图3-图12所示，本实施例提供一种上述P+屏蔽层电位可调碳化硅MOSFET器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上以多晶硅为注入阻挡层注入铝离子形成P+屏蔽层；
第二步：外延形成P型基区；
第三步：注入氮离子形成N+场截止层；
第四步：注入铝离子形成P+欧姆接触区；
第五步：注入氮离子形成N+源区并激活退火；
第六步：刻蚀栅槽并干氧氧化生成栅氧化层，随后在氮气氛围下的退火；
第七步：淀积多晶硅，进行离子注入并退火并对多晶硅进行图形化；
第八步：淀积源极、栅极金属；
第九步：刻蚀金属形成源电极、栅电极；
第十步：淀积漏极金属形成电极。
所述器件栅介质层端为栅极，N+衬底端为漏极，N+源区和P+接触区为源极；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (1)
1.一种P+屏蔽层电位可调碳化硅MOSFET器件，其特征在于：包括漏极金属(6)、漏极金属(6)上方的N+衬底(5)、N+衬底(5)上方的N-漂移区(4)；所述N-漂移区(4)的内部上方中间设有多晶硅栅(9)及栅介质(8)填充的凹槽，凹槽左侧为P型第一基区(3)，凹槽右下方为P+屏蔽层(10)；所述P+屏蔽层(10)左上方具有N型基区(13)，所述P+屏蔽层(10)右上方具有N+场截止层(12)；所述P型第一基区(3)左上方为第一P+欧姆接触区(2)，所述P型第一基区(3)右上方为N+源区(7)；所述N型基区(13)上方为第二P+欧姆接触区(21)；N+源区(7)与第一P+欧姆接触区(2)上方为第一源极金属(1)；所述第二P+欧姆接触区(21)与N+场截止层(12)上方为第二源极金属(11)；所述多晶硅栅(9)上方为栅极金属(14)，P型第一基区(3)靠近栅介质的部分为器件的沟道。
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- 2019-03-18 CN CN201910204773.4A patent/CN109920839B/zh active Active
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| CN109920839A (zh) | 2019-06-21 |
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