CN109885905B - 一种提高数字电路功能验证效率的验证系统 - Google Patents
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Abstract
本发明提供了一种提高数字电路功能验证效率的验证系统，该验证系统主要采用Zynq UltraScale+MPSoC EG Devices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，即使该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性；在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。
Description
技术领域
本发明涉及集成电路测试验证的技术领域，特别涉及一种提高数字电路功能验证效率的验证系统。
背景技术
目前，集成电路广泛应用于不同领域中，由于不同领域分别具有技术上的专一性，为了提高集成电路对不同领域的适用性和场景专属性，已经研发出相应的专用集成电路(Application Specific Integrated Circuit，ASIC)和片上系统(System-on-Chip，SoC)芯片，该专用集成电路ASIC和片上系统芯片共同形成控制电路的核心部件。随着对集成电路装置在控制和响应功能方面不断提出扩展性的要求，该专用集成电路ASIC和片上系统芯片的功能复杂性和电路规模也逐渐增加。对于专用集成电路ASIC和片上系统芯片而言，其功能复杂性的增加和电路规模的增大都意味着自身在设计、生产和应用过程中所带来的不确定性也随之增大，因此为了保证专用集成电路ASIC和片上系统芯片相关产品性能和工作的稳定性，有必要对该专用集成电路ASIC和片上系统芯片进行数字芯片的验证操作，该数字芯片的验证操作已经成为整个集成电路设计的重要一环，其通常占用了集成电路设计的大部分工作量。另外，集成电路设计在早期阶段主要体现于数字芯片的功能验证，若数字芯片设计中存在的逻辑功能错误能够在设计早期阶段被发现，这样可有效降低逻辑功能错误导致的不必要的数字芯片返工风险。
现有的针对数字芯片功能验证手段包括基于软件仿真功能验证、基于硬件加速器验证和基于现场可编程阵列FPGA原型验证这三种，其中，基于软件仿真功能验证是应用最为广泛的一种验证手段，尤以基于通用验证方法学UVM的功能验证最为常用，但是基于软件仿真功能验证在应对多功能和大规模系统的设计中需要大量的验证激励，而运行这些验证激励需要耗费的时间都以天为单位计算，故该类验证手段的验证周期长；基于硬件加速器验证采用的设备价格昂贵，这阻碍了其广泛推广到许多使用者或者研发团队中，并且针对硬件加速器的新版定制设计芯片也要耗费大量的时间；基于现场可编程阵列FPGA原型验证则需要设计人员使用硬件描述语言HDL来实现几乎所有的特征验证，即使简单的验证激励修改也需要对整个芯片设计重新综合与适配，修改验证激励和重新综合适配的过程也会耗费大量的时间以及极容易出现错误。
发明内容
现有专用集成电路ASIC和片上系统芯片的数字芯片验证手段普遍存在验证耗时长、验证设备价格高昂和验证出错率较高等不同问题，其根本原因在于上述的数字芯片验证手段在验证过程中，验证系统的软件层和硬件层各自的验证过程并不是相互分离独立的；此外，现有的数字芯片验证手段对于专用集成电路ASIC和片上系统芯片的类型具有专属性，即需要根据专用集成电路ASIC或者片上系统芯片的实际电路结构和逻辑功能设计一种专属的验证系统，而该验证系统并不适用于其他类型专用集成电路ASIC或者片上系统芯片的验证，这使得新的数字芯片验证系统的搭建会耗费大量的时间，也就必然导致数字芯片验证手段的验证周期长和验证价格高昂。
针对现有技术存在的缺陷，本发明提供一种提高数字电路功能验证效率的验证系统，该验证系统主要采用Zynq UltraScale+MPSoC EG Devices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，就算该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性，在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。
本发明提供一种提高数字电路功能验证效率的验证系统，所述验证系统包括验证平台，所述验证平台用于对数字模块或者数字SoC系统这两种类型的被验设计DUT进行功能验证，其特征在于：
所述验证平台对所述数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过一设计的协议桥传输至所述数字模块中，随后将所述数字模块的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证；
所述验证平台对所述数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过另一设计的协议桥传输至所述数字SoC系统中，随后将所述数字SoC系统的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心进行对比以实现所述数字SoC系统的功能验证；或者，当所述数字SoC系统包含DDR3或者DDR4时，在验证所述DDR3或者DDR4时直接将所述处理器系统PS的DDR3或者DDR4与所述数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时所述处理器系统PS的核心进行对比以实现所述数字SoC系统中DDR3或者DDR4的功能验证；
进一步，所述数字模块和所述数字SoC系统均可移植到所述验证平台上；所述验证系统能够实现自身软件层和硬件层的分割以保证所述协议桥关于所述验证系统的可移植操作，以使得所述协议桥对于接口相同的不同被验设计DUT具有可直接重用性；
进一步，所述高层次语言为C语言、C++语言或者JAVA中的任意一者；
进一步，将所述激励执行的结果按照正确的时序通过协议桥传输至数字模块或者数字SoC系统这两种类型的被验设计DUT中具体包括先根据被验设计DUT的接口确定协议桥的类型，同时将高层次语言编写的激励经处理器系统PS的核心执行产生数据队列，再按照所述正确的时序将所述数据队列输送至被验设计DUT中；
进一步，当所述被验设计DUT的接口为AHB时，所述协议桥的类型相应为AXI-to-AHB；或者，当所述被验设计DUT的接口为Avalon时，所述协议桥的类型相应为AXI-to-Avalon；或者，当所述被验设计DUT的接口为wishbone时，所述协议桥的类型相应为AXI-to-wishbone；
进一步，在数字模块或者数字SoC系统这两种类型的被验设计DUT的输出输送至嵌入式逻辑分析仪ELA后，所述嵌入式逻辑分析仪ELA能够在所述被验设计DUT的验证过程中实时显示所述被验设计DUT的验证结果，从而对所述验证过程中存在的错误点进行定位；
进一步，所述处理器系统PS的核心进行对比以实现对所述数字模块的功能验证具体包括所述处理器系统PS的核心将通过所述设计的协议桥获得的所述数字模块的输出结果与一参考结果进行对比分析，从而得到关于所述数字模块的功能验证覆盖率和功能验证报告；
进一步，所述处理器系统PS的核心进行对比以实现对所述数字SoC系统的功能验证具体包括所述处理器系统PS的核心将获得的来自协议桥或者DDR3或者DDR4的回送结果与一参考结果进行对比分析，从而得到关于所述数字SoC系统的功能验证覆盖率和功能验证报告；
进一步，在与一参考结果进行对比分析中，所述对比分析进一步包括分别标记已通过的功能验证项和未通过的功能验证项，再根据所述已通过的功能验证项得到所述功能验证覆盖率和所述功能验证报告，而对应所述未通过的功能验证项，则采用修改软件层功能验证程序和检查原始设计的方式来提高功能验证覆盖率；
进一步，当所述数字SoC系统具有通过所述DDR3或者DDR4或者协议桥无法验证的外设单元时，通过回环结构将所述处理器系统PS对应的外设单元与所述数字SoC系统的外设单元直接相连后，对所述数字SoC系统的所述外设单元进行功能验证。
相比于现有技术，本发明的提高数字电路功能验证效率的验证系统主要采用ZynqUltraScale+MPSoC EG Devices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，就算该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性，在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种提高数字电路功能验证效率的验证系统的结构示意图。
图2为本发明提供的一种提高数字电路功能验证效率的验证系统中数字模块的功能验证流程示意图。
图3为本发明提供的一种提高数字电路功能验证效率的验证系统中数字SoC系统的功能验证流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，为本发明实施例提供的一种提高数字电路功能验证效率的验证系统的结构示意图。该验证系统是采用Zynq UltraScale+MPSoC EG Devices作为验证平台来分别对数字模块module和数字SoC系统进行功能验证操作；优选地，该验证平台对该数字模块module和数字SoC系统的功能验证操作是分割进行的，该验证平台在同一时间段只能对该数字模块module或者该数字SoC系统进行功能验证操作；优选地，该验证平台只包括处理器系统PS和可编程逻辑PL这两个部分，该处理器系统PS和可编程逻辑PL之间能够进行数据信号的交互。相应地，该可编程逻辑PL用于进行不同被验设计DUT的移植，其中该被验设计DUT可为数字模块module或者数字SoC系统，这样通过在该可编程逻辑PL上移植不同的数字模块module或者数字SoC系统能够使得该验证平台对不同数字模块module或者数字SoC系统进行对应的功能验证操作。此外，该可编程逻辑PL还包括一嵌入式逻辑分析仪ELA，该嵌入式逻辑分析仪ELA用于接收来自该被验设计DUT的输出结果并将该输出结果进行显示，从而使得在该数字模块module或者数字SoC系统在功能验证过程中能够通过该嵌入式逻辑分析仪ELA直观实时地获取该功能验证过程的状态。进一步，该处理器系统PS可包括但不限于处理器系统的核心和DDR3以及DDR4，其中该处理器系统的核心为四核A53。
该验证系统的功能验证操作包括基于该验证平台对该数字模块module或者数字SoC系统进行功能验证；相应地，该验证平台对该数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将该激励执行的结果按照正确的时序通过一设计的协议桥传输至该数字模块中，随后将该数字模块的输出通过该协议桥回送至该处理器系统PS的核心中、并且该数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，该处理器系统PS的核心进行对比以实现对该数字模块的功能验证；该验证平台对该数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将该激励执行的结果按照正确的时序通过另一设计的协议桥传输至该数字SoC系统中，随后将该数字SoC系统的输出通过该协议桥回送至该处理器系统PS的核心中、并且该数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，该处理器系统PS的核心进行对比以实现该数字SoC系统的功能验证；或者，当该数字SoC系统包含DDR3或者DDR4时，在验证该DDR3或者DDR4时直接将该处理器系统PS的DDR3或者DDR4与该数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时该处理器系统PS的核心进行对比以实现该数字SoC系统中DDR3或者DDR4的功能验证。
从上述验证系统的功能验证过程可知，该验证系统在对数字模块module或者数字SoC系统进行功能验证的过程中能够实现软件层和硬件层的有效分离，并且该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性，在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。
优选地，该数字模块和所述数字SoC系统均可移植到该验证平台上；该验证系统能够实现自身软件层和硬件层的分割以保证所述协议桥关于该验证系统的可移植操作，以使得该协议桥对于接口相同的不同被验设计DUT具有可直接重用性。
优选地，该高层次语言为C语言、C++语言或者JAVA中的任意一者。
优选地，将该激励执行的结果按照正确的时序通过协议桥传输至数字模块或者数字SoC系统这两种类型的被验设计DUT中具体包括先根据被验设计DUT的接口确定协议桥的类型，同时将高层次语言编写的激励经处理器系统PS的核心执行产生数据队列，再按照该正确的时序将所述数据队列输送至被验设计DUT中。
优选地，当该被验设计DUT的接口为AHB时，该协议桥的类型相应为AXI-to-AHB；或者，当该被验设计DUT的接口为Avalon时，该协议桥的类型相应为AXI-to-Avalon；或者，当该被验设计DUT的接口为wishbone时，该协议桥的类型相应为AXI-to-wishbone。
优选地，在数字模块或者数字SoC系统这两种类型的被验设计DUT的输出输送至嵌入式逻辑分析仪ELA后，该嵌入式逻辑分析仪ELA能够在该被验设计DUT的验证过程中实时显示该被验设计DUT的验证结果，从而对该验证过程中存在的错误点进行定位。
优选地，该处理器系统PS的核心进行对比以实现对该数字模块的功能验证具体包括该处理器系统PS的核心将通过该设计的协议桥获得的该数字模块的输出结果与一参考结果进行对比分析，从而得到关于该数字模块的功能验证覆盖率和功能验证报告。实际上，该功能验证覆盖率是数字模块功能验证的一项重要指标，其实质上反映了激励数据对该被验设计DUT覆盖程度的高低，即该功能验证覆盖率越高，则该激励数据对该被验设计DUT的覆盖程度也相应的越高。
优选地，该处理器系统PS的核心进行对比以实现对该数字SoC系统的功能验证具体包括该处理器系统PS的核心将获得的来自协议桥或者DDR3或者DDR4的回送结果与一参考结果进行对比分析，从而得到关于该数字SoC系统的功能验证覆盖率和功能验证报告。
优选地，在与一参考结果进行对比分析中，该对比分析进一步包括分别标记已通过的功能验证项和未通过的功能验证项，再根据该已通过的功能验证项得到该功能验证覆盖率和所述功能验证报告，而对应该未通过的功能验证项，则采用修改软件层功能验证程序和检查原始设计的方式来提高功能验证覆盖率。
优选地，当该数字SoC系统具有通过该DDR3或者DDR4或者协议桥无法验证的外设单元时，通过回环结构将所述处理器系统PS对应的外设单元与该数字SoC系统的外设单元直接相连后，对该数字SoC系统的该外设单元进行功能验证。
参阅图2，为本发明实施例提供的一种提高数字电路功能验证效率的验证系统中数字模块的功能验证流程示意图。从该图2可见，在该数字模块module的验证中，利用高层次语言编写激励后，通过该处理器系统PS的四核A53执行，并利用硬件描述语言HDL进行协议桥的设计，比如，若被验设计的接口为AHB，则需要设计的协议桥类型为AXI-to-AHB。当协议桥设计完毕后，相应的激励数据队列可按照正确时序输送至该被验设计DUT中，该被验设计DUT输出的验证结果队列同样通过该协议桥回送至该处理器系统PS的四核A53中并完成相应的功能验证覆盖率的对比和分析处理。此外，为了验证系统中各个部分的可移植特性以达到提高验证效率的目的，该验证系统的软件层和硬件层通过该协议桥被很好地分割隔离，而激励数据的输送方向为由上至下以及验证结果的输送方向为由下向上，上述两个输送过程互不干扰。此外，该数字模块的输出通过该协议桥回送至该处理器系统PS的四核A53中、并且该数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，该处理器系统PS的四核A53进行对比以实现对该数字模块的功能验证
参阅图3，为本发明实施例提供的一种提高数字电路功能验证效率的功能验证系统中数字SoC系统的验证流程示意图。从该图3可见，在该数字SoC系统的验证中，利用高层次语言编写激励后，通过该处理器系统PS的四核A53执行，相应地，将该激励执行的结果按照正确的时序通过另一设计的协议桥传输至该数字SoC系统中，随后将该数字SoC系统的输出通过该协议桥回送至该处理器系统PS的核心中、并且该数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，该处理器系统PS的核心进行对比以实现该数字SoC系统的功能验证。另外，当该数字SoC系统包含DDR3或者DDR4时，在验证该DDR3或者DDR4时直接将该处理器系统PS的DDR3或者DDR4与该数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时该处理器系统PS的核心进行对比以实现该数字SoC系统中DDR3或者DDR4的功能验证。
还有，当该数字SoC系统具有通过该DDR3或者DDR4或者协议桥无法验证的外设单元时，通过回环结构将该处理器系统PS对应的外设单元与该数字SoC系统的外设单元直接相连后，对该数字SoC系统的所述外设单元进行功能验证，其中，该回环结构可优选为PCIe接口的形式。
从上述实施例可以看出，该提高数字电路功能验证效率的验证系统主要采用ZynqUltraScale+MPSoC EG Devices作为验证平台来进行相应的验证操作，并且该验证操作在执行过程中能够实现软件层和硬件层的有效分离，而分离后的硬件层只需要编译一次，就算该软件层发生改动后其也不需要对该硬件层重新编译，这就避免了软件层和硬件层不分离导致每次改动高层次语言编写激励时该硬件层都需要编译的麻烦；此外，该验证系统还设计和使用具有重复可用性的协议桥和验证激励，这提高了验证系统的可移植性，在新的被验设计DUT可直接利用具有重复可用性的协议桥或者验证激励的情况下，其大大减少新的验证系统的搭建周期，从而减少了被验设计DUT的功能验证周期。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种提高数字电路功能验证效率的验证系统，所述验证系统包括验证平台，所述验证平台用于对数字模块或者数字SoC系统这两种类型的被验设计DUT进行功能验证，其特征在于：
所述验证平台对所述数字模块进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过一设计的协议桥传输至所述数字模块中，随后将所述数字模块的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字模块的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心将所述数字模块的输出结果与一参考结果进行对比以实现对所述数字模块的功能验证；
所述验证平台对所述数字SoC系统进行功能验证具体包括，通过处理器系统PS的核心执行由高层次语言编写的激励，并将所述激励执行的结果按照正确的时序通过另一设计的协议桥传输至所述数字SoC系统中，随后将所述数字SoC系统的输出通过所述协议桥回送至所述处理器系统PS的核心中、并且所述数字SoC系统的输出同时输送至嵌入式逻辑分析仪ELA中，所述处理器系统PS的核心将所述数字SoC系统的输出结果与一参考结果进行对比以实现所述数字SoC系统的功能验证；当所述数字SoC系统包含DDR3或者DDR4时，在验证所述DDR3或者DDR4时直接将所述处理器系统PS的DDR3或者DDR4与所述数字SoC系统的DDR3或者DDR4相连以进行数据的发送与接收，此时，所述处理器系统PS的核心将数字SoC系统中DDR3或者DDR4的回送结果与一参考结果进行对比以实现所述数字SoC系统中DDR3或者DDR4的功能验证；
在数字模块或者数字SoC系统这两种类型的被验设计DUT的输出输送至嵌入式逻辑分析仪ELA后，所述嵌入式逻辑分析仪ELA能够在所述被验设计DUT的验证过程中实时显示所述被验设计DUT的验证结果，从而对所述验证过程中存在的错误点进行定位。
2.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述数字模块和所述数字SoC系统均可移植到所述验证平台上；所述验证系统能够实现自身软件层和硬件层的分割以保证所述协议桥关于所述验证系统的可移植操作，以使得所述协议桥对于接口相同的不同被验设计DUT具有可直接重用性。
3.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述高层次语言为C语言、C++语言或者JAVA中的任意一者。
4.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：将所述激励执行的结果按照正确的时序通过协议桥传输至数字模块或者数字SoC系统这两种类型的被验设计DUT中具体包括先根据被验设计DUT的接口确定协议桥的类型，同时将高层次语言编写的激励经处理器系统PS的核心执行产生数据队列，再按照所述正确的时序将所述数据队列输送至被验设计DUT中。
5.如权利要求4所述的提高数字电路功能验证效率的验证系统，其特征在于：当所述被验设计DUT的接口为AHB时，所述协议桥的类型相应为AXI-to-AHB；或者，当所述被验设计DUT的接口为Avalon时，所述协议桥的类型相应为AXI-to-Avalon；或者，当所述被验设计DUT的接口为wishbone时，所述协议桥的类型相应为AXI-to-wishbone。
6.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述处理器系统PS的核心将所述数字模块的输出结果与一参考结果进行对比以实现对所述数字模块的功能验证具体包括：所述处理器系统PS的核心将通过所述设计的协议桥获得的所述数字模块的输出结果与一参考结果进行对比分析，从而得到关于所述数字模块的功能验证覆盖率和功能验证报告。
7.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：所述处理器系统PS的核心将所述数字Soc系统的输出结果与一参考结果进行对比以实现对所述数字SoC系统的功能验证具体包括：所述处理器系统PS的核心将获得的来自协议桥或者DDR3或者DDR4的回送结果与一参考结果进行对比分析，从而得到关于所述数字SoC系统的功能验证覆盖率和功能验证报告。
8.如权利要求6或7所述的提高数字电路功能验证效率的验证系统，其特征在于：在与一参考结果进行对比分析中，所述对比分析进一步包括分别标记已通过的功能验证项和未通过的功能验证项，再根据所述已通过的功能验证项得到所述功能验证覆盖率和所述功能验证报告，而对应所述未通过的功能验证项，则采用修改软件层功能验证程序和检查原始设计的方式来提高功能验证覆盖率。
9.如权利要求1所述的提高数字电路功能验证效率的验证系统，其特征在于：当所述数字SoC系统具有通过所述DDR3或者DDR4或者协议桥无法验证的外设单元时，通过回环结构将所述处理器系统PS对应的外设单元与所述数字SoC系统的外设单元直接相连后，对所述数字SoC系统的所述外设单元进行功能验证。
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