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CN109841569A - 具有增强的栅极接触件和阈值电压的栅极结构及其方法 - Google Patents

具有增强的栅极接触件和阈值电压的栅极结构及其方法 Download PDF

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CN109841569A CN201810790528.1A CN201810790528A CN109841569A CN 109841569 A CN109841569 A CN 109841569A CN 201810790528 A CN201810790528 A CN 201810790528A CN 109841569 A CN109841569 A CN 109841569A
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Abstract

该半导体结构包括具有第一区和与第一区相邻的第二区的半导体衬底；形成在第一区内的半导体衬底上的第一鳍；设置在第二区内的半导体衬底上的第一浅沟槽隔离(STI)部件；以及第一栅极堆叠件，包括直接设置在第一区内的第一鳍上的第一区段和延伸至第二区内的第一STI部件的第二区段。第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层。第一区内的第一栅极堆叠件的第一区段没有LRM层。本发明实施例涉及具有增强的栅极接触件和阈值电压的栅极结构及其方法。

Description

具有增强的栅极接触件和阈值电压的栅极结构及其方法
技术领域
本发明实施例涉及具有增强的栅极接触件和阈值电压的栅极结构及其方法。
背景技术
集成电路形成在半导体衬底上并且包括配置并一起连接至功能电路的诸如晶体管、二极管和/或电阻器的各种器件。特别地，集成电路还包括诸如金属氧化物半导体FET(MOSFET)或互补MOSFET的场效应晶体管，其中，每个包括用于控制相应FET的沟道区的栅电极。当通过各种技术节点按比例缩小诸如MOSFET的半导体器件时，采用高k介电材料和金属来形成栅极堆叠件。然而，在形成用于n型MOS(nMOS)晶体管和p型MOS(pMOS)晶体管的金属栅极堆叠件的方法中，当为了该目的而集成该工艺和材料时可能出现各种问题。例如，当使用填充金属来形成金属栅极时，可能无意中增加晶体管的阈值电压。此外，金属栅极的不均匀性导致器件性能变化。因此，为了在相同的衬底中制造各个器件，制造成本、材料集成度和器件性能(诸如晶体管阈值电压和接触电阻)都是要考虑的因素。因此，期望具有新的器件结构以及制造该器件结构的方法来解决以上关于增强的电路性能的问题。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底，具有第一区和与所述第一区相邻的第二区；第一鳍，形成在所述第一区内的所述半导体衬底上；第一浅沟槽隔离(STI)部件，设置在所述第二区内的所述半导体衬底上；以及第一栅极堆叠件，包括直接设置在所述第一区内的所述第一鳍上的第一区段和延伸至所述第二区内的所述第一浅沟槽隔离部件的第二区段，其中，所述第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层，第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层，其中，所述第一区内的所述第一栅极堆叠件的第一区段没有所述低电阻金属层。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，具有第一区和第二区；第一鳍，设置在所述第一区内的所述半导体衬底上，以及第二鳍，设置在所述第二区内的所述半导体衬底上；第一栅极堆叠件，直接设置在所述第一鳍上，其中，所述第一栅极堆叠件依次包括低电阻金属(LRM)、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层；以及第二栅极堆叠件，直接设置在所述第二鳍上，其中，所述第二栅极堆叠件没有所述低电阻金属并且包括所述第一氮化钽钛层、氮化钛铝层，其中，所述低电阻金属包括钨、铜、铝和铜铝合金中的至少一种。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：在半导体衬底中形成隔离部件，从而限定第一区中的第一鳍和第二区中的第二鳍；在所述第一鳍上形成第一伪栅极堆叠件，并且在所述第二鳍上形成第二伪栅极堆叠件；在所述衬底上沉积层间介电(ILD)层；通过蚀刻工艺去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件，从而在所述层间介电层中产生第一栅极沟槽和第二栅极沟槽；在所述第一栅极沟槽和所述第二栅极沟槽中沉积第一氮化钽钛层；在所述第一氮化钽钛层上沉积氮化钛铝层以填充所述第一栅极沟槽和所述第二栅极沟槽；形成图案化的掩模以覆盖所述第二区并暴露所述第一区；对所述第一栅极沟槽中的氮化钛铝层实施蚀刻工艺；在所述第一栅极沟槽中沉积第二氮化钽钛层；以及在所述第一栅极沟槽中填充低电阻金属。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是在一个实施例中根据本发明的各个方面构造的半导体器件结构的顶视图。
图1B和图1C分别是根据一些实施例的沿着虚线AA'和BB'截取的图1A的半导体结构的截面图。
图2和图3分别是根据一些实施例的沿着虚线CC'和EE'截取的图1A的半导体结构的截面图。
图4和5是根据各个实施例的沿着虚线DD'截取的图1A的半导体结构的截面图。
图6和图7是根据各个实施例的沿着虚线FF'截取的图1A的半导体结构的截面图。
图8是根据一些实施例的制造半导体结构的方法的流程图。
图9是根据一些实施例的制造半导体结构的金属栅极堆叠件的方法的流程图。
图10A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图10B是根据本发明的各个方面构造的沿着虚线A-A'截取的图10A的半导体结构的截面图。
图11A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图11B是根据本发明的各个方面构造的沿着虚线A-A'截取的图11A的半导体结构的截面图。
图12A、13A和图14A是根据本发明的各个方面构造的在各个制造阶段处的半导体结构的顶视图。
图12B、图13B和图14B分别是根据本发明的各个方面构造的在各个制造阶段处沿着虚线A-A'截取的半导体结构的截面图。
图12C、图13C和图14C分别是根据本发明的各个方面构造的在各个制造阶段处沿着虚线BB'截取的半导体结构的截面图。
图15A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图15B和图15C分别是根据一些实施例的沿着虚线AA'和BB'截取的图15A的半导体结构的截面图。
图16A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图16B、图16C、图16D和图16E分别是根据一些实施例的沿着虚线AA'、BB'、CC'和DD'截取的图16A的半导体结构的截面图。
图17A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图17B和图17C分别是根据一些实施例的沿着虚线AA'和BB'截取的图17A的半导体结构的截面图。
图18A是根据本发明的各个方面构造的在制造阶段处的半导体结构的顶视图。
图18B和图18C分别是根据一些实施例的沿着虚线AA'和BB'截取的图18A的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。应当理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并不旨在限制本发明。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。例如，如果将图中的器件翻过来，则描述为在其他元件或部件“在…下面”或“在…下方”的元件将被定位于在其他元件或部件“之上”。因此，说明性术语“在...下面”可包括在...之上和在...下面的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1A是在一个实施例中根据本发明的各个方面构造的半导体结构(或工件)100的截面图。图1B是根据一些实施例的沿着虚线AA’的部分半导体结构100的截面图。图1C是根据一些实施例的沿着虚线BB’的部分半导体结构100的截面图。参考图1A至图1C和其他图共同地描述半导体结构100及其制造方法。在一些实施例中，半导体结构100形成在鳍有源区上并且包括鳍式场效应晶体管(FinFET)。在一些实施例中，半导体结构100形成在平坦的鳍有源区上并且包括平面场效应晶体管(FET)。半导体结构100包括双栅极介电FET，双栅极介电FET可以是n型、p型或具有n型FET(nFET)和p型FET(pFET)两者的互补MOSFET。作为仅用于说明而非限制的实例，双栅极介电FET是nFET。
半导体结构100包括衬底102。衬底102包括块状硅衬底。可选地，衬底102可包括诸如晶体结构的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。可能的衬底102还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
衬底102还包括形成在衬底102上并且限定衬底102上的各个有源区(诸如第一区102A中的第一有源区106和第二区102B中的第二有源区108)的诸如隔离部件104的各个隔离部件。在本实施例中，第一有源区106设计为用于将形成在其上的各个nFET；并且第二有源区108设计为用于将形成在其上的各个pFET。隔离部件104利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术来限定并且电隔离各个有源区。隔离部件104包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过任何合适的工艺来形成隔离部件104。作为一个实例，形成STI部件包括使用光刻工艺以暴露衬底的部分，在衬底的暴露部分中蚀刻(例如，通过使用干蚀刻和/或湿蚀刻)沟槽，以及用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)，并且通过诸如化学机械抛光工艺(CMP)的抛光工艺平坦化衬底并去除介电材料的多余部分。在一些实例中，填充的沟槽可以具有诸如热氧化物衬垫层和氮化硅或氧化硅的填充层的多层结构。
有源区(诸如106和108)是具有半导体表面的那些区域，其中，在该半导体表面中，形成各个掺杂部件并且配置为诸如二极管、晶体管和/或其他合适的器件的一个或多个器件。有源区可以包括通过外延生长形成在衬底102上的类似于衬底102的块状半导体材料(诸如硅)的半导体材料或诸如硅锗(SiGe)、碳化硅(SiC)或多个半导体材料层(诸如可选的硅和硅锗层)的不同的半导体材料，从而用于性能增强，诸如增加载流子迁移率的应变效应。第一有源区106和第二有源区108均具有在X方向上定向的细长形状。X方向正交于Y方向，X和Y方向两者限定衬底102的顶面。顶面具有沿着Z方向的法线方向，其中，Z方向正交于X方向和Y方向两者。
在本实施例中，有源区106和108是三维的，诸如在衬底102之上突出的鳍有源区。鳍有源区从衬底102突出并且提供三维轮廓以用于沟道区(或简称为沟道)与栅电极之间更有效的连接。可通过选择性蚀刻以凹进隔离部件104，或选择性外延生长以生长具有与衬底102相同或不同的半导体的有源区，或它们的组合来形成鳍有源区。第一鳍有源区106和第二鳍有源区108也分别简称为第一鳍106和第二鳍108。
第一鳍106设置在第一区102A中并且与具有大尺寸的隔离部件相邻。因此，第一区102A进一步分成两个子区：鳍间区102C和隔离区102D。鳍间区102C和隔离区102D在图案密度方面基本不同，并因此在制造行为上不同。在鳍间区102C中，第一鳍106密集地配置为在相邻鳍之间具有小间隙。尽管隔离部件104仍然存在于鳍间区的鳍间隙中，但沿着Y方向的这些间隙的尺寸(诸如图1A中的d1)基本小于隔离区102D中的隔离部件104的尺寸d2。在一些实例中，比率d2/d1大于5。在一些实例中，比率d2/d1大于10。根据一些实施例，在鳍间区102C中，第一鳍106的数量大于5。
类似地，第二区102B也分成两个子区：鳍间区102E和隔离区102F。以与第一区102A类似的方式，鳍间区102E和隔离区102F的图案密度基本不同。特别地，在鳍间区102E中，第二鳍108密集地配置为在相邻鳍之间具有小间隙。根据各个实例，沿着Y方向的这些间隙的尺寸基本小于隔离区102F中的隔离部件104的尺寸，诸如这两个尺寸的比率大于5或大于10。根据一些实施例，在鳍间区102E中，第二鳍108的数量大于5。
半导体衬底102还包括配置为形成各种器件或器件的组件的各种掺杂部件，诸如n型掺杂阱、p型掺杂阱、源极和漏极、其他掺杂部件或它们的组合。在本实施例中，半导体衬底102包括第一区102A中的第一类型的掺杂阱110。掺杂阱110掺杂有p型掺杂剂(因此称为p阱)。在第一鳍106中形成p阱110。可以通过离子注入或其他合适的技术将p阱110中的掺杂剂(诸如硼)引入到第一鳍106中。例如，p阱110可以通过以下过程形成，该过程包括在衬底102上形成具有开口的图案化掩模，其中，开口限定用于p阱110的区域；并且使用图案化掩模作为注入掩模实施离子注入以将p型掺杂剂(诸如硼)引入到第一鳍106中。图案化掩模可以是通过光刻形成的图案化的抗蚀剂层或通过沉积、光刻工艺和蚀刻形成的图案的硬掩模。
类似地，半导体衬底102可以包括第二区102B中的第二类型的掺杂阱111，其中，第二类型与第一类型的导电性相反。在本实例中，掺杂阱111掺杂有n型掺杂剂(因此称为n阱)。在第二鳍108中形成n阱111。可以通过离子注入或其他合适的技术将n阱111中的掺杂剂(诸如磷)引入到第二鳍108中。
半导体结构100还包括设置在第一区102A中并且具有在Y方向上定向的细长形状的第一栅极堆叠件112。第一栅极堆叠件112设置在鳍间区102C中的第一鳍106上并且从鳍间区102C连续地延伸至隔离区102D。第一栅极堆叠件112包括栅极介电层和形成在其上的栅电极。此外，第一栅极堆叠件112在鳍间区102C和隔离区102D中具有不同的结构，这将在后面进一步详细描述。可以在第一栅极堆叠件112的侧壁上进一步形成栅极间隔件116。在一些实例中，栅极间隔件116包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。栅极间隔件116可以具有多层结构并且可以通过沉积介电材料然后进行各向异性蚀刻(诸如等离子体蚀刻)来形成。
半导体结构100还包括设置在第二区102B中并且具有在Y方向上定向的细长形状的第二栅极堆叠件114。第二栅极堆叠件114设置在鳍间区102E中的第二鳍108上并且从鳍间区102E连续地延伸至隔离区102F。第二栅极堆叠件114包括栅极介电层和形成在其上的栅电极。第二栅极堆叠件114不同于第一栅极堆叠件112。此外，第二栅极堆叠件114在鳍间区102E和隔离区102F中具有不同的结构。可以在第二栅极堆叠件114的侧壁上进一步形成栅极间隔件116。第一栅极堆叠件112和第二栅极堆叠件114形成在后栅极工艺中，其中，首先形成伪栅极堆叠件，并且然后通过包括蚀刻、沉积和抛光的工序通过金属栅极堆叠件进行替换。
参考图2-图7进一步详细描述第一栅极叠堆叠件112和第二栅极堆叠件114，其中，图2至图7是根据本发明的各个方面构造的部分半导体结构100的截面图。特别地，图2是沿着虚线CC'截取的隔离区102D中的第一栅极堆叠件112的截面图；图3是沿着虚线EE'截取的隔离区102F中的第二栅极堆叠件114的截面图；图4和图5是根据各个实施例的在位于相邻鳍之间的间隙中沿着虚线DD'截取的鳍间区102C中的第一栅极堆叠件112的截面图；以及图6和图7是根据各个实施例的在位于相邻鳍之间的间隙中沿着虚线FF'截取的鳍间区102E中的第二栅极堆叠件114的截面图。为了比较，下面并行地描述第一栅极堆叠件112和第二栅极叠堆叠件114。
第一栅极堆叠件112包括隔离区102D中的第一区段和鳍间区102C中的第二区段。图2中示出隔离区102D中的第一栅极堆叠件112的第一区段。第一区段中的第一栅极堆叠件112包括栅极介电层202和栅电极。栅极介电层202可以包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料的介电材料。在本实施例中，栅极介电层是诸如金属氧化物、金属氮化物或金属氮氧化物的高k介电材料层。在各个实例中，高k介电材料层包括通过诸如金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或分子束外延(MBE)的合适的方法形成的金属氧化物：ZrO2、Al2O3和HfO2。在一些实施例中，在后高k工艺中形成栅极介电层202，所以栅极介电层为U形并且从底面和侧壁围绕栅电极。栅极介电层202还可以包括插接在半导体衬底和高k介电材料之间的界面层。根据一些实例，界面层包括通过ALD、热氧化或紫外-臭氧氧化形成的氧化硅。
仍然参考图2，第一区段中的第一栅极堆叠件112的栅电极包括依次堆叠的第一氮化钽钛层206、氮化钛铝层208和第二氮化钽钛层210以及低电阻金属(LRM)层212。第一氮化钽钛层206、氮化钛铝层208和第二氮化钽钛层210均为U形，并包裹在LRM层212周围。LRM层212包括诸如钨、铜、铝、铝铜合金或具有低电阻的其他合适的金属/金属合金的一种低电阻金属。
第二栅极堆叠件114也包括隔离区102F中的第一区段和鳍间区102E中的第二区段。图3中示出隔离区102F中的第二栅极堆叠件114的第一区段。第一区段中的第二栅极堆叠件114包括栅极介电层202和栅电极。栅极介电层202类似于第一栅极堆叠件112的栅极介电层。例如，栅极介电层202可以包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料的介电材料。在本实施例中，栅极介电层是通过诸如MOCVD、PVD、ALD或MBE的合适的方法形成的诸如金属氧化物、金属氮化物或金属氮氧化物的高k介电材料层。在一些实施例中，栅极介电层202还可以包括插接在半导体衬底102和高k介电材料之间的界面层。
仍然参考图3，第一区段中的第二栅极堆叠件114的栅电极包括第一氮化钽钛层206和氮化钛铝层208。然而，第二栅极堆叠件114没有LRM并且没有第二氮化钽钛层210。在本实施例中，第一氮化钽钛层206是U形的并且被也是U形的栅极介电层202围绕。此外，氮化钛铝层208成形为具有限定在其中的空隙(也称为气隙)310。如上所述，当比较隔离区内的相应第一区段时，第一栅极堆叠件112和第二栅极堆叠件114彼此不同。
相应的鳍间区中的第一栅极堆叠件和第二栅极堆叠件也具有不同的结构，并且下面参考图4和图5进行描述。当鳍间区102C内的第一鳍106的数量大于5时，图4示出相应的结构；并且在图5中示出当鳍间区102C内的第一鳍106的数量等于2时的相应结构。鳍间区102C中的第一栅极堆叠件112的第二区段不同于第一区段。
参考图4，鳍间区102C中的第一栅极堆叠件112的第二区段包括与第一区段类似的栅极介电层202。例如，栅极介电层202包括诸如金属氧化物、金属氮化物或金属氮氧化物的高k介电材料层。第二区段中的第一栅极堆叠件112的栅电极包括第一氮化钽钛层206、氮化钛铝层208和第二氮化钽钛层210。然而，第二区段中的第一栅极堆叠件112的栅电极环绕诸如空隙402和404的一个或多个空隙。当鳍间区102C中鳍的数量大于5时，第二区段没有LRM。
第二区段在X方向具有狭窄的腕部(narrow wrist)，而第一区段具有基本垂直的侧壁。以上所有内容都与制作栅极堆叠件的方法以及与之相关的负载效应相关。鳍间区102C内的第一栅极堆叠件112的第二区段沿着X方向在不同的水平处跨越不同的尺寸。特别地，第二区段在第一栅极堆叠件112的顶面处跨越第一尺寸a1；在特定水平处跨越第二尺寸a2为最窄(或最小尺寸)；在第一栅极堆叠件112的中间处跨越第三尺寸a3；以及在第一栅极堆叠件112的底面处跨越第四尺寸a4。最小尺寸a2处于与第一鳍106的顶面基本重合或基本接近的水平处。应当注意，如图1B所示，第一鳍106的顶面位于隔离部件104的顶面之上，其中，垂直高度差称为鳍高度H。在上述尺寸中，a4>a3>a1>a2。在一些实施例中，a1/a2的第一比率大于1.1；第二比率a3/a2大于1.2；并且第三比率a4/a2大于1.4。
当第一鳍106的数量等于2时，如图5所示，鳍间区102C内的第一栅极堆叠件112的第一区段存在一些差异。第二区段中的第一栅极堆叠件112的栅电极仍然具有类似的狭窄的腕部并且包括第一氮化钽钛层206、氮化钛铝层208、第二氮化钽钛层210和LRM层212。然而，由于空隙502形成在第二氮化钽钛层210内，所以LRM层212仅设置在空隙502之上并且覆盖空隙502。
当鳍间区102E中鳍的数量等于2时，参考图6，并且当鳍间区102E中的鳍的数量大于5时，参考图7，描述鳍间区102E中的第二栅极堆叠件114的第二区段。参考图7，鳍间区102E中的第二栅极堆叠件114的第二区段包括与第一区段类似的栅极介电层202。例如，栅极介电层202包括诸如金属氧化物、金属氮化物或金属氮氧化物的高k介电材料层。第二区段中的第二栅极堆叠件114的栅电极包括第一氮化钽钛层206和氮化钛铝层208；没有第二氮化钽钛层210和LRM层212；并环绕一个或多个空隙(诸如空隙702)，其中，空隙702的尺寸大于空隙310。
当鳍间区102E中鳍的数量等于2时，空隙602在尺寸上小于空隙702但大于空隙310。然而，鳍间区102E中的第二栅极堆叠件114的第二区段在X方向上具有狭窄的腕部(如图6和图7所示)，而第一区段以与第一栅极堆叠件112基本类似的方式具有基本垂直的侧壁。
再次参考图1A-图1C，半导体结构100包括限定在第一鳍106上和第一栅极堆叠件112下方的沟道区124。可以通过离子注入将沟道124调整为适当的阈值电压或其他参数。根据应用和器件规格，沟道124具有与p阱110相同类型的掺杂剂(p型)，但具有更大的掺杂浓度。
半导体结构100包括形成在位于第一栅极堆叠件112的相对侧上的第一鳍106上的源极/漏极(S/D)部件(或简称为源极和漏极)126。S/D部件126掺杂有n型掺杂剂(诸如磷)。可以通过离子注入和/或扩散形成S/D部件126。可以进一步包括其他处理步骤以形成S/D部件。例如，可以使用快速热退火(RTA)工艺来激活注入的掺杂剂。S/D部件可以具有通过多步注入形成的不同的掺杂轮廓。例如，可以包括诸如轻掺杂漏极(LDD)或双扩散漏极(DDD)的额外的掺杂部件。而且，S/D部件126具有诸如凸起的、凹进的或应变的不同结构。例如，S/D部件的形成可以包括蚀刻以凹进源极和漏极区；利用原位掺杂外延生长以形成外延S/D部件；和用于激活的退火。在S/D部件126之间插接沟道124。
半导体结构100包括限定在第二鳍108上和第二栅极堆叠件114下方的沟道区132。可以通过离子注入将沟道132调整为适当的阈值电压或其他参数。根据应用和器件规格，沟道132具有与n阱111相同类型的掺杂剂(n型)，但具有更大的掺杂浓度。
半导体结构100包括在位于第二栅极堆叠件114的相对侧上的第二鳍108上形成的S/D部件134。S/D部件134掺杂有p型掺杂剂(诸如硼)。可以通过离子注入和/或扩散形成S/D部件134。可以进一步包括诸如RTA的其他处理步骤以形成S/D部件。S/D部件可以具有通过多步注入(诸如LDD或DDD)形成的不同掺杂轮廓。而且，S/D部件134具有通过与形成S/D部件126的类似工序形成的诸如凸起的、凹进的或应变的不同结构。在S/D部件134之间插接沟道132。
在本实施例中，S/D部件是外延源极和漏极。可以通过选择性外延生长形成外延S/D部件，从而用于具有增强的载流子迁移率和器件性能的应变效应。通过一个或多个外延生长(外延工艺)形成S/D部件，由此可以在源极和漏极区内(诸如由图案化的硬掩模限定)的鳍上以结晶状态生长硅(Si)部件、硅锗(SiGe)部件、碳化硅(SiC)部件和/或其他合适的半导体部件。
半导体结构100还可以包括其他部件，诸如互连结构，其进一步包括来自多个金属层的金属线以提供水平电连接；包括接触件以提供从衬底至金属线的垂直连接；和通孔，以提供相邻金属层中的金属线之间的垂直连接。接触件包括至源极和漏极的接触件以及至栅电极的栅极接触件。特别地，至第一栅极堆叠件112的栅极接触件配置为接合在隔离区102C内的第一栅极堆叠件112的第一区段上。
沟道124、S/D部件126和第一栅极堆叠件112配置为在第一区102A中形成nFET。沟道132、S/D部件134和第二栅极堆叠件114配置为在第二区102B中形成pFET。由于nFET和pFET的结构，每个栅极具有利用相应的栅电极调整的功函数和降低的阈值电压从而增强器件性能。此外，作为nFET的栅极堆叠件的第一栅极堆叠件112包括隔离区102D内的第一区段，其具有与鳍间区102C内的第二区段不同的结构。第一区段包括LRM，而第二区段没有LRM。因为栅极接触件设置并且接合在隔离区102D中的第一栅极堆叠件112的第一区段上，栅电极和栅极接触件之间的接触电阻基本减小。第一栅极堆叠件112的第二区段设置在第一鳍106上并位于相应nFET的沟道区上方，栅电极的功函数将影响相应nFET的阈值电压。在第二区段中没有LRM的情况下，相应的nFET的阈值电压降低。例如，当LRM中使用钨作为填充金属时，它也会掺入氟。氟会增加阈值电压。当从第二区段消除钨或通常LRM时，阈值电压降低。因此，用于nFET的第一栅极堆叠件112具有用于隔离区102D中具有LRM的第一区段和用于鳍间区102C中没有LRM的第二区段的相应结构，阈值电压和栅极接触电阻都减小，导致器件性能的增强。类似地，用于pFET的第二栅极堆叠件114也设计为具有增强的器件性能。
图8是用于制造具有nFET和pFET的半导体结构100的方法800的流程图，其中，nFET具有位于隔离区和鳍间区中的相应结构的第一栅极堆叠件112并且pFET具有位于隔离区和鳍间区中的相应结构的第二栅极堆叠件114。参考图8和其他图描述方法800。由于在图1A-图1C和图2-图7中提供了一些具体实施方式，这些语言将不会在下面重复。
参考图8的框802和图10A-图10B，方法800包括在半导体衬底102中形成隔离部件104的操作，由此在第一区102中限定第一有源区1002并且在第二区102B限定第二有源区1004。图10A是半导体结构100的顶视图；并且图10B是沿着虚线A-A'截取的半导体结构100的截面图。在第一区102A中，第一有源区1002配置为位于与隔离区102D相邻的鳍间区102C内。类似地，在第二区102B中，第二有源区1004配置为位于与隔离区102F相邻的鳍间区102E内。隔离部件的形成可以包括通过光刻形成图案化掩模；通过图案化掩模的开口蚀刻衬底102以形成沟槽；用一种或多种介电材料填充沟槽；并实施CMP工艺。图案化掩模包括开口以限定用于隔离部件104的区域。图案化掩模层可以是软掩模(诸如光刻胶层)或硬掩模(诸如氧化硅、氮化硅或它们的组合)。图案化硬掩模的形成可以包括沉积硬掩模层；通过光刻工艺(还包括旋涂抗蚀剂层、实施曝光工艺、显影曝光的抗蚀剂层)形成图案化的抗蚀剂层，通过图案化的抗蚀剂层的开口蚀刻硬掩模；并通过湿剥离或等离子体灰化去除图案化的抗蚀剂层。
参考图8的框804和图11A-图11B，方法800还包括形成在隔离部件104之上突出的第一鳍有源区(简称为第一鳍)106和第二鳍有源区(简称为第二鳍)108的操作。图11A是半导体结构100的顶视图；并且图11B是沿着虚线A-A'截取的半导体结构100的截面图。那些鳍有源区也统称为鳍结构。在一些实施例中，可以通过选择性蚀刻以凹进隔离部件104来形成鳍结构。在一些实施例中，可以通过用一种或多种半导体材料选择性外延生长至有源区来形成鳍结构。在又一些实施例中，可以通过具有选择性蚀刻以进行凹进和选择性外延生长的混合工艺来形成鳍结构。鳍结构可以具有沿X方向定向的细长形状。外延生长的半导体材料可以包括硅、锗、硅锗、碳化硅或其他合适的半导体材料。选择性蚀刻工艺可以包括湿蚀刻、干蚀刻、其他合适的蚀刻或它们的组合。
参考图8的框806和图11A-图11B，方法800可以包括形成掺杂阱(诸如位于第一区102A内的第一鳍106上的掺杂阱110以及位于第二区102B内的第二鳍108上的掺杂阱111)的操作。在本实施例中，掺杂阱110是p型掺杂阱(p阱)，其中，通过合适的技术(诸如离子注入)将p型掺杂剂(诸如硼)引入到第一鳍106中；以及掺杂阱111是n型掺杂阱(n阱)，其中，通过合适的技术将n型掺杂剂(诸如磷)引入到第二鳍108中。
再次参考图8的框808和图12A-图12C，方法800进行至在衬底102上形成伪栅极堆叠件(诸如第一区102A中的第一伪栅极堆叠件1202和第二区102B中的第二伪栅极堆叠件1204)的操作。图12A是根据本发明的一些方面构造的半导体结构100的顶视图；图12B是沿着虚线AA'截取的部分半导体结构100的截面图；并且图12C是沿着虚线BB'截取的部分半导体结构100的截面图。伪栅极堆叠件1202和1204可以包括诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合的栅极介电层。伪栅极堆叠件1202和1204还包括任何合适的导电材料(诸如掺杂的多晶硅)的栅电极。通过沉积和图案化工艺(还包括光刻工艺和蚀刻)形成伪栅极堆叠件1202和1204。在本实施例中，形成伪栅极叠堆叠件的过程包括通过热氧化在鳍上形成热氧化物层；通过CVD沉积多晶硅层；通过光刻工艺形成图案化的掩模层1202；以及对沉积的伪栅极材料实施蚀刻工艺。图案化的掩模层包括开口以限定用于第一伪栅极堆叠件和第二伪栅极堆叠件的区域。图案化的掩模层1202可以是软掩模(诸如光刻胶层)或硬掩模(诸如氧化硅、氮化硅或它们的组合)，其中，形成硬掩模的工艺与与操作802期间用于形成隔离部件104的硬掩模的工艺类似。
在操作808期间，也在伪栅极堆叠件(1202和1204)的侧壁上形成栅极间隔件116。栅极间隔件116包括诸如氧化硅或氮化硅的一种或多种介电材料。形成栅极间隔件116可以包括在伪栅极堆叠件上沉积一种或多种介电材料层；并对介电材料层实施各向异性蚀刻工艺。在一些实例中，各向异性蚀刻工艺包括使用合适的蚀刻剂的干蚀刻。
参考图8的框810和图13A-图13C，方法800包括形成各种S/D部件(诸如第一区102A中的S/D部件126和第二区102B中的S/D部件134)的操作。图13A是根据本发明的一些方面构造的半导体结构100的顶视图；图13B是沿着虚线AA'截取的部分半导体结构100的截面图；并且图13C是沿着虚线BB'截取的部分半导体结构100的截面图。通过栅极堆叠件1202下方的沟道124插接S/D部件126。S/D部件126掺杂有诸如磷的n型掺杂剂。沟道124掺杂有诸如硼的p型掺杂剂。类似地，通过栅极堆叠件1204下方的沟道132插接S/D部件134。S/D部件134掺杂有诸如硼的p型掺杂剂。沟道132掺杂有诸如磷的n型掺杂剂。S/D部件通过多个步骤形成，并且单独形成两种类型的源极和漏极部件。
在一些实施例中，源极和漏极是外延源极和漏极。可以通过选择性外延生长形成外延源极和漏极，从而用于具有增强的载流子迁移率和器件性能的应变效应。通过一个或多个外延生长(外延工艺)形成源极和漏极，由此可以在源极和漏极区(诸如由图案化的硬掩模限定)内的第一有源区上以结晶状态生长硅(Si)部件、硅锗(SiGe)部件、碳化硅(SiC)部件和/或其他合适的半导体部件。在可选实施例中，在外延生长之前，应用蚀刻工艺以凹进源极区和漏极区内的第一有源区106。蚀刻工艺还可去除设置在源极/漏极区上的任何介电材料(诸如在形成栅极侧壁部件期间)。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。可以在外延工艺期间通过引入掺杂物质(诸如用于S/D部件126的n型掺杂剂(例如，磷或砷)或用于S/D部件134的p型掺杂剂(例如，硼或BF2)来原位掺杂源极和漏极部件。如果未原位掺杂源极和漏极，则实施注入工艺(即，结注入工艺)以将相应的掺杂剂引入到源极和漏极中。在一些其他实施例中，通过利用多于一个的半导体材料层进行外延生长来形成凸起的源极和漏极。例如，在第一鳍106上外延生长硅锗层以形成S/D部件126；并且在第二鳍108上外延生长硅层或碳化硅以形成S/D部件134。
参考图8的框812和图13A-图13C，方法800包括在半导体结构100上形成层间介电(ILD)层136的操作。ILD层136包括一种或多种介电材料以向各种器件组件提供隔离功能。ILD层136包括诸如氧化硅、低k介电材料、其他合适的介电材料或它们的组合的介电材料。在一些实例中，低k介电材料包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺和/或介电常数基本小于热氧化硅的介电常数的其他合适的介电材料。例如，ILD层136的形成包括沉积和CMP。沉积可以包括旋涂、CVD、其他合适的沉积技术或它们的组合。使用硬掩模作为抛光停止层，CMP工艺可停止在硬掩模1202上，然后通过蚀刻去除硬掩模。可选地，也通过CMP去除硬掩模1202。在CMP之后，伪栅极堆叠件未被ILD层136覆盖。
参考图8的框814和图14A-图14C，方法800包括形成金属栅极堆叠件112和114以分别替换伪栅极堆叠件1202和1204的操作。图14A是根据本发明的一些方面构造的半导体结构100的顶视图；图14B是沿着虚线AA'截取的部分半导体结构100的截面图；并且图14C是沿着虚线BB'截取的部分半导体结构100的截面图。金属栅极堆叠件的形成包括蚀刻、沉积和CMP。参考图9提供更详细的描述作为方法814的流程图。
参考图9的框902和图15A-图15C，方法814开始实施第一蚀刻工艺以去除伪栅极堆叠件1202和1204的操作，从而得到栅极沟槽1502和1504。图15A是根据本发明的一些方面构造的半导体结构100的顶视图；图15B是沿着虚线AA'在隔离区中截取的部分半导体结构100的截面图；并且图15C是沿着虚线BB'在鳍间区中截取的部分半导体结构100的截面图。第一蚀刻工艺包括利用合适的蚀刻剂的一个或多个蚀刻步骤，并且可以包括干蚀刻、湿蚀刻或它们的组合。例如，湿蚀刻可以使用氢氟酸、或氨-过氧化氢-水混合物(其是包含NH4OH、H2O2和H2O的溶液)。由于蚀刻负载效应，相应的隔离区和鳍间区中的伪栅极堆叠件的区段具有不同的蚀刻特性。如图15C所示，以第一伪栅极堆叠件1202作为实例，鳍间区102C中的伪栅极堆叠件1202的区段，由于鳍间区102C中的高度不平坦轮廓，鳍间区102C中的栅极沟槽1502的相应部分具有不平坦的轮廓和狭窄的腕部，而如图15B所示，隔离区102D中的栅极沟槽1502的部分具有基本垂直的轮廓。在第二区102B中，栅极沟槽1504也包括分别位于隔离区102F和鳍间区102E中的具有类似结构的两个部分。
如图16A-图16E所示，在形成栅极沟槽1502和1504之后，可以通过沉积在栅极沟槽中形成栅极介电层202。图16A是根据本发明的一些方面构造的半导体结构100的顶视图；图16B是沿着虚线A-A'在隔离区102D中截取的部分半导体结构100的截面图；图16C是沿着虚线BB'在鳍间区102C中截取的部分半导体结构100的截面图，图16D是沿着虚线CC'在隔离区102F中截取的部分半导体结构100的截面图；以及图16E是沿着虚线DD'在鳍间区102E中截取的部分半导体结构100的截面图。栅极介电层202可以包括高k介电层或者可以额外地包括诸如氧化硅层的界面层。可以通过包括ALD、MOCVD、PVD、MBE、其他合适的技术或它们的组合的合适的技术形成栅极介电层202。在本实施例中，在后高k工艺中形成栅极介电层202，并且栅极介电层202分别在栅沟槽1502和1504中呈U形。
参考图9的框904和图16A-图16C，方法814进行至通过合适的方法(诸如PVD或其他合适的沉积技术)在栅极沟槽1502和1504中沉积第一氮化钽钛层206的操作。
参考图9的框906和图16A-图16E，方法814进行至通过合适的方法(诸如PVD或其他合适的沉积技术)在栅极沟槽1502和1504中沉积氮化钛铝层208的操作。操作906设计为基本填充沟槽1502和1504。应当注意，即使在图16B-图16E中未示出，也可以在ILD层136上沉积各种材料层。在操作906之后，在第一区102A中形成中间栅极堆叠件1602并且在第二区102B中形成栅极堆叠件114。在本实施例中，中间栅极堆叠件1602包括限定在氮化钛铝层208中的气隙(诸如隔离区102D中的气隙402)，其是由狭窄的腕部轮廓并且在完全填充栅极沟槽之前闭合沉积导致的。类似地，第二栅极堆叠件114还包括位于隔离区102F中的气隙310并且可以进一步包括位于鳍间区102E中的气隙602。
参考图9的框908和图17A-图17C，方法814进行至形成图案化掩模层1702的操作，其中，该图案化掩模层1702覆盖第二区102B并暴露第一区102A。图17A是根据本发明的一些方面构造的半导体结构100的顶视图；图17B是沿着虚线AA'在隔离区102D中截取的部分半导体结构100的截面图；并且图17C是沿着虚线BB'在鳍间区102C中截取的部分半导体结构100的截面图。图案化掩模层1702可以是通过光刻工艺形成的诸如图案化的抗蚀剂层的软掩模；或通过光刻工艺和蚀刻形成的诸如图案化的氮化硅层的图案化硬掩模层。
参考图9的框910和图17A-图17C，方法814进行至对第一区102A中的半导体结构实施第二蚀刻工艺的操作，同时通过图案化的掩模层1702保护第二区102B。第二蚀刻工艺可以包括利用适当的蚀刻剂的湿蚀刻、干蚀刻或其他合适的蚀刻技术以部分去除第一区102A中的中间栅极堆叠件1602的氮化钛铝层208，从而在隔离区102D中产生沟槽1704并且在鳍间区102C中产生沟槽1706。可以在第二蚀刻工艺之后去除图案化的掩模1702，或者可以在稍后的制造阶段处去除图案化的掩模1702，因为后续的沉积将不会影响已经填充的第二栅极堆叠件114。
参考图9的框912和图18A-图18C，方法814进行至通过合适的方法(诸如PVD或其他合适的沉积技术)在沟槽1704和1706中沉积第二氮化钽钛层210的操作。图18A是根据本发明的一些方面构造的半导体结构100的顶视图；图18B是沿着虚线AA'在隔离区102D中截取的部分半导体结构100的截面图；并且图18C是沿着虚线BB'在鳍间区102C中截取的部分半导体结构100的截面图。
参考图9的框914和图18A-图18C，方法814进行至通过合适的方法(诸如PVD或其他合适的沉积技术)在第一区102A中沉积LRM层212的操作。在一些实施例中，LRM层212包括钨、铜、铝、铝铜合金、它们的组合。LRM层212完全填充在位于隔离区102D中的第一栅极堆叠件112的区段中并且基本填充在位于鳍间区102C中的第一栅极堆叠件112的区段中，这可以在顶部上留下空隙404。
参考图9的框916和图18A-图18C，方法814进行至实施CMP工艺以去除沉积材料的多余部分并平坦化半导体结构100的顶面的操作。CMP工艺完全去除ILD层136上的沉积材料。如果先前未去除图案化掩模层1702，则可以通过CMP工艺额外地去除图案化掩模层1702，或者通过另一蚀刻工艺可选地去除图案化掩模层1702。因此，第一金属栅极堆叠件112和第二金属栅极叠堆叠件114都形成有如上所述的相应结构。
现在再次参考图8，方法800可以额外地包括在上述操作之前、期间或之后的其他操作。例如，方法800可以包括操作816以形成互连结构以将nFET、pFET和各个其他器件的各个部件连接到集成电路中。互连结构包括具有用于水平连接的具有金属线的多个金属层，并且还包括用于相邻金属层之间的垂直连接的通孔部件。互连结构还包括诸如ILD的其他介电材料以为嵌入其中的各个导电部件提供隔离功能。在本实例中为了说明。可以通过诸如单镶嵌工艺、双镶嵌工艺或其他合适的工艺的合适的技术形成互连结构。各个导电部件(接触部件、通孔部件和金属线)可以包括铜、铝、钨、硅化物、其他合适的导电材料或它们的组合。ILD可以包括氧化硅、低k介电材料、其他合适的介电材料或它们的组合。ILD可以包括多个层，每个层进一步包括蚀刻停止层(诸如氮化硅)以提供蚀刻选择性。各个导电部件还可以包括诸如氮化钛和钛的衬垫层，以提供阻挡件以防止相互扩散、粘附或其他材料集成效应。
本发明提供了具有nFET和pFET的半导体结构及其制造方法，其中，nFET和pFET具有相应的栅极结构。特别地，用于nFET的栅极堆叠件具有位于隔离区中的第一区段和位于鳍间区中的第二区段，其中，第一区段包括LRM，而第二区段没有LRM。因为栅极接触件设置并接合在nFET栅极的第一区段上，栅电极和栅极接触件之间的接触电阻基本减小。nFET栅极的第二区段设置在鳍上并位于相应nFET的沟道区上方，栅电极的金属组成的功函数将影响相应nFET的阈值电压。在第二区段中没有LRM的情况下，相应的nFET的阈值电压降低。nFET栅极的这些结构降低了阈值电压和接触电阻两者，从而提高了器件性能。此外，所公开的结构和方法与具有较小部件尺寸的先进技术(诸如7nm的先进技术)兼容。
因此，本发明根据一些实施例提供了一种半导体结构。该半导体结构包括具有第一区和与第一区相邻的第二区的半导体衬底；形成在第一区内的半导体衬底上的第一鳍；设置在第二区内的半导体衬底上的第一浅沟槽隔离(STI)部件；以及第一栅极堆叠件，包括直接设置在第一区内的第一鳍上的第一区段和延伸至第二区内的第一STI部件的第二区段。第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层。第一区内的第一栅极堆叠件的第一区段没有LRM层。
本发明根据一些其他实施例提供了一种半导体结构。该半导体结构包括具有第一区和第二区的半导体衬底；设置在第一区内的半导体衬底上的第一鳍和设置在第二区内的半导体衬底上的第二鳍；直接设置在第一鳍上的第一栅极堆叠件，其中，第一栅极堆叠件依次包括低电阻金属(LRM)、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层；以及直接设置在第二鳍上的第二栅极堆叠件，其中，第二栅极堆叠件没有LRM并且包括第一氮化钽钛层和氮化钛铝层，其中，LRM包括钨、铜、铝和铜铝合金中的至少一种。
本发明根据一些实施例提供了一种方法。该方法包括在半导体衬底中形成隔离部件，在第一区中限定第一鳍并且在第二区中限定第二鳍；在第一鳍上形成第一伪栅极堆叠件，并且在第二鳍上形成第二伪栅极堆叠件；在衬底上沉积层间介电(ILD)层；通过蚀刻工艺去除第一伪栅极堆叠件和第二伪栅极堆叠件，在ILD层中产生第一栅极沟槽和第二栅极沟槽；在第一栅极沟槽和第二栅极沟槽中沉积第一氮化钽钛层；在第一氮化钽钛层上沉积氮化钛铝层以填充第一栅极沟槽和第二栅极沟槽；形成图案化掩模以覆盖第二区并暴露第一区；对第一栅极沟槽中的氮化钛铝层实施蚀刻工艺；在第一栅极沟槽中沉积第二氮化钽钛层；以及在第一栅极沟槽中填充低电阻金属。
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底，具有第一区和与所述第一区相邻的第二区；第一鳍，形成在所述第一区内的所述半导体衬底上；第一浅沟槽隔离(STI)部件，设置在所述第二区内的所述半导体衬底上；以及第一栅极堆叠件，包括直接设置在所述第一区内的所述第一鳍上的第一区段和延伸至所述第二区内的所述第一浅沟槽隔离部件的第二区段，其中，所述第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层，第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层，其中，所述第一区内的所述第一栅极堆叠件的第一区段没有所述低电阻金属层。
在上述半导体结构中，所述第一鳍的每个具有在第一方向上定向的细长形状并且沿着与所述第一方向正交的第二方向跨越第一尺寸；所述第一浅沟槽隔离部件沿着所述第二方向跨越第二尺寸；以及所述第二尺寸大于所述第一尺寸。
在上述半导体结构中，所述第一栅极堆叠件的第一区段包括所述第一氮化钽钛层和氮化钛铝层；以及位于所述第一区内的所述第一栅极堆叠件的第一区段还限定由所述氮化钛铝层围绕的空隙。
在上述半导体结构中，所述第一栅极堆叠件的第一区段具有在顶面处的第一长度L1，在中间处的第二长度L2和在底面处的第三长度L3，其中，L2大于L1并且L3大于L2，其中，L1、L2和L3是沿着所述第一方向的尺寸。
在上述半导体结构中，所述第一栅极堆叠件的所述第一区段在多个鳍的顶面的水平处具有第四长度L4，L4小于L1。
在上述半导体结构中，第一比率L1/L4大于1.1；第二比率L2/L4大于1.2；以及第三比率L3/L4大于1.4。
在上述半导体结构中，所述低电阻金属层包括钨、铜、铝和铜铝合金中的至少一种。
在上述半导体结构中，所述第一鳍中的每个还包括掺杂有p型掺杂剂且位于所述第一栅极堆叠件下方的n型沟道区。
在上述半导体结构中，还包括：第二鳍，形成在第三区内的所述半导体衬底上；第二浅沟槽隔离(STI)部件，设置在第四区内的所述半导体衬底上；以及第二栅极堆叠件，直接设置在所述第二鳍上，其中，所述第二栅极堆叠件没有所述低电阻金属层和所述第二氮化钛铝层。
在上述半导体结构中，所述第二栅极堆叠件的所述第二氮化钽钛层成形为具有限定在其中的空隙。
在上述半导体结构中，还包括形成在所述第二鳍中掺杂有n型掺杂剂的p型沟道区，其中，所述p型沟道区位于所述第二栅极堆叠件下方。
在上述半导体结构中，第一源极和漏极部件形成在所述第一鳍上，通过所述n型沟道区插接所述第一源极和漏极部件，其中，所述第一栅极堆叠件、所述第一源极和漏极部件以及所述n型沟道配置为n型场效应晶体管晶体管(nFET)；以及第二源极和漏极部件形成在所述第二鳍上，通过所述p型沟道区插接所述第二源极和漏极部件，其中，所述第二栅极堆叠件、所述第二源极和漏极部件以及所述p型沟道配置为p型场效应晶体管晶体管(pFET)。
在上述半导体结构中，所述第一鳍的数量是五。
在上述半导体结构中，所述第一栅极堆叠件的所述第二区段中的所述第一氮化钽钛层成形为从底部和侧壁围绕所述氮化钛铝层；所述第一栅极堆叠件的所述第二区段中的所述氮化钛铝层成形为从底部和侧壁围绕所述第二氮化钽钛层；以及所述第一栅极堆叠件的所述第二区段中的第二氮化钽钛层成形为从底部和侧壁围绕所述低电阻金属层。
在上述半导体结构中，所述第一栅极堆叠件还包括高k介电材料的第一栅极介电层；以及所述第二栅极堆叠件还包括所述高k介电材料的第二栅极介电层。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底，具有第一区和第二区；第一鳍，设置在所述第一区内的所述半导体衬底上，以及第二鳍，设置在所述第二区内的所述半导体衬底上；第一栅极堆叠件，直接设置在所述第一鳍上，其中，所述第一栅极堆叠件依次包括低电阻金属(LRM)、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层；以及第二栅极堆叠件，直接设置在所述第二鳍上，其中，所述第二栅极堆叠件没有所述低电阻金属并且包括所述第一氮化钽钛层、氮化钛铝层，其中，所述低电阻金属包括钨、铜、铝和铜铝合金中的至少一种。
在上述半导体结构中，还包括：n型沟道区，形成在所述第一鳍上，其中，所述n型沟道区掺杂有p型掺杂剂并位于所述第一栅极堆叠件下方；p型沟道区，形成在所述第二鳍上，其中，所述p型沟道区掺杂有n型掺杂剂并位于所述第二栅极堆叠件下方；第一源极和漏极部件，形成在所述第一鳍上，通过所述n型沟道区插接所述第一源极和漏极部件，其中，所述第一栅极堆叠件、所述第一源极和漏极部件以及所述n型沟道配置为n型场效应晶体管晶体管(nFET)；以及第二源极和漏极部件，形成在所述第二鳍上，通过所述p型沟道区插接所述第二源极和漏极部件，其中，所述第二栅极堆叠件、所述第二源极和漏极部件以及所述p型沟道配置为p型场效应晶体管晶体管(pFET)。
在上述半导体结构中，所述第一鳍中的每个具有在第一方向上定向的细长形状；所述第一栅极堆叠件具有在顶面处的第一长度L1，在中间处的第二长度L2和在底面处的第三长度L3，其中，L2大于L1并且L3大于L2，其中，L1、L2和L3是沿着所述第一方向的尺寸。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：在半导体衬底中形成隔离部件，从而限定第一区中的第一鳍和第二区中的第二鳍；在所述第一鳍上形成第一伪栅极堆叠件，并且在所述第二鳍上形成第二伪栅极堆叠件；在所述衬底上沉积层间介电(ILD)层；通过蚀刻工艺去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件，从而在所述层间介电层中产生第一栅极沟槽和第二栅极沟槽；在所述第一栅极沟槽和所述第二栅极沟槽中沉积第一氮化钽钛层；在所述第一氮化钽钛层上沉积氮化钛铝层以填充所述第一栅极沟槽和所述第二栅极沟槽；形成图案化的掩模以覆盖所述第二区并暴露所述第一区；对所述第一栅极沟槽中的氮化钛铝层实施蚀刻工艺；在所述第一栅极沟槽中沉积第二氮化钽钛层；以及在所述第一栅极沟槽中填充低电阻金属。
在上述方法中，在所述第一栅极沟槽中填充所述低电阻金属包括沉积钨、铜、铝、铜铝合金中的一种或它们的组合。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底，具有第一区和与所述第一区相邻的第二区；
第一鳍，形成在所述第一区内的所述半导体衬底上；
第一浅沟槽隔离(STI)部件，设置在所述第二区内的所述半导体衬底上；以及
第一栅极堆叠件，包括直接设置在所述第一区内的所述第一鳍上的第一区段和延伸至所述第二区内的所述第一浅沟槽隔离部件的第二区段，其中，所述第一栅极堆叠件的第二区段包括依次堆叠的低电阻金属(LRM)层，第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层，其中，所述第一区内的所述第一栅极堆叠件的第一区段没有所述低电阻金属层。
2.根据权利要求1所述的半导体结构，其中，
所述第一鳍的每个具有在第一方向上定向的细长形状并且沿着与所述第一方向正交的第二方向跨越第一尺寸；
所述第一浅沟槽隔离部件沿着所述第二方向跨越第二尺寸；以及
所述第二尺寸大于所述第一尺寸。
3.根据权利要求2所述的半导体结构，其中，
所述第一栅极堆叠件的第一区段包括所述第一氮化钽钛层和氮化钛铝层；以及
位于所述第一区内的所述第一栅极堆叠件的第一区段还限定由所述氮化钛铝层围绕的空隙。
4.根据权利要求1所述的半导体结构，其中，所述第一栅极堆叠件的第一区段具有在顶面处的第一长度L1，在中间处的第二长度L2和在底面处的第三长度L3，其中，L2大于L1并且L3大于L2，其中，L1、L2和L3是沿着所述第一方向的尺寸。
5.根据权利要求4所述的半导体结构，其中，所述第一栅极堆叠件的所述第一区段在多个鳍的顶面的水平处具有第四长度L4，L4小于L1。
6.根据权利要求5所述的半导体结构，其中，第一比率L1/L4大于1.1；第二比率L2/L4大于1.2；以及第三比率L3/L4大于1.4。
7.根据权利要求1所述的半导体结构，其中，所述低电阻金属层包括钨、铜、铝和铜铝合金中的至少一种。
8.根据权利要求1所述的半导体结构，其中，所述第一鳍中的每个还包括掺杂有p型掺杂剂且位于所述第一栅极堆叠件下方的n型沟道区。
9.一种半导体结构，包括：
半导体衬底，具有第一区和第二区；
第一鳍，设置在所述第一区内的所述半导体衬底上，以及第二鳍，设置在所述第二区内的所述半导体衬底上；
第一栅极堆叠件，直接设置在所述第一鳍上，其中，所述第一栅极堆叠件依次包括低电阻金属(LRM)、第一氮化钽钛层、氮化钛铝层和第二氮化钽钛层；以及
第二栅极堆叠件，直接设置在所述第二鳍上，其中，所述第二栅极堆叠件没有所述低电阻金属并且包括所述第一氮化钽钛层、氮化钛铝层，其中，所述低电阻金属包括钨、铜、铝和铜铝合金中的至少一种。
10.一种形成半导体结构的方法，包括：
在半导体衬底中形成隔离部件，从而限定第一区中的第一鳍和第二区中的第二鳍；
在所述第一鳍上形成第一伪栅极堆叠件，并且在所述第二鳍上形成第二伪栅极堆叠件；
在所述衬底上沉积层间介电(ILD)层；
通过蚀刻工艺去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件，从而在所述层间介电层中产生第一栅极沟槽和第二栅极沟槽；
在所述第一栅极沟槽和所述第二栅极沟槽中沉积第一氮化钽钛层；
在所述第一氮化钽钛层上沉积氮化钛铝层以填充所述第一栅极沟槽和所述第二栅极沟槽；
形成图案化的掩模以覆盖所述第二区并暴露所述第一区；
对所述第一栅极沟槽中的氮化钛铝层实施蚀刻工艺；
在所述第一栅极沟槽中沉积第二氮化钽钛层；以及
在所述第一栅极沟槽中填充低电阻金属。
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