CN109831206B

CN109831206B - 延迟锁定环及延迟锁定方法

Info

Publication number: CN109831206B
Application number: CN201910113016.6A
Authority: CN
Inventors: 王晏清; 马娜; 董益灿; 邢文俊
Original assignee: Verisilicon Holdings Co ltd; VeriSilicon Microelectronics Shanghai Co Ltd
Current assignee: Verisilicon Holdings Co ltd; VeriSilicon Microelectronics Shanghai Co Ltd
Priority date: 2019-02-13
Filing date: 2019-02-13
Publication date: 2023-06-27
Anticipated expiration: 2039-02-13
Also published as: CN109831206A

Abstract

本发明提供一种延迟锁定环及延迟锁定方法，包括：基于主延迟控制字延迟参考时钟信号的模拟主延迟线；鉴定参考时钟信号延迟前后相位差的数字鉴相模块；基于相位差调整主延迟控制字，将延迟一个周期对应的主延迟控制字赋值给设定延迟控制字的数字主控制模块；将设定比例的设定延迟控制字作为从延迟控制字的数字从控制模块；基于从延迟控制字控制输入时钟信号延迟的模拟从延迟线。基于相位锁定环路控制参考时钟信号延迟一个周期；将对应主延迟控制字赋值给设定延迟控制字，并乘以设定比例后调整输入时钟信号的延迟。本发明采用数字鉴相器和数字控制器，可靠性较高，环路更为稳定；采用模拟延迟线，可实现延迟的可调，简化电路调试难度。

Description

延迟锁定环及延迟锁定方法

技术领域

本发明涉及集成电路领域，特别是涉及一种延迟锁定环及延迟锁定方法。

背景技术

随着现代集成电路技术的发展，芯片规模不断增大，工作频率不断提高，片内时钟分配质量以及时钟延迟变得越来越重要。延迟锁定环(Delay Locked Loop,DLL)，可以满足片内高速时钟的精确同步需求，实现消除时钟延迟、实现零传输延迟，使时钟输入信号与整个芯片内部时钟引脚之间偏差最小。作为集成电路设计中非常重要的一个部分，延迟锁定环已逐渐成为人们关注的焦点，更被广泛应用于各种SoC(System on Chip，片上系统)芯片中。

延迟锁定环在SDIO(Secure Digital Input and Output，安全数字输入输出)协议标准的应用中，可以实现主机与SD卡之间的时钟对齐，保证时钟与数据之间的时序能够满足要求，从而确保数据传输的正确性。同时延迟锁定环可以适应不同的工作频率，适用于SDIO标准的不同新旧版本。

但是，传统的全数字延迟锁定环具有复杂繁琐的时序问题，一旦时序出错，整个环路都将无法正常工作；而传统的模拟延迟锁定环的精确性大大不足。因此，如何提出一种时序简单、精确性高的延迟锁定环已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种延迟锁定环及延迟锁定方法，用于解决现有技术中延迟锁定环时序复杂、精确性差等问题。

为实现上述目的及其他相关目的，本发明提供一种延迟锁定环，所述延迟锁定环至少包括：

模拟主延迟线、数字鉴相模块、数字主控制模块、数字从控制模块及模拟从延迟线；

所述模拟主延迟线连接于所述数字主控制模块的输出端，并接收参考时钟信号，基于所述数字主控制模块输出的主延迟控制字控制所述参考时钟信号延迟；

所述数字鉴相模块连接于所述模拟主延迟线的输出端，并接收所述参考时钟信号，用于鉴定所述参考时钟信号延迟前后的相位差；

所述数字主控制模块连接于所述数字鉴相模块的输出端，基于所述参考时钟信号延迟前后的相位差调整所述主延迟控制字，并将所述参考时钟信号延迟一个周期所对应的主延迟控制字赋值给设定延迟控制字；

所述数字从控制模块连接于所述数字主控制模块的输出端，并接收控制信号，基于所述控制信号将所述设定延迟控制字乘以设定比例后作为从延迟控制字输出；

所述模拟从延迟线连接于所述数字从控制模块的输出端，并接收与所述参考时钟信号同频的输入时钟信号，基于所述从延迟控制字控制所述输入时钟信号延迟。

可选地，所述模拟主延迟线包括多个模拟延迟单元，各模拟延迟单元的第一输入端连接前级的第一输出端，第二输入端连接后级的第二输出端，第一输出端输出当前级模拟延迟单元的第一输入端信号的延迟信号，第二输出端通过所述主延迟控制字选择前级的第一输出端信号或后级的第二输出端信号输出，控制端连接所述主延迟控制字；其中，第一级模拟延迟单元的第一输入端作为所述模拟主延迟线的输入端，第二输出端作为所述模拟主延迟线的输出端；最后一级模拟延迟单元的第二输入端连接低电平。

更可选地，所述模拟延迟单元包括延迟器及数据选择器；所述延迟器的输入端作为所述模拟延迟单元的第一输入端，输出端作为所述模拟延迟单元的第一输出端；所述数据选择器的第一输入端连接所述延迟器的输出端，第二输入端作为所述模拟延迟单元的第二输入端，控制端连接所述主延迟控制字，输出端作为所述模拟延迟单元的第二输出端，其中，所述数据选择器的控制端高电平时输出所述延迟器的输出信号。

更可选地，所述模拟从延迟线与所述模拟主延迟线的结构相同。

可选地，所述数字鉴相模块包括单个模拟延迟线、第一D触发器、第二D触发器、第三D触发器及第四D触发器；所述单个模拟延迟线的输入端连接所述参考时钟信号的延迟信号，经过一个延迟单元后输出所述单个模拟延迟线输入信号的相邻延迟信号；所述第一D触发器的数据端连接所述参考时钟信号的延迟信号，时钟端连接所述参考时钟信号；所述第二D触发器的数据端连接所述第一D触发器的正相输出端，时钟端连接所述参考时钟信号，正相输出端输出第一相位比较结果；所述第三D触发器的数据端连接所述单个模拟延迟线的输出信号，时钟端连接所述参考时钟信号；所述第四D触发器的数据端连接所述第三D触发器的正相输出端，时钟端连接所述参考时钟信号，正相输出端输出第二相位比较结果。

可选地，所述数字主控制模块包括与逻辑单元及计数单元；所述与逻辑单元接收所述数字鉴相模块输出的相邻两位信号的反信号，并进行与运算；所述计数单元连接于所述与逻辑单元的输出端，并接收所述数字鉴相模块输出的相邻两位信号中的一位，当相位差大于一个周期时减小所述主延迟控制字，当相位差等于一个周期时不改变所述主延迟控制字，当相位差小于一个周期时增大所述主延迟控制字。

可选地，所述设定比例为固定值或可调值。

更可选地，所述数字从控制模块包括乘法单元，所述乘法单元接收所述设定延迟控制字及所述控制信号，以实现乘法运算。

可选地，所述延迟锁定环适用于安全数字输入输出卡。

为实现上述目的及其他相关目的，本发明提供一种延迟锁定方法，所述延迟锁定方法至少包括：

对参考时钟信号进行延迟，检测延迟前后所述参考时钟信号的相位差，基于检测得到的相位比较结果生成主延迟控制字调整所述参考时钟信号的延迟时间，直至所述参考时钟信号延迟一个周期；

将所述参考时钟信号延迟一个周期对应的主延迟控制字赋值给设定延迟控制字，并乘以设定比例，得到从延迟控制字；

基于所述从延迟控制字调整与所述参考时钟信号同频的输入时钟信号的延迟，实现所述输入时钟信号的延迟锁定。

可选地，所述主延迟控制字通过控制被选中的模拟延迟单元的个数调整延迟时间。

可选地，采用所述参考时钟信号对所述参考时钟信号的延迟信号进行采样；当采样信号为高电平，则延迟超过半个周期且小于一个周期；当采样信号为低电平，则延迟小于半个周期。

更可选地，基于相邻两位所述相位比较结果判断所述参考时钟信号的延迟时间；当相邻两位相位比较结果的值为10，则判定所述参考时钟信号延迟一个周期，环路锁定，当前主延迟控制字赋值给设定延迟控制字；当相邻两位相位比较结果的值为00，则判定所述参考时钟信号延迟大于一个周期，减小所述主延迟控制字的值，环路未锁定；当相邻两位相位比较结果的值为11，则判定所述参考时钟信号延迟小于一个周期，增大所述主延迟控制字的值，环路未锁定；当相邻两位相位比较结果的值为01，则判定所述参考时钟信号延迟为半个周期，增大所述主延迟控制字的值，环路未锁。

可选地，所述设定比例为固定值或可调值。

如上所述，本发明的延迟锁定环及延迟锁定方法，具有以下有益效果：

本发明的延迟锁定环及延迟锁定方法采用数字鉴相器和数字控制器，可靠性较高，环路更为稳定。

本发明的延迟锁定环及延迟锁定方法采用模拟延迟线，可以实现延迟的可调，并且不需要考虑数字电路里常见的建立时间(setup time)、保持时间(hold time)等问题，简化了电路调试难度。

附图说明

图1显示为本发明的延迟锁定环的结构示意图。

图2显示为本发明的模拟主延迟线的结构示意图。

图3显示为本发明的模拟延迟单元的结构示意图。

图4显示为本发明的数字鉴相模块的结构示意图。

图5显示为本发明的数字主控制模块的结构示意图。

图6显示为本发明的数字从控制模块的结构示意图。

元件标号说明

1 延迟锁定环

11 模拟主延迟线

111 模拟延迟单元

111a～111c 第一～第三级模拟延迟单元

12 数字鉴相模块

121～124 第一～第四D触发器

125 单个模拟延迟线

13 数字主控制模块

131 计数单元

14 数字从控制模块

141 乘法单元

15 模拟从延迟线

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种延迟锁定环1，所述延迟锁定环1包括：

模拟主延迟线11、数字鉴相模块12、数字主控制模块13、数字从控制模块14及模拟从延迟线15。

如图1所示，所述模拟主延迟线11连接于所述数字主控制模块13的输出端，并接收参考时钟信号Refclk，基于所述数字主控制模块13输出的主延迟控制字MCODE控制所述参考时钟信号Refclk延迟。

具体地，所述模拟主延迟线11包括多个模拟延迟单元111，各模拟延迟单元111的第一输入端IN连接前级的第一输出端PASS，第二输入端RET连接后级的第二输出端OUT，第一输出端PASS输出当前级模拟延迟单元111的第一输入端信号的延迟信号，第二输出端OUT通过所述主延迟控制字MCODE选择前级的第一输出端信号或后级的第二输出端信号输出；控制端S连接所述主延迟控制字MCODE，其中，第一级模拟延迟单元的第一输入端作为所述模拟主延迟线11的输入端，第二输出端作为所述模拟主延迟线11的输出端；最后一级模拟延迟单元的第二输入端无用，可以直接连接低电平。如图2所示，在本实施例中仅显示其中三个模拟延迟单元111，分别为第一级模拟延迟单元111a、第二级模拟延迟单元111b以及第三级模拟延迟单元111c。所述第一级模拟延迟单元111a的第一输入端IN接收所述参考时钟信号Refclk，第二输入端RET连接所述第二级模拟延迟单元111b的第二输出端OUT，第一输出端PASS连接所述第二级模拟延迟单元111b的第一输入端IN，第二输出端OUT作为所述模拟主延迟线11的输出端，以输出所述参考时钟信号的延迟信号Rfeclk_delay；所述第二级模拟延迟单元111b的第一输入端IN连接所述第一级模拟延迟单元111a的第一输出端PASS，第二输入端RET连接所述第三级模拟延迟单元111c的第二输出端OUT，第一输出端PASS连接所述第三级模拟延迟单元111c的第一输入端IN，第二输出端OUT连接所述第一级模拟延迟单元111a的第二输入端RET；所述第三级模拟延迟单元111c的第一输入端IN连接前级模拟延迟单元的第一输出端PASS，第二输入端RET连接低电平，第一输出端PASS悬空，第二输出端OUT连接前级模拟延迟单元的第二输入端RET。

更具体地，如图3所示，所述模拟延迟单元111包括延迟器Delay及数据选择器MUX；所述延迟器Delay的输入端作为所述模拟延迟单元111的第一输入端IN，输出端作为所述模拟延迟单元111的第一输出端PASS。所述数据选择器MUX的第一输入端连接所述延迟器Delay的输出端，第二输入端作为所述模拟延迟单元111的第二输入端RET，控制端S连接所述主延迟控制字MCODE，输出端作为所述模拟延迟单元111的第二输出端OUT，其中，当S＝1时，OUT＝PASS；当S＝0时，OUT＝RET。

需要说明的是，所述模拟主延迟线11可以采用任意经由所述主延迟控制字MCODE控制调整延迟时间的模拟延迟电路，不限于本实施例。所述模拟主延迟线11中模拟延迟单元111的数量可根据需要设置，不以本实施例为限。

如图1所示，所述数字鉴相模块12连接于所述模拟主延迟线11的输出端，并接收所述参考时钟信号Refclk，用于鉴定所述参考时钟信号Refclk延迟前后的相位差。

具体地，如图3所示，在本实施例中，所述数字鉴相模块12包括单个模拟延迟线125、第一D触发器121、第二D触发器122、第三D触发器123及第四D触发器124。所述单个模拟延迟线125的输入端连接所述参考时钟信号Refclk的延迟信号Refclk_delay，输出端输出所述延迟信号Refclk_delay的相邻延迟信号Refclk_delay2，控制端(图中未显示)选择单个延迟单元工作，即所述延迟信号Refclk_delay与所述相邻延迟信号Refclk_delay2相差一个设定延时单位，在本实施例中，所述单个模拟延迟线125的结构与所述模拟主延迟线11相同；所述第一D触发器121的数据端D连接所述参考时钟信号的延迟信号Refclk_delay，时钟端clk连接所述参考时钟信号Refclk；所述第二D触发器122的数据端D连接所述第一D触发器121的正相输出端Q，时钟端clk连接所述参考时钟信号Refclk，正相输出端Q输出第一相位比较结果PDQ1；所述第三D触发器123的数据端D连接所述相邻延迟信号Refclk_delay2，时钟端clk连接所述参考时钟信号Refclk；所述第四D触发器124的数据端D连接所述第三D触发器123的正相输出端Q，时钟端clk连接所述参考时钟信号Refclk，正相输出端Q输出第二相位比较结果PDQ2。当所述第一D触发器121的正相输出信号Q1(或所述第三D触发器123的正相输出信号Q2)为1，则当前的延迟超过了半个周期并且小于一个周期；当所述第一D触发器121的正相输出信号Q1(或所述第三D触发器123的正相输出信号Q2)为0，则当前的延迟小于半个周期。

需要说明的是，所述数字鉴相模块12可以采用任意数字结构的鉴相电路或软件代码实现，不以本实施例为限。

如图1所示，所述数字主控制模块13连接于所述数字鉴相模块12的输出端，基于所述参考时钟信号Refclk延迟前后的相位差调整所述主延迟控制字MCODE，并将所述参考时钟信号Refclk延迟一个周期所对应的主延迟控制字MCODE赋值给设定延迟控制字PCODE。

具体地，如图4所示，在本实施例中，所述数字主控制模块13包括与逻辑单元and及计数单元131。所述与逻辑单元and接收所述数字鉴相模块12输出的相邻两位信号(第一相位比较结果PDQ1及第二相位比较结果PDQ2，所述第二相位比较结果PDQ2滞后于所述第一相位比较结果PDQ1)的反信号，并进行与运算，输出运算结果DEC；在本实施例中，所述与逻辑单元and采用两输入与门实现，反信号通过第一反相器not1及第二反相器not2获得。所述计数单元131连接于所述与逻辑单元and的输出端，并接收所述数字鉴相模块12输出的相邻两位信号中的一位，在本实施例中，所述计数单元131接收第二相位比较结果PDQ2经过缓冲器buffer后的信号INC；当所述第一相位比较结果PDQ1及所述第二相位比较结果PDQ2的值分别为10时，所述参考时钟信号Refclk延迟一个周期，环路为锁定状态，所述数字主控制模块13将当前主延迟控制字MCODE的值赋予所述设定延迟控制字PCODE，并输出到所述数字从控制模块14中，锁定状态同样被输出到所述数字从控制模块14；当所述第一相位比较结果PDQ1及所述第二相位比较结果PDQ2的值分别为00时，所述参考时钟信号Refclk延迟大于一个周期，所述运算结果DEC为高电平，所述主延迟控制字MCODE的值减小，环路未锁定；当所述第一相位比较结果PDQ1及所述第二相位比较结果PDQ2的值分别为11时，所述参考时钟信号Refclk延迟大于半周期且小于一个周期，信号INC为高电平，所述主延迟控制字MCODE的值增大，环路未锁定；当所述第一相位比较结果PDQ1及所述第二相位比较结果PDQ2的值分别为01时，则所述参考时钟信号Refclk延迟半个周期，信号INC为高电平，MCODE值增大，所述主延迟控制字MCODE的值增大，环路未锁定。

需要说明的是，任意可实现上述逻辑的电路或软件代码均适用于本发明的数字主控制模块13，不以本实施例为限。

如图1所示，所述数字从控制模块14连接于所述数字主控制模块13的输出端，并接收控制信号Ctrl，基于所述控制信号Ctrl将所述设定延迟控制字PCODE乘以设定比例后作为从延迟控制字SCODE输出。

具体地，如图6所示，在本实施例中，所述数字从控制模块14包括乘法单元141，所述乘法单元141接收所述设定延迟控制字PCODE及所述控制信号Ctrl，对所述设定延迟控制字PCODE及所述控制信号Ctrl进行乘法运算，进而获得所述从延迟控制字SCODE。所述控制信号Ctrl控制所述设定比例，所述设定比例为固定值或可调值。在本实施例中，所述控制信号Ctrl为两位总线信号，当所述控制信号Ctrl为00时，所述从延迟控制字SCODE为0，所述模拟从延迟线15不工作；当所述控制信号Ctrl为01时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟1/4个周期；当所述控制信号Ctrl为10时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟1/2个周期；当所述控制信号Ctrl为11时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟3/4个周期。

需要说明是，任意可对所述设定延迟控制字PCODE进行一定比例提取的硬件电路或软件代码均适用于本发明，不以本实施例为限。所述控制信号Ctrl的位数可根据需要设定，位数约多，所述设定比例的最小调整比例越小。

如图1所示，所述模拟从延迟线15连接于所述数字从控制模块14的输出端，并接收与所述参考时钟信号Refclk同频的输入时钟信号Clkin，基于所述从延迟控制字SCODE控制所述输入时钟信号Clkin延迟，得到所述输入时钟信号的延迟信号Clkiout。

具体地，在本实施例中，所述模拟从延迟线15的结构与所述模拟主延迟线11的结构相同，输入信号、控制信号及模拟延迟单元的级数做适应性调整，在此不一一赘述。

需要说明的是，所述模拟从延迟线15的结构可以和所述模拟主延迟线11不同，任意经由所述从延迟控制字SCODE控制调整延迟时间的模拟延迟电路均适用于本发明的模拟从延迟线15，不限于本实施例。

需要说明的是，本发明的延迟锁定环1适用于安全数字输入输出卡(SDIO，SecureDigital Input and Output Card)，输出端通过IO接到片外，与SD卡进行时钟的交互，实现时钟与数据的对齐。本发明的延迟锁定环1也适用于其他需要进行延迟锁定的场合，在此不一一赘述。

实施例二

本实施例提供一种延迟锁定方法，在本实施例中，所述延迟锁定方法基于实施例一所述延迟锁定环1实现，在实际应用中，任意可实现上述方法的结构均适用于本发明的方法，不以本实施例为限。所述延迟锁定方法包括：

1)对参考时钟信号进行延迟，检测延迟前后所述参考时钟信号的相位差，基于检测得到的相位比较结果生成主延迟控制字调整所述参考时钟信号的延迟时间，直至所述参考时钟信号延迟一个周期。

具体地，如图1所示，基于所述模拟主延迟线11对所述参考时钟信号Refclk进行延迟，初始状态所述主延迟控制字MCODE为设定值。

具体地，如图1所示，基于所述数字鉴相模块12鉴定所述参考时钟信号Refclk与所述参考时钟信号的延迟信号Refclk_delay的相位差，并得到相位比较结果PDQ1和PDQ2。在本实施例中，采用所述参考时钟信号Refclk对所述参考时钟信号的延迟信号Refclk_delay进行采样；当采样信号为高电平，则延迟超过半个周期且小于一个周期；当采样信号为低电平，则延迟小于半个周期。

具体地，如图1所示，基于所述数字主控制模块13根据所述相位比较结果PDQ调整所述主延迟控制字MCODE。所述模拟主延迟线11、所述数字鉴相模块12及所述数字主控制模块13构成相位锁定环路。在本实施例中，基于相邻两位所述相位比较结果判断所述参考时钟信号的延迟时间；当相邻两位相位比较结果的值为10，则判定所述参考时钟信号Refclk延迟一个周期，环路锁定；当相邻两位相位比较结果的值为00，则判定所述参考时钟信号Refclk延迟大于一个周期，减小所述主延迟控制字MCODE的值，环路未锁定；当相邻两位相位比较结果的值为11，则判定所述参考时钟信号Refclk延迟小于一个周期，增大所述主延迟控制字MCODE的值，环路未锁定；当相邻两位相位比较结果的值为01，则判定所述参考时钟信号Refclk延迟为半个周期，增大所述主延迟控制字MCODE的值，环路未锁。不断调整所述主延迟控制字MCODE，通过控制被选中的模拟延迟单元的个数调整延迟时间，使得相位相差一个周期，环路锁定。

2)将所述参考时钟信号Refclk延迟一个周期对应的主延迟控制字MCODE赋值给设定延迟控制字PCODE，并乘以设定比例，得到从延迟控制字SCODE。

具体地，将环路锁定时对应的主延迟控制字MCODE赋值给设定延迟控制字PCODE，此时的设定延迟控制字PCODE为延迟一个周期对应的模拟延迟单元的个数。

具体地，如图1所示，基于所述数字从控制模块14根据所述控制信号Ctrl按照设定比例计算相对延迟。所述设定比例为固定值或可调值。在本实施中，当所述控制信号Ctrl为00时，所述从延迟控制字SCODE为0，所述模拟从延迟线15不工作；当所述控制信号Ctrl为01时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟1/4个周期；当所述控制信号Ctrl为10时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟1/2个周期；当所述控制信号Ctrl为11时，所述从延迟控制字SCODE控制所述模拟从延迟线15延迟3/4个周期。

3)基于所述从延迟控制字PSCODE调整与所述参考时钟信号Refclk同频的输入时钟信号Clkin的延迟，实现所述输入时钟信号Clkin的延迟锁定。

本发明的延迟锁定环及延迟锁定方法通过数字延迟锁相环和模拟延迟线相结合，具有数字电路易于集成化、可靠性高的优点，并且避免了数字延迟线在不同延迟的状态下，时序难以调节的问题。

综上所述，本发明提供一种延迟锁定环及延迟锁定方法，包括：模拟主延迟线、数字鉴相模块、数字主控制模块、数字从控制模块及模拟从延迟线；所述模拟主延迟线连接于所述数字主控制模块的输出端，并接收参考时钟信号，基于所述数字主控制模块输出的主延迟控制字控制所述参考时钟信号延迟；所述数字鉴相模块连接于所述模拟主延迟线的输出端，并接收所述参考时钟信号，用于鉴定所述参考时钟信号延迟前后的相位差；所述数字主控制模块连接于所述数字鉴相模块的输出端，基于所述参考时钟信号延迟前后的相位差调整所述主延迟控制字，并将所述参考时钟信号延迟一个周期所对应的主延迟控制字赋值给设定延迟控制字；所述数字从控制模块连接于所述数字主控制模块的输出端，并接收控制信号，基于所述控制信号将所述设定延迟控制字乘以设定比例后作为从延迟控制字输出；所述模拟从延迟线连接于所述数字从控制模块的输出端，并接收输入时钟信号，基于所述从延迟控制字控制所述输入时钟信号延迟。对参考时钟信号进行延迟，检测延迟前后所述参考时钟信号的相位差，基于检测得到的相位比较结果生成主延迟控制字调整所述参考时钟信号的延迟时间，直至所述参考时钟信号延迟一个周期；将所述参考时钟信号延迟一个周期对应的主延迟控制字赋值给设定延迟控制字，并乘以设定比例，得到从延迟控制字；基于所述从延迟控制字调整输入时钟信号的延迟，实现所述输入时钟信号的延迟锁定。本发明的延迟锁定环及延迟锁定方法采用数字鉴相器和数字控制器，可靠性较高，环路更为稳定；采用模拟延迟线，可以实现延迟的可调，并且不需要考虑数字电路里常见的建立时间(setup time)、保持时间(hold time)等问题，简化了电路调试难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种延迟锁定环，其特征在于，所述延迟锁定环至少包括：

所述数字主控制模块连接于所述数字鉴相模块的输出端，基于所述参考时钟信号延迟前后的相位差调整所述主延迟控制字，并将所述参考时钟信号延迟一个周期所对应的主延迟控制字赋值给设定延迟控制字；其中，所述数字主控制模块包括与逻辑单元及计数单元；所述与逻辑单元接收所述数字鉴相模块输出的相邻两位信号的反信号，并进行与运算；所述计数单元连接于所述与逻辑单元的输出端，并接收所述数字鉴相模块输出的相邻两位信号中的一位，当相位差大于一个周期时减小所述主延迟控制字，当相位差等于一个周期时不改变所述主延迟控制字，当相位差小于一个周期时增大所述主延迟控制字；

2.根据权利要求1所述的延迟锁定环，其特征在于：所述模拟主延迟线包括多个模拟延迟单元，各模拟延迟单元的第一输入端连接前级的第一输出端，第二输入端连接后级的第二输出端，第一输出端输出当前级模拟延迟单元的第一输入端信号的延迟信号，第二输出端通过所述主延迟控制字选择前级的第一输出端信号或后级的第二输出端信号输出，控制端连接所述主延迟控制字；其中，第一级模拟延迟单元的第一输入端作为所述模拟主延迟线的输入端，第二输出端作为所述模拟主延迟线的输出端；最后一级模拟延迟单元的第二输入端连接低电平。

3.根据权利要求2所述的延迟锁定环，其特征在于：所述模拟延迟单元包括延迟器及数据选择器；所述延迟器的输入端作为所述模拟延迟单元的第一输入端，输出端作为所述模拟延迟单元的第一输出端；所述数据选择器的第一输入端连接所述延迟器的输出端，第二输入端作为所述模拟延迟单元的第二输入端，控制端连接所述主延迟控制字，输出端作为所述模拟延迟单元的第二输出端，其中，所述数据选择器的控制端高电平时输出所述延迟器的输出信号。

4.根据权利要求1～3任意一项所述的延迟锁定环，其特征在于：所述模拟从延迟线与所述模拟主延迟线的结构相同。

5.根据权利要求1所述的延迟锁定环，其特征在于：所述数字鉴相模块包括单个模拟延迟线、第一D触发器、第二D触发器、第三D触发器及第四D触发器；所述单个模拟延迟线的输入端连接所述参考时钟信号的延迟信号，经过一个延迟单元后输出所述单个模拟延迟线输入信号的相邻延迟信号；所述第一D触发器的数据端连接所述参考时钟信号的延迟信号，时钟端连接所述参考时钟信号；所述第二D触发器的数据端连接所述第一D触发器的正相输出端，时钟端连接所述参考时钟信号，正相输出端输出第一相位比较结果；所述第三D触发器的数据端连接所述单个模拟延迟线的输出信号，时钟端连接所述参考时钟信号；所述第四D触发器的数据端连接所述第三D触发器的正相输出端，时钟端连接所述参考时钟信号，正相输出端输出第二相位比较结果。

6.根据权利要求1所述的延迟锁定环，其特征在于：所述设定比例为固定值或可调值。

7.根据权利要求1或6所述的延迟锁定环，其特征在于：所述数字从控制模块包括乘法单元，所述乘法单元接收所述设定延迟控制字及所述控制信号，以实现乘法运算。

8.根据权利要求1所述的延迟锁定环，其特征在于：所述延迟锁定环适用于安全数字输入输出卡。

9.一种延迟锁定方法，基于如权利要求1-8任意一项所述的延迟锁定环实现，其特征在于，所述延迟锁定方法至少包括：

10.根据权利要求9所述的延迟锁定方法，其特征在于：所述主延迟控制字通过控制被选中的模拟延迟单元的个数调整延迟时间。

11.根据权利要求9所述的延迟锁定方法，其特征在于：采用所述参考时钟信号对所述参考时钟信号的延迟信号进行采样；当采样信号为高电平，则延迟超过半个周期且小于一个周期；当采样信号为低电平，则延迟小于半个周期。

12.根据权利要求9或11所述的延迟锁定方法，其特征在于：基于相邻两位所述相位比较结果判断所述参考时钟信号的延迟时间；当相邻两位相位比较结果的值为10，则判定所述参考时钟信号延迟一个周期，环路锁定，当前主延迟控制字赋值给设定延迟控制字；当相邻两位相位比较结果的值为00，则判定所述参考时钟信号延迟大于一个周期，减小所述主延迟控制字的值，环路未锁定；当相邻两位相位比较结果的值为11，则判定所述参考时钟信号延迟小于一个周期，增大所述主延迟控制字的值，环路未锁定；当相邻两位相位比较结果的值为01，则判定所述参考时钟信号延迟为半个周期，增大所述主延迟控制字的值，环路未锁。

13.根据权利要求9所述的延迟锁定方法，其特征在于：所述设定比例为固定值或可调值。