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CN109754836A - 非易失性存储器件 - Google Patents

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CN109754836A
CN109754836A CN201811274793.0A CN201811274793A CN109754836A CN 109754836 A CN109754836 A CN 109754836A CN 201811274793 A CN201811274793 A CN 201811274793A CN 109754836 A CN109754836 A CN 109754836A
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unit region
nonvolatile memory
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stacked structure
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Abstract

一种三维(3D)非易失性存储器包括堆叠结构，该堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域。连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。

Description

非易失性存储器件
技术领域
本发明构思的实施方式涉及非易失性存储器件，更具体地，涉及包括垂直沟道结构的三维(3D)非易失性存储器件。
背景技术
作为用于改善存储器件的集成密度和小型化的方法之一，已经开发了包括垂直沟道结构取代传统的二维(2D)结构的3D非易失性存储器件。由于3D非易失性存储器件的集成密度的提高和小型化，3D非易失性存储器件中包括的布线的连接由于布线的增加的长度而变得复杂。因此，需要一种3D非易失性存储器件，在其中布线布置在窄空间中的同时由于布线导致的RC延迟减小。
发明内容
本发明构思的实施方式能提供具有高集成度和减小的电阻-电容(RC)延迟的三维(3D)非易失性存储器件。
根据本发明构思的一方面，提供了一种3D非易失性存储器，包括：堆叠结构，其包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开，其中堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域，连接区域包括第一台阶部分、第二台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，第二台阶部分接触第二单元区域并且具有在接近第一单元区域的方向上下降的阶梯形状，连接部分连接第一单元区域和第二单元区域。
根据本发明构思的另一方面，提供了一种3D非易失性存储器，包括：下部区域，其包括下基板和在下基板上的外围电路；以及在下部区域上的堆叠结构，堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域，并且堆叠结构的连接区域包括台阶部分，该台阶部分具有从连接区域的外围朝向其中心下降的阶梯形状。
根据本发明构思的另一方面，提供了一种3D非易失性存储器，包括：下部区域，其包括下基板和在下基板上的外围电路；在下部区域上的上基板；在上基板上的堆叠结构，堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并通过多个层间绝缘层彼此间隔开；以及多个接触，其将所述多个导电层中的每个电连接到外围电路。堆叠结构包括第一单元区域、与第一单元区域间隔开的第二单元区域、以及在第一单元区域与第二单元区域之间的连接区域，连接区域包括第一台阶部分和连接部分，第一台阶部分接触第一单元区域并且具有在接近第二单元区域的方向上下降的阶梯形状，连接部分连接第一台阶部分和第二单元区域。所述多个接触设置在第一台阶部分中。
附图说明
图1是根据本发明构思的一实施方式的三维(3D)非易失性存储器件的框图。
图2是根据本发明构思的一实施方式的3D非易失性存储器件中多个存储单元块的一个存储单元块的等效电路的电路图。
图3A是根据本发明构思的一实施方式的3D非易失性存储器件的透视图。
图3B是沿图3A的线I-I'截取的连接部分的剖视图。
图4是图3A和3B中所示的多个导电层中的一个的透视图。
图5A是图3A和3B中所示的3D非易失性存储器件的详细俯视图。
图5B是沿图5A的线II-II'截取的剖视图。
图6是图5A和5B的垂直沟道结构的剖视图。
图7(a)-7(d)是图6中的区域A的各种变型的放大图。
图8是根据本发明构思的一实施方式的3D非易失性存储器件的透视图。
图9是图8中所示的第一台阶部分和第二台阶部分的透视图。
图10A和10B分别是根据本发明构思的一实施方式的3D非易失性存储器件的透视图和俯视图。
图10C是沿线I-I'截取的图10A的连接部分的剖视图。
图11A是图10A的台阶中的一个的透视图。
图11B是图11A的台阶的变型的透视图。
图12A和12B是图10A至10C中所示的3D非易失性存储器件的详细俯视图。
图13A和13B分别是根据本发明构思的一实施方式的3D非易失性存储器件的透视图和俯视图。
图14是图13A和13B中所示的多个导电层中的两个导电层的透视图。
图15A是图13A和13B中所示的3D非易失性存储器件的详细俯视图。
图15B是沿图15A的线III-III'截取的剖视图。
图15C是沿图15A的线IV-IV'截取的剖视图。
图16A是根据本发明构思的一实施方式的3D非易失性存储器件的透视图。
图16B是沿图16A的线V-V'截取的剖视图。
图17是图16A中所示的多个导电层中的一个的透视图。
图18A是图16A和16B中所示的3D非易失性存储器件的详细俯视图。
图18B是沿图18A的线II-II'截取的剖视图。
图19是根据本发明构思的一实施方式的3D非易失性存储器件的透视图。
图20A是图19的台阶部分的多个台阶中的一个的透视图。
图20B是图20A的台阶的变型的透视图。
图21是图19中所示的3D非易失性存储器件的详细俯视图。
具体实施方式
图1是根据本发明构思的一实施方式的三维(3D)非易失性存储器件100的框图。
参照图1，根据一实施方式，3D非易失性存储器件100包括存储单元阵列110和外围电路130。
根据一实施方式，存储单元阵列110包括多个存储单元块BLK1至BLKn，并且存储单元块BLK1至BLKn的每个包括多个存储单元。存储单元块BLK1至BLKn通过位线BL、字线WL、至少一个串选择线SSL以及至少一个地选择线GSL连接到外围电路130。更详细地，存储单元块BLK1至BLKn通过字线WL、至少一个串选择线SSL和至少一个地选择线GSL连接到行解码器133。此外，存储单元块BLK1至BLKn还通过位线BL连接到页缓冲器135。
根据一实施方式，外围电路130从外部设备接收地址ADDR、命令CMD和控制信号CTRL，并且与3D非易失性存储器件100外部的另一外部设备交换数据DATA。外围电路130包括控制逻辑137、行解码器133和页缓冲器135。另外，外围电路130还可以包括各种子电路，诸如输入/输出电路、产生用于操作3D非易失性存储器件100的电压的电压产生电路、以及用于校正从存储单元阵列110读取的数据DATA中的错误的纠错电路。
根据一实施方式，控制逻辑137连接到行解码器133、电压发生器和输入/输出电路。控制逻辑137控制3D非易失性存储器件100的操作。控制逻辑137响应于控制信号CTRL产生在3D非易失性存储器件100中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储操作时，控制逻辑137调整提供到字线WL和位线BL的电压水平。
根据一实施方式，行解码器133响应于地址ADDR选择多个存储单元块BLK1至BLKn中的至少一个，并选择所选存储单元块BLK1至BLKn的至少一个字线WL、至少一个串选择线SSL和至少一个地选择线GSL。行解码器133将用于执行存储操作的电压发送到所选存储单元块BLK1至BLKn的字线WL。
根据一实施方式，页缓冲器135通过多个位线BL连接到存储单元阵列110。页缓冲器135能作为写驱动器或读出放大器电路操作。更详细地，在编程操作期间，页缓冲器135作为写驱动器操作以将电压施加到位线BL，用于将数据DATA存储在存储单元阵列110中。另一方面，在读操作中，页缓冲器135作为读出放大器操作以读出存储在存储单元阵列110中的数据DATA。
图2是根据本发明构思的一实施方式的3D非易失性存储器件100中多个存储单元块中的一个存储单元块BLK的等效电路的电路图。
参照图2，根据一实施方式，存储单元块BLK是垂直NAND闪速存储器，并且图1中所示的多个存储单元块BLK1至BLKn中的每个能如图2中所示地实现。存储单元块BLK包括多个NAND串NS11至NS33、多个字线WL1至WL7、多个位线BL1至BL3、至少一个地选择线GSL、多个串选择线SSL1至SSL3、以及公共源极线CSL。NAND串NS11至NS33的数量、字线WL1至WL7的数量、位线BL1至BL3的数量、地选择线GSL的数量、以及串选择线SSL1至SSL3的数量不限于图中所示的数量，并且可以根据其它实施方式改变。
根据一实施方式，共同连接到一个位线的NAND串形成一列。例如，共同连接到第一位线BL1的NAND串NS11、NS21和NS31对应于第一列，共同连接到第二位线BL2的NAND串NS12、NS22和NS32对应于第二列，并且共同连接到第三位线BL3的NAND串NS13、NS23和NS33对应于第三列。
根据一实施方式，连接到一个串选择线的NAND串形成一行。例如，连接到第一串选择线SSL1的NAND串NS11、NS12和NS13对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23对应于第二行，并且连接到第三串选择线SSL3的NAND串NS31、NS32和NS33对应于第三行。
根据一实施方式，NAND串NS11至NS33中的每个包括串联连接的串选择晶体管SST、多个存储单元MC1至MC7和地选择晶体管GST。另外，在一些实施方式中，在串选择晶体管SST与最顶部的存储单元(例如第七存储单元MC7)之间或者在地选择晶体管GST与最底部的存储单元(例如第一存储单元MC1)之间包括至少一个虚设单元。
根据一实施方式，串选择晶体管SST连接到对应的串选择线SSL1至SSL3以及对应的位线BL1至BL3。多个存储单元MC1至MC7分别连接到对应的字线WL1至WL7。地选择晶体管GST连接到对应的地选择线GSL和公共源极线CSL。
在图2中，根据一实施方式，串选择线SSL1至SSL3彼此分离，地选择线GSL彼此连接，并且相同水平处的字线WL1至WL7彼此连接。然而，本发明构思的实施方式不限于此。例如，在其它实施方式中，地选择线GSL像串选择线SSL1至SSL3那样彼此分离。
图3A是根据本发明构思的一实施方式的3D非易失性存储器件100的透视图。图3B是沿图3A的线I-I'截取的连接部分的剖视图。为了便于说明，在图3B中仅示出了连接部分。
参照图3A，根据一实施方式，根据本发明构思的一实施方式的3D非易失性存储器件100包括下部区域LR和上部区域UR。图1中所示的外围电路130位于下部区域LR中，图1中所示的存储单元阵列110位于上部区域UR中。也就是，根据本发明构思的一实施方式的3D非易失性存储器件100是外围电路上单元或外围电路之上单元(COP)类型。由于图1中所示的外围电路130在存储单元阵列110下方，所以3D非易失性存储器件100占据的平面面积减小，并且3D非易失性存储器件100的集成度增加。
根据一实施方式，上部区域UR中的存储单元阵列110包括堆叠结构SS。堆叠结构SS包括多个层间绝缘层160和多个导电层150。例如，堆叠结构SS包括第一绝缘层161至第九绝缘层169以及第一导电层151至第九导电层159。多个层间绝缘层160和多个导电层150中的每个在一个方向(诸如Z方向)上交替地堆叠。例如，第一导电层151、第一层间绝缘层161、第二导电层152、第二层间绝缘层162、第三导电层153、第三层间绝缘层163等从底部开始顺序地堆叠。也就是，多个导电层150通过多个层间绝缘层160彼此分离。多个层间绝缘层160中的每个包括绝缘体，诸如硅氧化物或低电介质(低k)材料。多个导电层150中的每个包括诸如钨(W)、铝(Al)、铜(Cu)或金(Au)的金属、掺杂的硅、金属氮化物和金属硅化物中的至少一种。
根据一实施方式，Z方向是多个导电层150和多个层间绝缘层160堆叠并且指向远离下部区域LR的方向。这里，两个物体或两个部件位于相同水平处的事实意思是相对于每个物体的中心或每个部件的中心的任意原点的Z方向坐标彼此相等。此外，一物体或部件在比另一物体或部件更高的水平处的事实意思是相对于该物体或部件的任意原点的Z方向坐标大于另一物体或部件的Z方向坐标。另外，一物体或部件在比另一物体或部件更低的水平处的事实意思是相对于该物体或部件的任意原点的Z方向坐标小于另一物体或部件的Z方向坐标。
根据一实施方式，堆叠结构SS的顶部通过多个串选择线切口SLC被分成彼此分离的多个部分。因此，堆叠结构SS中的多个导电层150中最顶部的导电层(例如第九导电层159)包括通过串选择线切口SLC彼此分离的多个部分。
根据一实施方式，堆叠结构SS包括第一单元区域Cell1、第二单元区域Cell2和连接区域CR。第一单元区域Cell1和第二单元区域Cell2彼此间隔开。连接区域CR定位在第一单元区域Cell1与第二单元区域Cell2之间。连接区域CR包括第一台阶部分SP1、第二台阶部分SP2和连接部分CP。第一台阶部分SP1具有与第一单元区域Cell1接触的阶梯形状，该阶梯形状在接近第二单元区域Cell2的方向(例如Y方向)上下降。第二台阶部分SP2具有与第二单元区域Cell2接触的阶梯形状，该阶梯形状在接近第一单元区域Cell1的方向(例如负Y方向)上下降。第一台阶部分SP1和第二台阶部分SP2中的每个包括多个台阶ST。第一台阶部分SP1的台阶ST中的至少一个在与第二台阶部分SP2的台阶ST中的一个相同的水平处。例如，如图3A所示，第一台阶部分SP1的台阶ST分别在与第二台阶部分SP2的对应台阶ST相同的水平处。然而，本发明构思的实施方式不限于此。连接部分CP连接第一单元区域Cell1和第二单元区域Cell2。连接部分CP还接触第一台阶部分SP1和第二台阶部分SP2。连接部分CP的一个侧壁与第一单元区域Cell1的一个侧壁和第二单元区域Cell2的一个侧壁例如沿YZ平面对准。
参照图3A和3B，根据一实施方式，堆叠结构SS的连接部分CP包括第一连接部分CP1和第二连接部分CP2。第一连接部分CP1和第二连接部分CP2在诸如X方向的间隔方向上彼此间隔开。第一连接部分CP1在诸如X方向的间隔方向上的宽度W1和第二连接部分CP2在诸如X方向的间隔方向上的宽度W2是恒定的，而与Z方向上的高度无关。另外，第一连接部分CP1与第二连接部分CP2之间在X方向上的距离D12是恒定的，而与垂直位置(诸如Z方向上的高度)无关。
图4是图3A和3B中所示的多个导电层150中的一个的透视图。
参照图4和3A，根据一实施方式，导电层150在第一单元区域Cell1、第一台阶部分SP1、连接部分CP、第二台阶部分SP2和第二单元区域Cell2之上延伸。导电层150包括在第一单元区域Cell1中的第一部分150a、在第二单元区域Cell2中的第二部分150b、以及在连接区域CR中的第三部分150c。第三部分150c在连接部分CP、第一台阶部分SP1和第二台阶部分SP2之上延伸。第三部分150c连接第一部分150a和第二部分150b。
图5A是图3A和3B中所示的3D非易失性存储器件100的详细俯视图。图5B是沿图5A的线II-II'截取的剖视图。图6是图5A和5B的垂直沟道结构的剖视图。图7是图6中的区域A的各种变型的放大图。
根据一实施方式，首先参照图5B，下部区域LR可以包括下基板190、图1中所示的外围电路130、以及下导电线120。下基板190包括诸如单晶硅或单晶锗的半导体，并且是体晶片或外延层。外围电路130的详细描述如以上参照图1所述。图5B说明性地示出了图1中所示的外围电路130的行解码器133的晶体管中的一个。下导电线120中的每个包括诸如硅的半导体。每个下导电线120的材料具有比诸如W、Al或Cu的金属更高的电阻率。下导电线120包括在多个水平处的导线。例如，如图5B所示，下导电线120包括第一下导电线121和第二下导电线122。然而，下导电线120的层数不限于此，并且在其它实施方式中可以变化。
根据一实施方式，上部区域UR包括上基板180、缓冲绝缘层140、图3A中所示的堆叠结构SS、以及垂直沟道结构VS。上基板180包括诸如多晶硅的半导体。上基板180可以包括n型或p型掺杂阱区域182。缓冲绝缘层140设置在堆叠结构SS与上基板180之间。缓冲绝缘层140包括诸如硅氧化物的绝缘体。虽然图5B示出了在一个堆叠结构SS下方彼此分离的两个上基板180，但是在一些实施方式中，一个集成的上基板180设置在一个堆叠结构SS下方。垂直沟道结构VS设置在堆叠结构SS的第一单元区域Cell1和第二单元区域Cell2中。
参照图6，根据一实施方式，垂直沟道结构VS在垂直于上基板180的方向(诸如Z方向)上延伸。垂直沟道结构VS穿透多个导电层150和多个层间绝缘层160的堆叠结构SS。垂直沟道结构VS还穿透缓冲绝缘层140并接触上基板180的阱区域182。
根据一实施方式，垂直沟道结构VS包括沟道图案171、间隙填充绝缘图案172和焊盘图案174。沟道图案171在垂直于上基板180的方向(诸如Z方向)上延伸。沟道图案171具有拥有闭合底部的中空圆筒形状。沟道图案171包括诸如硅、锗或硅锗的半导体。沟道图案171的内壁表面，即由沟道图案171围绕的中空部H由间隙填充绝缘图案172填充。间隙填充绝缘图案172包括诸如硅氧化物的绝缘体。在其它实施方式中，与图6不同，沟道图案171具有圆柱或圆形柱形状。在这种情况下，由于沟道图案171不形成中空部H，所以垂直沟道结构VS不包括间隙填充绝缘图案172。焊盘图案174覆盖间隙填充绝缘图案172的上端和沟道图案171的上端。焊盘图案174包括诸如硅、锗或硅锗的半导体。焊盘图案174连接到位线接触BLC，用于将垂直沟道结构VS连接到位线BL。
根据一实施方式，信息存储层173设置在垂直沟道结构VS的沟道图案171与堆叠结构SS的相应导电层150之间。信息存储层173不仅在导电层150与沟道图案171之间延伸，而且在导电层150与层间绝缘层160之间延伸。参照图7的部分(a)，其更详细地示出了信息存储层173，信息存储层173包括阻挡绝缘层173c、电荷存储层173b和隧道绝缘层173a。阻挡绝缘层173c与导电层150相邻，隧道绝缘层173a与沟道图案171相邻，并且电荷存储层173b设置在阻挡绝缘层173c与隧道绝缘层173a之间。阻挡绝缘层173c包括高电介质材料，诸如铝氧化物或铪氧化物。电荷存储层173b是陷阱型。例如，电荷存储层173b包括量子点或纳米晶体。这里，量子点或纳米晶体包括导体的细颗粒。电荷存储层173b包括例如硅氮化物。隧道绝缘层173a包括例如硅氧化物。
根据一实施方式，如图7的部分(b)至(d)所示，信息存储层173的布置和形状可以变化。根据一些实施方式，如图7的部分(b)所示，隧道绝缘层173a在与沟道图案171相同的方向(诸如Z方向)上延伸，并且不在导电层150与层间绝缘层160之间延伸。根据一些实施方式，如图7的部分(c)所示，隧道绝缘层173a和电荷存储层173b在与沟道图案171相同的方向(诸如Z方向)上延伸，并且不在导电层150与层间绝缘层160之间延伸。根据一些实施方式，如图7的部分(d)所示，信息存储层173的所有层，也就是，隧道绝缘层173a、电荷存储层173b和阻挡绝缘层173c，在与沟道图案171相同的方向(诸如Z方向)上延伸，并且不在导电层150与层间绝缘层160之间延伸。
参照图6和2，根据一实施方式，一个垂直沟道结构VS、多个导电层150和多个信息存储层173形成多个NAND串NS11至NS33中的一个。也就是，多个导电层150中的一个、一个垂直沟道结构VS、以及信息存储层173中的一个形成一个晶体管。例如，第一导电层151可以对应于地选择晶体管GST的栅电极。第二导电层152至第八导电层158可以分别对应于第一存储单元MC1至第七存储单元MC7的栅电极。第九导电层159可以对应于串选择晶体管SST的栅电极。多个NAND串NS11至NS33中的每个的漏极区域可以形成在垂直沟道结构VS的焊盘图案174中，并且用于多个NAND串NS11至NS33的公共源极区域可以形成在上基板180中。图6示出了堆叠结构SS包括第一导电层151至第九导电层159。然而，实施方式不限于此，并且堆叠结构SS的导电层150的数量可以取决于多个NAND串NS11至NS33中的每个中包括的地选择晶体管GST的数量、存储单元MC1至MC7的数量、串选择晶体管SST的数量、以及虚设单元的数量而变化。
根据一实施方式，图5A和5B示出了堆叠结构SS与上导电线之间的连接。术语“上导电线”统一指的是位于比堆叠结构SS更高的水平处的导电线。因此，上导电线包括位线BL、串选择线SSL、地选择线GSL和字线WL1至WL7。位线BL、串选择线SSL、地选择线GSL、字线WL1至WL7、位线接触BLC、串选择线接触SSLC、地选择线接触GSLC和字线接触WLC1至WLC7中的每个包括诸如W、Al或Cu的金属。当上导电线包括金属时，上导电线的电阻小于包括诸如硅的半导体的下导电线120的电阻。上导电线位于一个水平处，图5B示出了位线BL和第四字线WL4位于完全相同的水平处。然而，在其它实施方式中，与图5B不同，上导电线包括在不同水平处的导电线。
根据一实施方式，每个位线BL在一个方向(诸如X方向)上延伸。位线BL通过位线接触BLC分别连接到第一单元区域Cell1和第二单元区域Cell2的垂直沟道结构VS。
根据一实施方式，串选择线SSL通过串选择线接触SSLC连接到堆叠结构SS的多个导电层151至159中的最上层，诸如第九导电层159。
根据一实施方式，地选择线GSL通过地选择线GSLC连接到堆叠结构SS的多个导电层151至159中的最下层，诸如第一导电层151。地选择线接触GSLC是第一台阶部分SP1的最低台阶ST1或第二台阶部分SP2的最低台阶ST1。例如，在图5A中，地选择线接触GSLC在第一台阶部分SP1的最低台阶ST1处。
根据一实施方式，字线WL1至WL7通过字线接触WLC1至WLC7连接到剩余层，诸如第二导电层152至第八导电层158。例如，第四字线WL4连接到第五导电层155。字线接触WLC1至WLC7是第一台阶部分SP1和第二台阶部分SP2。例如，连接到第一字线WL1的字线接触WLC1是第一台阶部分SP1的第二低台阶ST2或第二台阶部分SP2的第二低台阶ST2。连接到第二字线WL2的字线接触WLC2是第一台阶部分SP1的第三低水平台阶ST3或第二台阶部分SP2的第三低水平台阶ST3。图5A示出了字线接触WLC1至WLC7交替地布置在第二台阶部分SP2和第一台阶部分SP1中。也就是，连接到第一字线WL1的字线接触WLC1、连接到第三字线WL3的字线接触WLC3、连接到第五字线WL5的字线接触WLC5、以及连接到第七字线WL7的字线接触WLC7位于第二台阶部分SP2中，并且连接到第二字线WL2的字线接触WLC2、连接到第四字线WL4的字线接触WLC4、以及连接到第六字线WL6的字线接触WLC6位于第一台阶部分SP1中。然而，本发明构思的实施方式不限于此，并且字线接触WLC1至WLC7的布置在其它实施方式中可以改变。
根据一实施方式，位线BL、字线WL1至WL7、串选择线SSL和地选择线GSL通过下导电线120连接到下部区域LR的外围电路130。更详细地，位线BL连接到图1中所示的外围电路130的页缓冲器135，并且串选择线SSL和地选择线GSL连接到外围电路130的行解码器133。图5B说明性地示出了第四字线WL4连接到外围电路130的行解码器133的晶体管。
依照根据本发明构思的一实施方式的3D非易失性存储器件100，堆叠结构SS中的导电层150通过连接区域CR从第一单元区域Cell1延伸到第二单元区域Cell2。结果，相同的电压能被施加到导电层150的第一单元区域Cell1中的图4所示的第一部分150a和导电层150的第二单元区域Cell2中的图4所示的第二部分150b而不额外地使用下导电线120。当下导电线120包括具有比金属更高的电阻率的硅，并且被包括在3D非易失性存储器件100中时，3D非易失性存储器件100的RC延迟可能增加。然而，依照根据本发明构思的一实施方式的3D非易失性存储器件100，能抑制RC延迟的增加，因为没有连接导电层150的第一部分150a和第二部分150b的额外的下导电线120。另外，可以减小将电压传输到导电层150的布线所占据的空间。
图8是根据本发明构思的一实施方式的3D非易失性存储器件200的透视图。图9是图8中所示的第一台阶部分SP1和第二台阶部分SP2的透视图。在下文中，将通过关注与图3A的实施方式的不同来描述根据本实施方式的3D非易失性存储器件200。
参照图8和9，根据一实施方式，根据本实施方式的3D非易失性存储器件200的第一台阶部分SP1和第二台阶部分SP2中的至少一个具有子台阶SST1和SST2。图8和9示出了第一台阶部分SP1和第二台阶部分SP2的每个台阶ST具有两个子台阶SST1和SST2。然而，并非所有台阶ST都需要具有子台阶SST1和SST2，并且形成一个台阶ST的子台阶的数量不限于两个。第一子台阶SST1的一个方向上的宽度和第二子台阶SST2的相同方向上的宽度彼此不同。例如，第一子台阶SST1的X方向上的宽度WX1大于第二子台阶SST2的X方向上的宽度WX2。第一子台阶SST1的另一方向上的宽度和第二子台阶SST2的相同方向上的宽度彼此相等。例如，第一子台阶SST1的Y方向上的宽度和第二子台阶SST2的Y方向上的宽度等于WY。将导电层150连接到图5A中所示的字线WL1至WL7的图5A中所示的字线接触WLC1至WLC7位于子台阶SST1和SST2中。由于台阶ST的子台阶结构，确保了用于字线接触WLC1至WLC7的足够空间。另外，减小了连接区域CR的平面面积，并且减小了3D非易失性存储器件200的整体尺寸。
图10A和10B分别是根据本发明构思的一实施方式的3D非易失性存储器件300的透视图和俯视图。图10C是沿线I-I'截取的图10A的连接部分的剖视图。图11A是图10A的台阶部分的台阶中的一个的透视图。图11B是图11A的台阶的变型的透视图。在下文中，将通过关注与图3A的实施方式的不同来描述根据本实施方式的3D非易失性存储器件300。
参照图10A至10C，根据一实施方式，堆叠结构SS的连接区域CR的连接部分CP包括第三台阶部分SP3和第四台阶部分SP4。第三台阶部分SP3连接第一台阶部分SP1和第二台阶部分SP2。第四台阶部分SP4也连接第一台阶部分SP1和第二台阶部分SP2。第三台阶部分SP3和第四台阶部分SP4中的每个具有在朝向彼此的方向上下降的阶梯形状。例如，第三台阶部分SP3具有在X方向上下降的阶梯形状，第四台阶部分SP4具有在负X方向上下降的阶梯形状。第三台阶部分SP3和第四台阶部分SP4在X方向上彼此间隔开。如图10C所示，随着第三台阶部分SP3和第四台阶部分SP4的高度接近下部区域LR，第三台阶部分SP3的X方向上的宽度W3和第四台阶部分SP4的X方向上的宽度W4增加。随着第三台阶部分SP3和第四台阶部分SP4的高度接近下部区域LR，第三台阶部分SP3和第四台阶部分SP4之间在X方向上的距离D减小。
换言之，根据一实施方式，堆叠结构SS的连接区域CR包括台阶部分SP，该台阶部分SP包括第一台阶部分SP1、第二台阶部分SP2、第三台阶部分SP3和第四台阶部分SP4。台阶部分SP具有从连接区域CR的外围朝向连接区域CR的中心下降的阶梯形状。
如图11A所示，根据一实施方式，图10A的台阶部分SP的每个台阶ST可以具有环矩形形状。根据一些实施方式，如图11B所示，图10A的台阶部分SP的每个台阶ST包括子台阶SST1至SST4。子台阶的数量不限于四个并且可以改变。
图12A和12B是图10A至10C中所示的3D非易失性存储器件300的详细俯视图。在下文中，将通过关注在字线接触的布置方面与图5A的实施方式的不同来描述实施方式。
参照图12A，根据本实施方式，字线接触WLC1至WLC7位于第三台阶部分SP3和第四台阶部分SP4以及第一台阶部分SP1和第二台阶部分SP2中。例如，连接到第二字线WL2的字线接触WLC2和连接到第六字线WL6的字线接触WLC6位于第一台阶部分SP1中，连接到第四字线WL4的字线接触WLC4和连接到第七字线WL7的字线接触WLC7位于第二台阶部分SP2中，连接到第一字线WL1的字线接触WLC1和连接到第五字线WL5的字线接触WLC5位于第三台阶部分SP3中，并且连接到第三字线WL3的字线接触WLC3位于第四台阶部分SP4中。依照根据本实施方式的3D非易失性存储器件300a，确保了用于字线接触WLC1至WLC7的足够空间，因为字线接触WLC1至WLC7中的至少一些设置在第三台阶部分SP3和第四台阶部分SP4中。
根据图12B的实施方式，字线接触WLC1至WLC7位于第一台阶部分SP1和第二台阶部分SP2中，但不位于第三台阶部分SP3和第四台阶部分SP4中。
图13A和13B分别是根据本发明构思的一实施方式的3D非易失性存储器件400的透视图和俯视图。在下文中，将通过关注与图10A至10C的实施方式的不同来描述本实施方式。
参照图13A和13B，根据一实施方式，连接部分CP连接第一台阶部分SP1的下部SP1_L和第二台阶部分SP2的下部SP2_L，但不连接第一台阶部分SP1的上部SP1_U和第二台阶部分SP2的上部SP2_U。
图14是图13A和13B中所示的多个导电层中的两个导电层的透视图。
参照图14，根据一实施方式，图13A中所示堆叠结构SS的上部的多个导电层150中的一层(诸如第五导电层155)在第一单元区域Cell1、第一台阶部分SP1的一部分、第二台阶部分SP2的一部分和第二单元区域Cell2之上延伸。另外，第五导电层155包括第一部分155a和第二部分155b。第五导电层155的第一部分155a在第一单元区域Cell1和第一台阶部分SP1的所述部分之上延伸。第五导电层155的第二部分155b在第二单元区域Cell2和第二台阶部分SP2的所述部分之上延伸。另外，图13A和13B中所示堆叠结构SS的下部的多个导电层150中的一层(诸如第四导电层154)在第一单元区域Cell1、第一台阶部分SP1、连接部分CP、第二台阶部分SP2和第二单元区域Cell2之上延伸。另外，第四导电层154包括在第一单元区域Cell1中的第一部分154a、在第二单元区域Cell2中的第二部分154b、以及在连接区域CR中的第三部分154c。第三部分154c在第一台阶部分SP1、连接部分CP和第二台阶部分SP2之上延伸。第三部分154c连接第一部分154a和第二部分154b。
图15A是图13A和13B中所示的3D非易失性存储器件400的详细俯视图。图15B是沿图15A的线III-III'截取的剖视图。图15C是沿图15A的线IV-IV'截取的剖视图。
参照图15A和15B，根据一实施方式，字线接触WLC3可以设置在第一台阶部分SP1或第二台阶部分SP2中，该字线接触WLC3将堆叠结构SS的下部的多个导电层150中的一层(诸如第四导电层154)连接到字线(诸如第三字线WL3)。如图14所示，由于第三部分154c连接第一部分154a和第二部分154b，所以如果一个字线接触WLC3连接到第一部分154a或第二部分154b就足够了。
另外，参照图15A和15C，根据一实施方式，为了将堆叠结构SS的上部的多个导电层150中的一层(诸如第五导电层155)连接到字线(诸如第四字线WL4)，第一台阶部分SP1和第二台阶部分SP2分别需要两个字线接触WLC4a和WLC4b。第五导电层155包括如图14所示的彼此分离的第一部分155a和第二部分155b，并且两个字线接触WLC4a和WLC4b分别连接到第一部分155a和第二部分155b。两个字线接触WLC4a和WLC4b连接到上布线，诸如第四字线WL4。也就是，第一部分155a和第二部分155b通过位于比堆叠结构SS更高的水平处的上导电线彼此连接。
图16A是根据本发明构思的一实施方式的3D非易失性存储器件600的透视图。图16B是沿图16A的线V-V'截取的剖视图。在下文中，将通过关注与图3A和3B的实施方式的不同来描述根据本实施方式的3D非易失性存储器件600。
参照图16A和16B，根据一实施方式，根据本实施方式的3D非易失性存储器件600的堆叠结构SS的连接区域CR包括第一台阶部分SP1和连接部分CP，但是没有第二台阶部分SP2。也就是，第二单元区域Cell2的面对第一单元区域Cell1的侧壁是平坦的。
图17是图16A中所示的多个导电层中的一个的透视图。
参照图17，根据一实施方式，导电层150在第一单元区域Cell1、第一台阶部分SP1、连接部分CP和第二单元区域Cell2之上延伸。导电层150包括在第一单元区域Cell1中的第一部分150a、在第二单元区域Cell2中的第二部分150b、以及在连接区域CR中的第三部分150c。第三部分150c在连接部分CP和第一台阶部分SP1之上延伸。第三部分150c连接第一部分150a和第二部分150b。
图18A是图16A和16B中所示的3D非易失性存储器件600的详细俯视图。图18B是沿图18A的线II-II'截取的剖视图。在下文中，将通过关注与图5A和5B的实施方式的不同来描述本实施方式。
参照图18A和18B，根据一实施方式，一个集成的上基板180设置在一个堆叠结构SS下方。字线接触WLC1至WLC7连接到堆叠结构SS的连接区域CR的第一台阶部分SP1。例如，图18B示出了将第五导电层155连接到第四字线WL4的字线接触WLC4位于第一台阶部分SP1处。连接到所有字线(诸如第一字线WL1至第七字线WL7)的所有字线接触WLC1至WLC7都设置在第一台阶部分SP1中。因为第二台阶部分SP2被省略，所以减小了连接区域CR的Y方向长度。因此，可以减小根据本发明构思的一实施方式的3D非易失性存储器件700的尺寸。
根据一些实施方式，第一台阶部分SP1的台阶ST中的至少一个包括如图9所示的子台阶SST1和SST2。
图19是根据本发明构思的一实施方式的3D非易失性存储器件800的透视图。图20A是图19的台阶部分的多个台阶中的一个的透视图。图20B是图20A的台阶的变型的透视图。在下文中，将通过关注与图16A的实施方式的不同来描述根据本实施方式的3D非易失性存储器件800。
依照根据本实施方式的3D非易失性存储器件800，堆叠结构SS的连接部分CP包括第三台阶部分SP3和第四台阶部分SP4。第三台阶部分SP3连接第一台阶部分SP1和第二单元区域Cell2。第四台阶部分SP4也连接第一台阶部分SP1和第二单元区域Cell2。第三台阶部分SP3和第四台阶部分SP4中的每个具有在朝向彼此的方向上下降的阶梯形状。沿线I-I'切割的连接部分CP的剖面与图10C的剖面相同。第二单元区域Cell2的面对第一台阶部分SP1的整个侧壁是平坦的。如图10C所示，第三台阶部分SP3和第四台阶部分SP4在X方向上彼此间隔开。第三台阶部分SP3的X方向上的宽度W3和第四台阶部分SP4的X方向上的宽度W4朝向下部区域LR增加。第三台阶部分SP3与第四台阶部分SP4之间在X方向上的距离D朝向下部区域LR减小。
换言之，根据一实施方式，堆叠结构SS的连接区域CR包括台阶部分SP，并且台阶部分SP包括第一台阶部分SP1、第三台阶部分SP3和第四台阶部分SP4。参照图20A，台阶部分SP的每个台阶ST具有直角U形或缺少四个边中的一个的环矩形形状。参照图20B，根据一些实施方式，台阶部分SP的每个台阶ST包括子台阶SST1至SST3。
根据一些实施方式，类似于图13A和13B的实施方式，第三台阶部分SP3和第四台阶部分SP4连接第一台阶部分SP1的下部和第二单元区域Cell2的下部，但不连接第一台阶部分SP1的上部和第二单元区域Cell2的上部。
图21是图19中所示的3D非易失性存储器件800的详细俯视图。在下文中，将通过关注与图18A的实施方式的不同来描述根据本实施方式的3D非易失性存储器件800。
参照图21，根据本实施方式，字线接触WLC1至WLC7中的至少一些连接到堆叠结构SS的连接区域CR的第三台阶部分SP3和第四台阶部分SP4以及第一台阶部分SP1。例如，连接到第一字线WL1的字线接触WLC1、连接到第四字线WL4的字线接触WLC4、以及连接到第七字线WL7的字线接触WLC7位于第一台阶部分SP1中，连接到第二字线WL2的字线接触WLC2和连接到第五字线WL5的字线接触WLC5位于第三台阶部分SP3中，并且连接到第三字线WL3的字线接触WLC3和连接到第六字线WL6的字线接触WLC6位于第四台阶部分SP4中。因为字线接触WLC1至WLC7中的至少一些设置在第三台阶部分SP3和第四台阶部分SP4中，所以确保了用于字线接触WLC1至WLC7的足够空间。
根据另一实施方式，字线接触WLC1至WLC7设置在第一台阶部分SP1中，但不设置在第三台阶部分SP3和第四台阶部分SP4中。
尽管已经参照本发明构思的示例性实施方式具体示出和描述了本发明构思的实施方式，但是将理解，可以在此进行在形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月7日在韩国知识产权局提交的韩国专利申请第10-2017-0147611号的优先权及权益，其内容通过引用全文在此合并。

Claims (20)

1.一种三维(3D)非易失性存储器，包括：
堆叠结构，其包括多个导电层，所述多个导电层与多个层间绝缘层交替并且所述多个导电层通过所述多个层间绝缘层彼此间隔开，其中
所述堆叠结构包括第一单元区域、与所述第一单元区域间隔开的第二单元区域、以及在所述第一单元区域与所述第二单元区域之间的连接区域，以及
所述连接区域包括第一台阶部分、第二台阶部分和连接部分，所述第一台阶部分接触所述第一单元区域并且具有在接近所述第二单元区域的方向上下降的阶梯形状，所述第二台阶部分接触所述第二单元区域并且具有在接近所述第一单元区域的方向上下降的阶梯形状，所述连接部分连接所述第一单元区域和所述第二单元区域。
2.如权利要求1所述的三维非易失性存储器，其中
所述连接部分的一个侧壁与所述第一单元区域的一个侧壁和所述第二单元区域的一个侧壁对准。
3.如权利要求1所述的三维非易失性存储器，其中
所述第一台阶部分的台阶中的至少一个在与所述第二台阶部分的台阶中的一个相同的水平处。
4.如权利要求1所述的三维非易失性存储器，还包括：
下部区域，其设置在所述堆叠结构下方并且包括外围电路，其中
所述多个导电层的设置在所述第一单元区域中的部分和所述多个导电层的设置在所述第二单元区域中的部分电连接到所述外围电路。
5.如权利要求1所述的三维非易失性存储器，其中
所述多个导电层中的每个在所述第一单元区域、所述第一台阶部分、所述连接部分、所述第二台阶部分和所述第二单元区域之上延伸。
6.如权利要求1所述的三维非易失性存储器，其中
所述第一台阶部分和所述第二台阶部分中的至少一个台阶具有在一个方向上拥有不同宽度的多个子台阶。
7.如权利要求1所述的三维非易失性存储器，其中
所述连接部分在与从所述第一台阶部分到所述第二台阶部分的方向垂直的方向上的宽度随着离所述连接部分的下端的高度减小而增加。
8.如权利要求1所述的三维非易失性存储器，其中
所述连接部分包括第三台阶部分和第四台阶部分，每个连接所述第一台阶部分和所述第二台阶部分，并且每个具有在所述第三台阶部分和所述第四台阶部分彼此面对的方向上下降的阶梯形状。
9.如权利要求1所述的三维非易失性存储器，其中
所述连接部分连接所述第一台阶部分的下部和所述第二台阶部分的下部，但不连接所述第一台阶部分的上部和所述第二台阶部分的上部。
10.一种三维(3D)非易失性存储器，包括：
下部区域，其包括下基板和在所述下基板上的外围电路；以及
在所述下部区域上的堆叠结构，其中所述堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并且所述多个导电层通过所述多个层间绝缘层彼此间隔开，其中
所述堆叠结构包括第一单元区域、与所述第一单元区域间隔开的第二单元区域、以及在所述第一单元区域与所述第二单元区域之间的连接区域，以及
所述堆叠结构的所述连接区域包括台阶部分，所述台阶部分具有从所述连接区域的外围朝向其中心下降的阶梯形状。
11.如权利要求10所述的三维非易失性存储器，其中
所述台阶部分的台阶中的至少一些具有环矩形形状。
12.如权利要求10所述的三维非易失性存储器，其中
所述堆叠结构内的所述多个导电层中的至少一个包括在所述第一单元区域中的第一部分、在所述第二单元区域中的第二部分、以及连接所述第一部分和所述第二部分的在所述连接区域中的第三部分。
13.如权利要求10所述的三维非易失性存储器，其中
所述堆叠结构的上部内的所述多个导电层中的至少一个包括在所述第一单元区域中的第一部分和在所述第二单元区域中与所述第一部分间隔开的第二部分，并且所述第一部分和所述第二部分通过设置在比所述堆叠结构更高的水平处的上导电线彼此连接。
14.如权利要求10所述的三维非易失性存储器，其中
所述台阶部分包括第一台阶部分、第二台阶部分、第三台阶部分和第四台阶部分，其中所述第一台阶部分接触所述第一单元区域并且具有在接近所述第二单元区域的方向上下降的阶梯形状，所述第二台阶部分接触所述第二单元区域并且具有在朝向所述第一单元区域的方向上下降的阶梯形状，所述第三台阶部分和所述第四台阶部分中的每个连接所述第一台阶部分和所述第二台阶部分，并且所述第三台阶部分和所述第四台阶部分的每个具有在朝向彼此的方向上下降的阶梯形状。
15.如权利要求14所述的三维非易失性存储器，还包括：
多个接触，其位于所述第一台阶部分、所述第二台阶部分、所述第三台阶部分和所述第四台阶部分中，其中所述多个接触将所述多个导电层电连接到所述外围电路。
16.一种三维(3D)非易失性存储器，包括：
下部区域，其包括下基板和在所述下基板上的外围电路；
在所述下部区域上的上基板；
在所述上基板上的堆叠结构，所述堆叠结构包括多个导电层，所述多个导电层与多个层间绝缘层交替并且通过所述多个层间绝缘层彼此间隔开；以及
多个接触，其将所述多个导电层中的每个电连接到所述外围电路，其中所述堆叠结构包括第一单元区域、与所述第一单元区域间隔开的第二单元区域、以及在所述第一单元区域与所述第二单元区域之间的连接区域，
所述连接区域包括第一台阶部分和连接部分，所述第一台阶部分接触所述第一单元区域并且具有在朝向所述第二单元区域的方向上下降的阶梯形状，所述连接部分连接所述第一台阶部分和所述第二单元区域，以及
所述多个接触设置在所述第一台阶部分中。
17.如权利要求16所述的三维非易失性存储器，其中所述第二单元区域包括面对所述第一台阶部分的平坦侧壁。
18.如权利要求16所述的三维非易失性存储器，其中
所述多个导电层中的每个在所述第一单元区域、所述第一台阶部分、所述连接部分和所述第二单元区域之上延伸。
19.如权利要求16所述的三维非易失性存储器，其中
所述连接部分包括第三台阶部分和与所述第三台阶部分间隔开的第四台阶部分，其中所述第三台阶部分和所述第四台阶部分中的每个连接所述第一台阶部分和所述第二单元区域，并且具有在朝向彼此的方向上下降的阶梯形状。
20.如权利要求16所述的三维非易失性存储器，其中
所述连接部分包括在第一方向上彼此间隔开的两个部分，其中所述两个部分中的每个在所述第一方向上的宽度随着离所述下部区域的距离减小而增加，并且所述两个部分之间在所述第一方向上的距离随着离所述下部区域的距离减小而减小。
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