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CN109716508B - 多晶陶瓷衬底及其制造方法 - Google Patents

多晶陶瓷衬底及其制造方法 Download PDF

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CN109716508B CN201780038465.8A CN201780038465A CN109716508B CN 109716508 B CN109716508 B CN 109716508B CN 201780038465 A CN201780038465 A CN 201780038465A CN 109716508 B CN109716508 B CN 109716508B
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Abstract

一种制造陶瓷衬底结构的方法，包括：提供陶瓷衬底，将陶瓷衬底封装在阻挡层中，和形成联接到阻挡层的键合层。该方法进一步包括移除键合层的一部分以暴露阻挡层的至少一部分并限定填充区域，和在暴露的阻挡层的至少一部分以及填充区域上沉积第二键合层。

Description

多晶陶瓷衬底及其制造方法
相关申请的交叉引用
本申请要求于2016年6月24日提交，名称为“多晶陶瓷衬底及其制造方法”的62/354,623号美国临时专利申请的优先权，其全部内容通过引用而并入本文以用于所有目的。
以下的美国专利申请与本申请同时提交，并且该申请的全部公开内容通过引用而并入本文以用于所有目的：
2017年6月13日提交的名称为“多晶陶瓷衬底及其制造方法”的15/621,235号申请(律师案卷号098825-1049531(003210US))。
发明背景
发光二极管(LED)结构通常是在蓝宝石衬底上外延生长的。目前许多产品使用LED器件，包括照明、计算机监视器和其它显示器件。
由于衬底和外延层由不同材料构成，因此蓝宝石衬底上的氮化镓基LED结构的生长是异质外延生长过程。由于异质外延生长过程，外延生长的材料可以表现出各种不利影响，包括均匀性的降低和与外延层的电子/光学性质相关的度量的减小。因此，本领域需要与外延生长过程和衬底结构相关的改进的方法和系统。
发明内容
本发明通常涉及一种工程化衬底结构。更具体地，本发明涉及适合用于外延生长过程的方法和系统。仅通过示例，本发明已经应用在用于提供适合于外延生长的衬底结构的方法和系统，所述衬底结构的特征是具有实质上与在其上生长的外延层匹配的热膨胀系数(CTE)。该方法和技术可以应用于各种半导体加工操作。
根据一个实施例，一种制造陶瓷衬底结构的方法包括提供陶瓷衬底，将陶瓷衬底封装在阻挡层中，以及形成联接到阻挡层的键合层。该方法还包括移除键合层的一部分以暴露阻挡层的至少一部分并限定填充区域，和在暴露的阻挡层的至少一部分以及填充区域上沉积第二键合层。在其它实施例中，在移除过程期间不暴露阻挡层。
根据另一实施例，一种制造陶瓷衬底结构的方法包括提供陶瓷衬底，形成联接到陶瓷衬底的前表面的键合层，执行化学机械抛光(CMP)过程以移除键合层的一部分并暴露陶瓷衬底的前表面的至少一部分，和将陶瓷衬底封装在阻挡层中。在一些实施例中，阻挡层可包括氮化硅。陶瓷衬底的前表面的特征是可以具有50nm-600nm范围内的RMS粗糙度，并且阻挡层的特征是可以具有0.5nm-2nm范围内的RMS粗糙度。陶瓷衬底的前表面的特征是可以具有多个空洞和键合层可填充所述多个空洞。
优于传统技术，本发明可实现许多益处。例如，本发明的实施例提供适合于外延生长的衬底结构，其特征是具有实质上与在其上生长的外延层匹配的热膨胀系数(CTE)。生长衬底的热膨胀性质与外延层匹配减小了外延层和/或工程化衬底中的应力。应力会导致几种类型的缺陷。例如，应力可能增加外延层中的位错密度，这会损害外延层的电学和光学性质。应力还可能导致外延层或衬底中的残余应变，这可能导致后续步骤中的额外处理问题，例如应力开裂、位错滑动、滑移(slip)、弯曲和翘曲。热膨胀引起的衬底的弯曲和翘曲可能使得材料的处理在自动化设备中成为问题，并且限制了执行用于器件制造、衬底开裂和材料蠕变所需的额外的光刻步骤的能力。此外，受应力材料中器件性能寿命减小。应力松弛和应力引起的裂纹扩展，位错滑动以及由热失配引起的其它晶格移动可能导致在一系列模式中的早期失效，从降低的器件性能到器件和器件层的破裂或剥落。器件在外延层中制造。
结合下文和附图更详细地描述本发明的这些和其它实施例及其许多优点和特征。
附图说明
图1A是示出根据本发明的实施例的工程化衬底结构的简化示意图。
图1B是示出根据本发明的实施例的制造工程化衬底的方法的简化流程图。
图1C是示出根据本发明的实施例的包括外延层的工程化衬底结构的简化示意图。
图2是示出根据本发明的实施例的在沉积键合层之后的工程化衬底结构的简化示意图。
图3A是示出根据本发明的实施例的在薄化键合层之后的工程化衬底结构的简化示意图。
图3B是示出根据本发明的实施例的在抛光到蚀刻停止层之后的工程化衬底结构的简化示意图。
图3C是示出根据本发明的实施例的再沉积键合层之后的工程化衬底结构的简化示意图。
图4是示出根据本发明的实施例的在形成一个或多个工程化层之后的工程化衬底结构的简化示意图。
图5是示出根据本发明的实施例的包括剥离层的工程化衬底结构的简化示意图。
图6A是示出根据本发明的实施例的多晶陶瓷芯和平坦化材料的简化示意图。
图6B是示出根据本发明的实施例的在CMP过程之后的多晶陶瓷芯和平坦化材料的简化示意图。
图6C是示出根据本发明的实施例的封装在阻挡壳中的平面化的多晶陶瓷芯的简化示意图。
图6D是示出根据本发明的实施例的封装在具有剥离单晶Si层的阻挡壳中的平面化的多晶陶瓷芯的简化示意图。
图6E是示出根据本发明的实施例的封装在具有沉积氧化物和剥离单晶Si层的阻挡壳中的平面化的多晶陶瓷芯的简化示意图。
图6F是示出根据本发明的实施例的在封装的和平面化的多晶陶瓷芯上形成工程化层的简化示意图。
图6G是示出根据本发明的实施例的在封装的和平面化的多晶陶瓷芯上的工程化层的顶部上的剥离Si层的简化示意图。
图6H是示出根据本发明的实施例的在封装的和平面化的多晶陶瓷芯上的工程化层上形成键合层的简化示意图。
图6I是示出根据本发明的实施例的在封装的和平面化的多晶陶瓷芯上的工程化层上形成键合层的简化示意图，其中多晶陶瓷芯的顶部上具有剥离Si层。
具体实施例的详细描述
本发明的实施例涉及工程化衬底结构。更具体地，本发明涉及适用于外延生长过程的方法和系统。仅作为示例，本发明已经应用在用于提供适用于外延生长的衬底结构的方法和系统上，所述衬底结构的特征是具有实质上与在其上生长的外延层匹配的热膨胀系数(CTE)。该方法和技术可以应用于各种半导体加工操作。
图1A是示出根据本发明的实施例的工程化衬底结构的简化示意图。如图1A所示，图1A中示出的工程化衬底结构适用于各种电子和光学应用。工程化衬底结构包括芯110(例如，AlN衬底)，其具有与将生长在工程化衬底结构上(例如，生长在剥离硅(111)层上)的外延材料的热膨胀系数(CTE)实质上匹配的CTE。如本文更全面地讨论的，外延材料可以包括其它元素的半导体材料，其它元素的半导体材料包括具有除硅(111)之外的不同晶体取向的硅层和/或包括氮化镓(GaN)基材料的化合物半导体材料。这些变化包括晶体生长面等。本领域的普通技术人员将认识到许多变化、修改和替代。
对于包括氮化镓(GaN)基材料(包括GaN基层的外延层)的生长的应用，芯110可以是多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括诸如氧化钇的粘结材料。在芯中可以使用其它材料，包括多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN)、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化镓(Ga2O3)等。
芯的厚度可以为约100μm至1,500μm(例如725μm)的量级。芯被封装在粘附层112(标记为TEOS)中，该粘附层112可被称为壳或封装壳。图1A仅示出工程化衬底结构的中心部分并且未示出边缘，通过显示芯110的上方和下方存在粘附层112来示出该封装，并且将理解，粘附层112将也存在于芯110的边缘上，为了清楚起见其未显示。类似地，对于导电层114、第二粘附层116和阻挡层118，下面将更全面地讨论，这些封装层被示出存在于芯的上方和下方，但是应当理解，这些层也将存在于边缘上。本领域的普通技术人员将认识到许多变化、修改和替代。
在实施例中，粘附层112包括厚度为量级的原硅酸四乙酯(TEOS)氧化物层。在其它实施例中，粘附层的厚度变化，例如，从/>到/>尽管在一些实施例中TEOS氧化物用于粘附层，但是根据本发明的实施例，可以使用在后来沉积的层和下面的层或材料(例如陶瓷，特别是多晶陶瓷)之间提供粘附的其它材料。例如，SiO2或其它硅氧化物(SixOy)很好地粘附到陶瓷材料，并为随后的沉积(例如导电材料的沉积)提供合适的表面。在一些实施例中，粘附层112完全包围芯110以形成完全封装的芯，并且可以使用LPCVD工艺或其它合适的沉积工艺形成，其可以与半导体工艺相容，并且特别是与多晶或复合衬底和层相容。粘附层提供表面，随后的层粘附在该表面上以形成工程化衬底结构的元件。
除了使用LPCVD工艺、旋涂玻璃/电介质、基于熔炉的工艺等以形成封装粘附层之外，根据本发明的实施例可以使用其它半导体工艺，包括CVD工艺或类似的沉积工艺。作为示例，可以利用涂覆芯的一部分的沉积工艺，可以翻转芯，并且可以重复沉积工艺以涂覆芯的另外的部分。因此，尽管在一些实施例中利用LPCVD技术来提供完全封装的结构，但是根据具体应用可以使用其它膜形成技术。
围绕粘附层112形成导电层114。在一个实施例中，导电层是围绕粘附层形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))壳，因为多晶硅可以表现出与陶瓷材料的差粘附性。在导电层是多晶硅的实施例中，多晶硅层的厚度可以是(例如，/>)的量级。在一些实施例中，多晶硅层可以形成为壳以完全包围粘附层(例如，TEOS氧化物层)，从而形成完全封装的粘附层，并且其可以使用LPCVD工艺形成。在其它实施例中，如下所述，导电材料可以形成在粘附层的一部分上，例如，衬底结构的下半部分。在一些实施例中，导电材料可以形成为完全封装的层，并且随后在衬底结构的一侧上被移除。
在实施例中，导电层114可以是掺杂的多晶硅层，以提供高导电材料，例如，掺杂硼以提供p型多晶硅层。在一些实施例中，硼的掺杂处于1×1019cm-3至1×1020cm-3的水平，以提供高导电性。不同掺杂剂浓度的其它掺杂剂(例如，掺杂剂浓度范围为1×1016cm-3至5×1018cm-3的磷、砷、铋等)可用于提供适用于导电层的n型或p型半导体材料。本领域普通技术人员将认识到许多变化、修改和替代。
在将工程化衬底静电吸附到半导体工艺工具(例如具有静电吸盘(ESC或电子吸盘)的工具)期间，导电层114的存在是有用的。导电层能够在半导体加工工具中进行加工之后快速去除吸附。在本发明的实施例中，导电层能够在将来的处理过程(包括键合过程)期间与吸盘电接触或与静电吸盘(ESC或电子吸盘)电容耦合。因此，本发明的实施例提供的衬底结构可以采用用于传统硅晶片的方式来加工。本领域的普通技术人员将认识到许多变化、修改和替代。另外，具有高导热率和ESD吸附的衬底结构可以为随后形成工程化层和外延层以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布通过随后的层形成过程可以获得较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
围绕导电层114形成第二粘附层116(例如，厚度为量级的TEOS氧化物层)。在一些实施例中，第二粘附层116完全围绕导电层以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或任何其它合适的沉积工艺来形成第二粘附层116，包括沉积旋涂电介质。
围绕第二粘附层116形成阻挡层118，例如氮化硅层。在一个实施例中，阻挡层118是氮化硅层，其厚度为至/>量级。在一些实施例中，阻挡层完全围绕第二粘附层116，以形成完全封装的结构，并且可以使用LPCVD工艺形成该阻挡层。除了氮化硅层之外，可以使用包括SiCN、SiON、AlN、SiC等的非晶材料作为阻挡层。在一些实施例中，阻挡层由多个子层组成，该子层被构建以形成阻挡层。因此，术语阻挡层不旨在表示单层或单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域的普通技术人员将认识到许多变化、修改和替代。
在一些实施例中，阻挡层118(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯110中的元素(例如，钇(元素)、氧化钇(yttrium oxide)(即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。利用本文所述的封装层，可以在半导体工艺流程和洁净室环境中利用陶瓷材料，该陶瓷材料包括设计用于非洁净室环境的多晶AlN。
通常，用于形成芯的陶瓷材料在1,800℃范围的温度下烧制。预计该工艺会移除陶瓷材料中存在的大量杂质。这些杂质可包括钇(其由作为烧结剂的氧化钇的使用而产生)、钙和其它元素和化合物。随后，在800℃至1,100℃范围内的更低的温度下进行的外延生长过程中，将预料到这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，发明人已经确定即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也能够发生元素通过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层结合到工程化衬底结构中以防止这种不希望的扩散。
再次参考图1A，在阻挡层118的一部分(例如阻挡层的顶表面)上沉积键合层120(例如，氧化硅层)，并且随后在键合实质单晶层125(例如，诸如剥离硅(111)层的单晶硅层)期间使用该键合层120。在一些实施例中，键合层120的厚度可为约1.5μm。在一些实施例中，键合层的厚度为20nm或更大，用于键合诱导的空洞迁移。在一些实施例中，键合层的厚度在0.75μm-1.5μm的范围内。
实质单晶层125(例如，剥离Si(111))适合在外延生长过程期间用作生长层，以形成外延材料。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层包括利用层转移过程附接到键合层的单晶硅层。
图1B是示出根据本发明的实施例的制造工程化衬底的方法的简化流程图。该方法可用于制造与在衬底上生长的一个或多个外延层CTE匹配的衬底。方法150包括通过提供多晶陶瓷芯来形成支撑结构(160)，该支撑结构可以是已被清洁和检查的氮化铝(AlN)衬底。如上所述，可以使用其它多晶陶瓷芯。
该方法还包括将多晶陶瓷芯封装在形成壳(例如，厚度约为80nm的原硅酸四乙酯(TEOS)氧化物壳)的第一粘附层中(162)，并将第一粘附层封装在导电壳(164)(例如，厚度约为300nm的多晶硅壳)中。第一粘附层可以形成为单层TEOS氧化物。导电壳可以形成为单层多晶硅。
该方法还包括将导电壳封装在第二粘附层(166)(例如，厚度约为80nm的第二TEOS氧化物壳)中，并将第二粘附层封装在阻挡层壳中(168)。第二粘附层可以形成为单层TEOS氧化物。阻挡层壳可以形成为例如厚度约为400nm的单层氮化硅。在2016年6月14日提交的62/350084号美国临时专利申请(律师案卷号098825-1011030-001100US)中提供了一种与工程化衬底结构相关的附加描述，其全部公开内容通过引用而并入本文，以用于所有目的。如本文所述，本发明的实施例可以利用各种材料用于粘附层和扩散阻挡层，包括各种电介质，诸如SixOy、SixNy、SixOyNz、类金刚石碳(DLC)、它们的组合等。同样可以使用其它材料，诸如封装在电介质中的Ti、TiW、Ta和TiN。本领域的普通技术人员将认识到许多变化、修改和替代。
一旦通过步骤160-168形成包括芯、粘附层、导电层和扩散阻挡层的支撑结构，该方法还包括在支撑结构上沉积键合层(例如，PECVD氧化硅层)(170)，并且将实质单晶层(例如单晶硅层)连结到键合层(172)。根据本发明的实施例，可以使用其它实质单晶层，包括SiC、蓝宝石、GaN、AlN、SiGe、Ge、金刚石、Ga2O3、ZnO等。键合层的沉积可包括沉积键合材料，然后进行如本文所述的平坦化过程。在如下所述的实施例中，将实质单晶层(例如，单晶硅层)接合到键合层利用了层转移过程，在层转移过程中该层是从硅晶片转移的单晶硅层。
参见图1A，可以通过厚(例如，4μm厚)氧化物层的沉积(例如，PECVD)形成键合层120，随后进行化学机械抛光(CMP)过程以将氧化物减薄至约1.5μm的厚度(如以下结合图3A进一步讨论的)。厚的初始氧化物用于填充支撑结构上存在的空洞和表面特征，这些空洞和表面特征在制造多晶芯之后可能存在并且在形成图1所示的封装层时继续存在。CMP过程提供无空洞、颗粒或其它特征的实质上平坦的表面，然后可以在晶片转移过程期间使用该表面来将由图1A所示的剥离单晶硅(111)层表示的实质单晶层键合到键合层。应当理解，键合层不必具有原子级平坦表面的特征，而应提供实质上平坦的表面，该表面以期望的可靠性支持实质单晶层(例如，单晶硅层)的键合。
可用于将实质单晶层接合到键合层的层转移过程的示例是将注入氢的施主晶片(例如，包括经注入以形成解理面的实质单晶层(例如，单晶硅层)的硅晶片)键合到键合层。然后将键合对在退火温度(例如，200℃)下退火一段退火时间(例如，4小时)，以将注入物质(例如，氢)集聚成气泡。在退火之后，施主晶片沿着解理面破裂并且将一层实质单晶的材料剥离到键合层上。如图1A所示，将Si(111)层剥离到PECVD键合层上。本领域的普通技术人员将认识到许多变化、修改和替代。
图1B所示的方法还可以包括平滑实质单晶层(174)。参考图1A，实质单晶层125可以是转移到键合层120上的单晶硅(例如，Si(111)层)。实质单晶层125的厚度可以变化以满足各种应用的规格。另外，可以改变实质单晶层125的晶体取向以满足应用的规格。另外，可以改变实质单晶层125中的掺杂水平和分布以满足特定应用的规格。关于附图标记174示出的平滑还可以包括减薄实质单晶层，其作为平滑过程的组成部分。
在一些实施例中，可以进一步修改实质单晶层125的厚度和表面粗糙度以用于高质量外延生长。不同的器件应用可以具有关于实质单晶层125的厚度和表面光滑度的略微不同的规格。解理过程在注入的离子分布的峰值处使实质单晶层125与大块单晶硅晶片分层。在解理之后，在将实质单晶层125用作其它材料(例如氮化镓)的外延生长的生长表面之前，可以在几个方面调节或改变实质单晶层125。
第一，转移的实质单晶层125可含有少量的残余氢浓度，并且可能具有来自注入物的一些晶体损伤。因此，移除转移的实质单晶层125的其中晶格被损坏的薄的部分可以是有益的。在一些实施例中，可以将注入物的深度调节为大于实质单晶层125的期望最终厚度。附加厚度允许移除转移的实质单晶层的被损坏的薄的部分，留下具有所需最终厚度的未损坏的部分。
第二，可能希望调节实质单晶层125的总厚度。通常，可能希望使实质单晶层125足够厚以为一个或多个外延层的随后生长提供高质量的晶格模板，但又足够薄以具有高顺应性。当实质单晶层125相对较薄时，实质单晶层125可以被称为是“顺应的”，使得其物理性质(例如CTE)与其周围的材料非常相似。实质单晶层125的顺应性可以与实质单晶层125的厚度成反比关系。较高的顺应性可以引起在模板上生长的外延层中的较低缺陷密度并且能够实现较厚的外延层生长。在一些实施例中，可以通过在剥离硅层上外延生长硅来增加实质单晶层125的厚度。
第三，改善实质单晶层125的光滑度可能是有益的。该层的光滑度可能与总的氢剂量、任何共注入物质的存在以及用于形成氢基解理面的退火条件有关。如下所述，通过热氧化和氧化物剥离可以减轻由层转移(即，切割步骤)造成的初始粗糙度。
在一些实施例中，可以通过对剥离硅层的顶部进行热氧化、然后用氢氟(HF)进行氧化物层剥离，来移除受损层并调节实质单晶层125的最终厚度。例如，可以对初始厚度为0.5μm的剥离硅层进行热氧化，以产生约420nm厚的二氧化硅层。在移除生长的热氧化物之后，转移层中的剩余的硅厚度可能为约53nm。在热氧化期间，注入的氢可以向表面迁移。因此，随后的氧化物层剥离可以去除一些损坏。而且，热氧化通常在1000℃或更高的温度下进行。升高的温度也可以修复晶格损伤。
热氧化期间在实质单晶层的顶部上形成的氧化硅层可以使用HF酸蚀刻来剥离。通过调节HF溶液的温度和浓度以及氧化硅的化学计量和密度，可以调节HF酸在氧化硅和硅(SiO2：Si)之间的蚀刻选择性。蚀刻选择性是指一种材料相对于另一种材料的蚀刻速率。对于(SiO2：Si)，HF溶液的选择性的范围可以为约10：1至约100：1。高蚀刻选择性可以将表面粗糙度从初始表面粗糙度以相似的因子降低。然而，所得到的实质单晶层125的表面粗糙度仍可能大于所需的表面粗糙度。例如，体积Si(111)表面可以具有小于0.1nm的均方根(RMS)表面粗糙度，其通过在额外处理之前由2μm×2μm原子力显微镜(AFM)扫描来确定。在一些实施例中，用于在Si(111)上外延生长的氮化镓材料的期望表面粗糙度在30μm×30μm的AFM扫描区域中可以是例如小于1nm、小于0.5nm或小于0.2nm。
如果在热氧化和氧化物层剥离之后实质单晶层125的表面粗糙度超过期望的表面粗糙度，则可以执行额外的表面平滑。具有几种平滑硅表面的方法。这些方法可包括氢退火、激光修整、等离子平滑和触摸抛光(例如，化学机械抛光或CMP)。这些方法可能涉及高纵横比表面峰的择优侵蚀。因此，可以比低纵横比特征更快地移除表面上的高纵横比特征，从而产生更光滑的表面。
图1C是示出根据本发明的一个实施例的包括外延层的工程化衬底结构的简化示意图。如图1C所示，平坦化层705(其可以是实质单晶层125的平面化形式)用于形成外延层710的生长过程中。可以使用本文所讨论的一种或多种平坦化技术来制造平坦化层705。在一些实施例中，外延层710包括厚度为2μm至10μm或更厚的GaN基层，其可用作光电器件中使用的多个层中的一个层。
应该理解的是，图1B中所示的具体步骤提供了根据本发明的实施例的制造工程化衬底的特定方法。根据可替代实施例，还可以执行其它步骤顺序。例如，本发明的可替代实施例可以以不同的顺序执行以上概述的步骤。此外，图1B中所示的各个步骤可以包括多个子步骤，这些子步骤可以以适合于各个步骤的各种顺序执行。此外，根据特定应用，可以添加或移除附加步骤。本领域的普通技术人员将认识到许多变化、修改和替代。
图2是示出根据本发明的一个实施例的在沉积键合层之后的工程化衬底结构的简化示意图。如图2所示，键合层120的顶表面121(例如，PECVD氧化物)是天然粗糙的，其表面轮廓在一定程度上由下面的层和材料的表面粗糙度确定。如图1B所讨论的，键合层的初始厚度可以是几微米(例如，4μm)的量级，以使键合层填充多晶陶瓷芯110中存在的孔隙。键合层可以以单步骤过程或多步骤过程形成，例如沉积/移除的重复循环。作为示例，键合层材料的沉积之后可以抛光键合层以减小厚度并增大平坦性。然后可以重复这种沉积/抛光循环数次，以提供表面粗糙度小于原始多晶陶瓷芯表面的特征性表面粗糙度的键合层。此外，不同的材料可用于不同的循环，提供具有多种材料的分层结构。本领域的普通技术人员将认识到许多变化、修改和替代。
图3A是示出根据本发明的一个实施例的在减薄键合层之后的工程化衬底结构的简化示意图。发明人已经确定，对于器件应用来说，改善了影响切换速度等的热传递和电容效应，或者可以通过将键合层(例如，PECVD氧化物层)从最初的几微米的值减薄至至1.5μm的范围内的值来为器件应用定制热传递和电容效应。
如图3A所示，可以使用CMP工艺来减小键合层120的厚度。然而，如果键合层的初始厚度在几微米(例如，4μm)的量级，该量级对于使键合层填充多晶陶瓷芯中存在的孔隙是合适的，则CMP工艺可能无法消除键合层中存在的所有缺陷。此外，CMP垫的顺应性、浆料管理和设备上各个区域中的向下力的控制对于实现整个衬底的平整度提出了挑战，从而提供了平滑且平坦的键合层。例如，在衬底边缘处的边缘下降(roll off)可导致边缘处的膜厚度小于(即，更薄)或大于(即，更厚)平均层厚度。
尽管图3A示出了平坦的顶表面310，但是对于实际的工艺流程，键合层120的厚度变化将在的范围内，导致当层厚度减小到1.5μm及以下时，作为层厚度的相当大百分比的厚度变化。
图3B是示出根据本发明的一个实施例的在抛光到蚀刻停止层之后的工程化衬底结构的简化示意图。如图3B所示，当暴露阻挡层118(例如，氮化硅)时终止CMP工艺。阻挡层材料可以提供天然的CMP停止层，因为阻挡层材料的硬度可以比键合层的硬度大很多，相比而言键合层较柔软。
参照图3B，通过使用阻挡层118(例如，LPCVD氮化物)作为CMP停止层的CMP工艺来减薄键合层120(例如，PECVD氧化物)。在CMP工具上触发移除速率上的差异，并且与厚度反馈系统结合，CMP工艺将停止在阻挡层(例如，氮化物)层上。应注意，在图3B中，出于说明的目的，夸大了存在于多晶芯中的孔的数量。实际上，暴露的阻挡层的相对表面积(即，共面氮化物区域)远大于由PECVD氧化物表示的键合层的表面积。
如图3B所示，衬底结构的顶表面320包括键合层材料120(例如，PECVD氧化物)的区域和阻挡层材料118(例如，LPCVD氮化物)的区域。电绝缘的该顶部表面320可以提供用于键合如上所述的施主晶片的合适的键合表面。在这个示例中，单晶硅层可以键合到氧化物和氮化物区域的拼合物上。存在于多晶陶瓷芯中的相邻峰之间的谷或空洞可称为填充区域305，因为它们填充有键合层材料。本领域普通技术人员将认识到许多变化、修改和替代。
在一些实施例中，不是使用阻挡层118作为CMP停止层，而是在沉积键合层之前沉积额外的CMP停止层。参考图2，附加的CMP停止层将形成在阻挡层118(例如，氮化物层)和PECVD键合层120之间。因此，CMP工艺将然后终止在附加的CMP停止层处，从而保护阻挡层免受可能会损害其阻挡性能的移除或过度减薄。阻挡层防止杂质扩散的能力取决于阻挡层的厚度和扩散率。如果阻挡层太薄，则阻挡层可能无法提供足够的阻挡功能。
图3C是示出根据的一个本发明的实施例的在重新定位键合层320之后的工程化衬底结构的简化示意图。作为图3B中所示的键合表面的替代，可以在CMP工艺之后沉积薄的键合材料层。参考图3B，在CMP工艺用于移除键合层材料之后，停止在在阻挡层118处，可以在抛光结构上再沉积非常均匀的键合材料(例如，PECVD氧化物)的薄层(例如，)。键合层320可以称为再沉积层。因为与没有停止层的减薄相比，使用停止层(阻挡层或附加的CMP停止层)提供了对表面平整度的更好控制，在如图3B所示的CMP工艺之后的键合层的表面可以是相对平坦的。由于键合层320与键合层的平坦表面是适形的，并且键合层320的表面均匀度是键合层320的总厚度的百分比，因此薄的键合层320的表面可以非常均匀。因此，与不使用停止层将CMP应用到厚键合层可实现的键合表面相比，键合层320提供了具有优异表面平整度的连续键合表面。尽管PECVD氧化物被示为图3C的键合材料，但这不是本发明所要求的，并且可以再沉积其它材料，例如氮化硅。因此，本发明的实施例提供了薄且可控的键合层，其具有与用于增加多晶陶瓷芯的平面性的键合材料无关的性质。本领域普通技术人员将认识到许多变化、修改和替代。
在一些实施例中，CMP停止层可以是多晶陶瓷芯110(例如，芯中的AlN材料)。在这些实施例中，阻挡层以及下面的粘附层和导电层将被移除以暴露芯材料的顶表面。
利用如本文所述的方法，从多晶陶瓷芯到再沉积层320的平面性的增加可以是实质性的。例如，在一个实施例中，陶瓷衬底的生长表面的特征是，对于50μm×50μm区域AFM扫描，可以具有50nm-600nm RMS范围内的RMS粗糙度，这可通过常规晶片抛光技术实现。利用本文所述的过程，再沉积层的特征是，对于30μm×30μm区域AFM扫描，可以具有0.5nm-2nmRMS范围内的RMS粗糙度，这提供了表面粗糙度在2-3个数量级上的改进。预CMP层的平面性可以高达层的总厚度的30％。对于4μm的层，这可能是1.2μm。在停止层上的CMP之后的表面的平面性在平面性方面典型地改进了<2％或～10×。
图4是示出根据本发明的一个实施例的在形成一个或多个工程化层之后的工程化衬底结构的简化示意图。在如图3A或3B所示的键合层减薄之后以工程衬底结构开始，可以在减薄的工程化衬底结构上形成或沉积可包括一个或多个介电层的一个或多个工程化层。如图4所示，可以沉积提供对阻挡层118和键合层120材料(例如，PECVD氧化物)的良好粘附的工程化层410，使得其覆盖暴露的阻挡层部分和填充区域。
可以使用各种材料形成一个或多个工程化层。作为示例，电介质材料可以包括氮化硅、氧氮化物、氮氧化硅、旋涂玻璃/电介质、DLC、它们的组合等。工程化层的厚度范围可以从到/>量级的非常薄的层到几微米(例如，2μm)的厚层，这取决于特定器件的规格，包括热传递、电容和击穿电压特性。在一些实施方式中，不是电介质，而是包括难熔金属的导电层被沉积为工程化层。在其它实施方式中，制造可包括一个或多个电介质层和一个或多个导电层的多层结构以提供所需的热、机械和电学性质。
相比于使用与键合层120相同材料形成的键合层320的使用，图4中所示的工程化层40能够实现扩大的处理能力。因而，图4所示的实施例提供了相比于图3C所示的实施例扩大的可替代的键合能力。
图5是示出根据本发明的一个实施例的包括剥离层510的工程化衬底结构的简化示意图。图5中所示的结构利用图4中所示的一个或多个工程化层以在一个或多个工程化层和实质单晶层510之间提供键合界面，该实质单晶层510可以是剥离单晶硅(111)层。
可以改变剥离层510的厚度以满足各种应用的规格。此外，剥离层的晶体取向可以变化，以满足应用的规格。作为示例，可以控制晶体取向以在制造图5所示的结构之后提供随后生长的外延层生长中的应变。另外，剥离层中的掺杂水平和分布可以变化，以满足特定应用的规格。应该注意的是，剥离层可以与如本文所述的其它工程化衬底结构集成，包括图1A，3A，3B，3C和4中所示的工程化衬底结构。
作为上面讨论的工艺流程和结构的替代，本发明的一些实施例在沉积导电层和阻挡层之前增加多晶陶瓷芯的平坦性。因此，一些实施例在形成本文所述的工程化叠层之前为多晶陶瓷芯提供表面处理过程，以便在形成导电层、阻挡层和其它层之前增加多晶陶瓷芯表面的平坦性。
图6A是示出根据本发明的实施例的多晶陶瓷芯和平面材料的简化示意图。多晶陶瓷芯110示出为AlN衬底。在多晶陶瓷芯的一个或多个侧面上形成粘附促进层610，并且在粘附促进层610上沉积平坦化材料620(例如，PECVD氧化物填充层)。粘附促进层可以是如本文所讨论的TEOS氧化物，例如，至/>的TEOS氧化物，或其它合适的材料。平坦性材料620可以是氧化物，氮化物，旋涂玻璃(SOG)或其它合适的材料。在平坦化材料与多晶陶瓷芯良好粘附的一些实施例中，移除粘附促进层。选择平坦化材料的厚度以提供对多晶陶瓷芯中存在的空洞和表面特征的填充，并且厚度可以为几微米的量级。本领域的普通技术人员将认识到许多变化、修改和替代。
图6B是示出根据本发明的实施例的CMP过程之后的多晶陶瓷芯和平坦化材料的简化示意图。在沉积平坦化材料620之后，使用CMP工艺，其中多晶陶瓷芯110(AlN衬底)是CMP停止部(stop)，从而抛光平坦化材料的覆盖层。如图6B所示，作为CMP停止部的多晶陶瓷芯材料的存在引起可忽略的量(例如，空洞外的平坦化材料仅为)。氧化物或其它绝热材料的量的减少增大了完成的衬底结构和在其上制造的最终器件的导热性。由于多晶陶瓷芯具有高导热率，因此减小氧化物或其它绝热层的厚度会对整体热性能产生显著影响。在一些实施例中，在完成CMP过程之后沉积薄的介电层(例如，氧化物或氮化物)。
图6C是示出根据本发明的一个实施例的封装在阻挡壳中的平面化的多晶陶瓷芯的简化示意图。沉积阻挡层630(例如，氮化硅)，并且如图6C所示，阻挡层630封装多晶陶瓷芯110，并且可以由一种或多种材料制成，包括Si3N4、氮氧化物、类金刚石碳(DLC)、其它合适的材料和它们的组合等。在实施例中，利用LPCVD工艺或合适的熔炉过程来完全封装多晶陶瓷芯。
围绕多晶陶瓷芯形成阻挡层630，例如氮化硅层。在实施例中，阻挡层是氮化硅层，其厚度为至/>的量级。在一些实施例中，阻挡层完全包围多晶陶瓷芯，以形成完全封装的结构。除了氮化硅层之外，可以使用包括SiCN、SiON、AlN、SiC等的非晶材料作为阻挡层。在一些实施方式中，阻挡层630由多个子层组成，该子层被构建以形成阻挡层。因此，术语阻挡层不旨在表示单层或单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域的普通技术人员将认识到许多变化、修改和替代。
在一些实施例中，阻挡层630(例如，氮化硅层)防止(例如在高温(例如1000℃)的外延生长过程期间)存在于多晶陶瓷芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide)(即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或除气进入能够存在工程化衬底的半导体处理室的环境中。利用本文所述的封装层，可以在半导体工艺流程和洁净室环境中利用陶瓷材料，包括设计用于非洁净室环境的多晶AlN。
图6D是示出根据本发明的一个实施例的封装在具有剥离单晶硅层的阻挡壳中的平面化的多晶陶瓷芯的简化示意图。剥离层640(例如，单晶硅层)形成在阻挡层630(例如氮化硅层)上。剥离层640的厚度可以变化以满足各种应用的规格。此外，剥离层640的晶体取向可以改变，以满足应用的规格。另外，剥离层中的掺杂水平和分布可以变化以满足特定应用的规格。剥离的单晶硅层(例如，剥离的Si(111))适合用作在外延生长过程期间用于形成外延材料的生长层。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。尽管图6D中示出了单晶硅层，但是根据本发明的实施例，可以使用其它实质单晶层。
图6E是示出根据本发明的一个实施例的封装在阻挡壳中的平面化的多晶陶瓷芯的简化示意图，其中该阻挡壳顶部具有沉积的氧化物和剥离单晶硅层。在该实施例中，氧化物层642(例如，氧化硅层)沉积在阻挡层630上。氧化物层642可以用作阻挡层630和剥离层640之间的键合界面，其可以是单个晶体硅层。根据一些实施例，氧化物层可具有几百埃的厚度。尽管图6E中示出了单晶硅层，但是根据本发明的实施例，可以使用其它实质单晶层。
图6F是示出根据本发明的实施例的在封装和平面化的多晶陶瓷芯上形成工程化层的简化示意图。图6F示出用于吸附(chucking)的导电层650的沉积，包括金属层(例如，W，Ti等)、多晶硅层、以及它们的组合等。除了导电层之外，可以沉积热管理层652(例如，DLC、SiON、氮化硅等)以在整个衬底上提供高导热性。
尽管仅阻挡层630被示出为封装图6F中的多晶陶瓷芯，但这不是本发明所需的。其它层可以形成为壳，包括一个或多个导电层和一个或多个热管理层。在一些实施方式中，导电层650形成在衬底结构的底侧或背侧651上，以适于吸附，并且热管理层形成在衬底结构的顶侧或前侧，以横向地传导器件中产生的热量。因此，根据本发明的实施例，无论层是否形成为封装壳，都可以改变层相对于多晶陶瓷芯的位置。另外，可以将粘附促进层和其它合适的层适当地插入特定应用。
图6G是示出根据本发明的一个实施例的在封装和平面化的多晶陶瓷芯上的工程化层顶部上的剥离Si层654的简化示意图。剥离层654的厚度可以改变，以满足各种应用的规格。此外，剥离层的晶体取向可以变化，以满足应用的规格。另外，剥离层中的掺杂水平和分布可以变化以满足特定应用的规格。例如，剥离单晶硅层(例如，剥离Si(111))适合用作在外延生长过程期间用于形成外延材料的生长层。在一些实施例中，外延材料(未示出)可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。尽管图6G中示出了单晶硅层，但是根据本发明的实施例，可以使用其它实质单晶层。
图6H是示出根据本发明的一个实施例的在封装和平面化的多晶陶瓷芯上的工程化层上形成键合层660的简化示意图。为了在图6F中所示的工程化层(例如，导电层650和热管理层652)不适合于键合的情况下提供合适的键合表面，可以沉积氧化硅层(例如，10nm-20nm的PECVD氧化物)、其它电介质或其它合适的键合材料作为键合层660以促进键合。可替代地，氧化物可以在施主晶片上。
应该注意，图6H中所示的层是可以以几种方式修改，包括沉积的顺序(例如，导电/热/键合或热/导电/键合)，可以在沉积一个或多个导电层和热层等之后形成阻挡壳。在一些实施例中，从衬底结构移除一个或多个层。此外，每个层可包括子层。尽管导电层和热层仅在衬底的一侧示出，但是它们也可以根据特定应用而形成在其它侧上。本领域的普通技术人员将认识到许多变化、修改和替代。
图6I是示出根据本发明的一个实施例的在封装和平面化的多晶陶瓷芯上的工程化层上形成键合层660的简化示意图，其中多晶陶瓷芯的顶部具有剥离层670(例如，Si)。剥离层的厚度可以变化以满足各种应用的规格。此外，剥离层670的晶体取向可以改变以满足应用的规格。另外，剥离层中的掺杂水平和分布可以变化以满足特定应用的规格。剥离单晶硅层(例如，剥离Si(111))适合用作在外延生长过程期间用于形成外延材料的生长层。在一些实施例中，外延材料(未示出)可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。尽管图6I中示出了单晶硅层，但是根据本发明的实施例，可以使用其它实质单晶层。
同样应该理解，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将建议其对本发明进行各种修改或改变，并且这些修改或改变包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (20)

1.一种制造实质平面的陶瓷衬底结构的方法，所述方法包括：
提供具有前表面的陶瓷衬底，所述陶瓷衬底的特征是具有多个空洞，并且所述陶瓷衬底包括多晶材料；
将所述陶瓷衬底封装在阻挡层中；
形成联接到所述陶瓷衬底的所述前表面上的所述阻挡层的键合层，所述键合层包括键合层材料；
移除所述键合层的一部分以暴露所述阻挡层的至少一部分并限定填充区域，所述填充区域在所述多个空洞的空间中填充有所述键合层材料；和
在暴露的所述阻挡层的至少一部分和所述填充区域上沉积第二键合层。
2.根据权利要求1所述的方法，其中所述陶瓷衬底包括多晶氮化铝。
3.根据权利要求1所述的方法，其中移除所述键合层的一部分包括化学机械抛光CMP过程。
4.根据权利要求3所述的方法，其中所述CMP过程在所述阻挡层处终止。
5.根据权利要求4所述的方法，其中所述阻挡层包括氮化硅。
6.根据权利要求1所述的方法，其中所述陶瓷衬底的前表面的特征是具有50nm-600nm范围内的RMS粗糙度，并且所述第二键合层的特征是具有0.5nm-5nm范围内的RMS粗糙度。
7.根据权利要求1所述的方法，其中所述键合层包括氧化硅，并且所述第二键合层包括厚度在100nm和1,000nm之间的氧化硅层。
8.根据权利要求1所述的方法，其中所述第二键合层包括与所述键合层不同的材料。
9.根据权利要求8所述的方法，其中所述键合层包括氧化硅，并且所述第二键合层包括DLC。
10.根据权利要求1所述的方法，还包括：在移除所述键合层的一部分之后，形成第二阻挡壳，所述第二阻挡壳封装暴露的所述阻挡层和所述填充区域。
11.根据权利要求1所述的方法，其中形成所述键合层包括重复一次或多次沉积/抛光循环。
12.如权利要求11所述的方法，其中重复的所述沉积/抛光循环包括沉积不同的材料。
13.如权利要求1所述的方法，还包括：
将实质单晶层接合到所述第二键合层，其中所述实质单晶层的特征是具有第一表面粗糙度；
处理所述实质单晶层以形成生长表面，其特征是具有小于所述第一表面粗糙度的第二表面粗糙度；和
形成联接到所述生长表面的外延层。
14.一种制造实质平面的陶瓷衬底结构的方法，所述方法包括：
提供具有前表面的陶瓷衬底，所述陶瓷衬底的特征是具有多个峰，并且所述陶瓷衬底包括多晶材料；
形成联接到所述陶瓷衬底的所述前表面的键合层，所述键合层包括键合层材料；
进行化学机械抛光CMP过程以移除所述键合层的一部分从而暴露所述陶瓷衬底的所述前表面的至少一部分，并且在所述陶瓷衬底的所述前表面上的所述多个峰的相邻峰之间限定填充区域，所述填充区域填充有所述键合层材料；和
将所述陶瓷衬底封装在阻挡层中。
15.根据权利要求14所述的方法，还包括在所述陶瓷衬底的所述前表面和所述键合层之间沉积粘附促进层。
16.根据权利要求14所述的方法，其中所述陶瓷衬底包括多晶氮化铝。
17.根据权利要求14所述的方法，还包括沉积联接到所述阻挡层的至少一部分的导电层。
18.根据权利要求14所述的方法，还包括沉积联接到所述阻挡层的至少一部分的导热层。
19.根据权利要求14所述的方法，还包括沉积联接到所述阻挡层的至少一部分的第二键合层。
20.根据权利要求14所述的方法，还包括：
沉积联接到所述阻挡层的至少一部分的导电层；
沉积联接到所述导电层的至少一部分的导热层；和
沉积联接到所述导热层的至少一部分的第二键合层。
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