CN109508505A - 一种印刷电路板电源完整性的仿真方法 - Google Patents

Abstract

本申请公开了一种印刷电路板电源完整性的仿真方法，该方法主要包括：选取仿真模式；在所选取的仿真模式中，确定电源完整性仿真分析的项目；根据电源完整性仿真分析的项目，建立仿真模型；在仿真模型中确定印刷电路板的频率范围；检测电源系统阻抗；根据频率范围和电源系统阻抗，按照电源完整性仿真分析的目标，对印刷电路板进行电源完整性仿真分析。通过本申请中的方法，能够有效缩短印刷电路板的设计周期，提高对印刷电路板的电源完整性验证效率。

Description

一种印刷电路板电源完整性的仿真方法

技术领域

本申请涉及电源仿真技术领域，特别是涉及一种印刷电路板电源完整性的仿真方法。

背景技术

随着高速数字电路板技术的发展，信号沿变化速度越来越快。快速的信号边沿变化会导致电路信号产生振铃、反射、串扰、地弹等许多信号完整性问题。对于印刷电路板的电源来说，小于1纳秒的信号沿变化，会使PCB(Printed Circuit Board，印制电路板，又称印刷线路板)板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，进而导致芯片的逻辑错误。因此，研究印刷电路板的电源完整性是个非常重要的问题。

目前，为验证印刷电路板的电源完整性，通常采用的方法为根据用户需求设计印刷电路板的电源，对其完整性进行反复试验，然后根据试验结果进一步修正PCB板的电源，修正之后再次对电源完整性进行验证，最终获得符合电源完整性要求的印刷电路板。

然而，目前验证印刷电路板电源完整性的方法中，由于需要对实际设计的PCB板电源进行反复试验和修正，对印刷电路板的电源完整性验证效率太低，导致印刷电路板的设计周期太长，不利于新产品的快速开发。

发明内容

本申请提供了一种印刷电路板电源完整性的仿真方法，以解决现有技术中对印刷电路板电源完整性的验证效率太低、印刷电路板设计周期太长的问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

一种印刷电路板电源完整性的仿真方法，所述仿真方法包括：

选取仿真模式；

在所选取的仿真模式中，确定电源完整性仿真分析的项目；

根据电源完整性仿真分析的项目，建立仿真模型；

在仿真模型中确定印刷电路板的频率范围；

检测电源系统阻抗；

根据所述频率范围和电源系统阻抗，按照电源完整性仿真分析的目标，对印刷电路板进行电源完整性仿真分析。

可选地，所述选取仿真模式，具体为：

选择Extraction Mode仿真模式。

可选地，所述电源完整性仿真分析的项目包括：板级电源通道阻抗仿真分析、板级直流压降仿真分析以及板级谐振分析。

可选地，所述根据电源完整性仿真分析的项目，建立仿真模型，包括：

确定待仿真的电源和GND网络；

利用PEEC(Partial Element Equivalent Circuit，部分单元等效电路)技术生成RLGC(电阻/电感/电导/电容)等效物；

对过孔在电源层和底层之间形成的空腔建立集总参数模型；

利用串联RLC模型对退耦电容建模。

可选地，检测电源系统阻抗之前，所述方法还包括：

判断所述频率范围是否为满足：频率范围≤1kHz；

如果所述频率范围≤1kHz，直接检测电源系统阻抗；

如果所述频率范围＞1kHz，在仿真模型中放置退耦电容后检测电源系统阻抗。

可选地，所述频率范围＞1kHz，在仿真模型中放置退耦电容，包括：

当所述频率范围＞1MHz时，在频率范围为1kHz＜频率≤1MHz的信号区域放置电解电容；

在频率范围为频率＞1MHz的信号区域放置高频瓷片电容。

可选地，所述检测电源系统阻抗，包括：

在印刷电路板的任意一个IC芯片处设置第一端口；

利用所述第一端口计算电路板的电源系统阻抗；

在电源输入端添加第二端口，且在另外两个IC芯片处设置第三端口和第四端口；

对印刷电路板板进行宽频扫描，获取S参数(Scattering parameter，散射参数)的散射矩阵，所述S参数包括：电路板的谐振、阻抗、选定网络和电路的等效Spice模型；

利用Full-Wave Spice工具生成与Spice兼容的电路文件。

可选地，所述散射矩阵的规格为4*4。

可选地，所述印刷电路板包括：电源层、衬底和地层，且电源层和地层均为1.4mil厚的铜箔。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请提供一种印刷电路板电源完整性的仿真方法，该方法首先选取仿真模式，然后在所选定的仿真模式中确定电源完整性仿真分析的项目，其次根据仿真分析的项目，建立仿真模型，然后在仿真模型中确定印刷电路板的频率范围，检测电源系统阻抗，最后根据频率范围和系统阻抗，按照电源完整性仿真分析的目标，对印刷电路板进行电源完整性仿真分析。本实施例通过建立一仿真模型作为印刷电路板的虚拟原型，通过对虚拟原型进行仿真的方法，替代反复试验的设计方法，能够有效缩短印刷电路板的设计周期；根据对虚拟原型的仿真结果优化印刷电路板的设计，能够大大提高对印刷电路板的电源完整性验证效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种印刷电路板电源完整性的仿真方法的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。

参见图1，图1为本申请实施例所提供的一种印刷电路板电源完整性的仿真方法的流程示意图。由图1可知，本实施例中的仿真方法，主要包括如下过程：

S1：选取仿真模式。

本实施例采用Cadence Power SI软件进行电源完整性仿真，在Cadence Power SI软件中选择Extraction Mode仿真模式，采用Extraction Mode仿真模式能够非常方便地抽取整个电源系统的S参数，再根据S参数计算仿真阻抗，从而提高仿真的准确性和仿真效率。

本实施例中印刷电路板包括：电源层、衬底和地层，且电源层和地层均为1.4mil厚的铜箔。

如果Cadence Power SI软件当前不处于Extraction Mode仿真模式，需要首先切换至Extraction Mode仿真模式，再执行后续的仿真步骤。

S2：在所选取的仿真模式中，确定电源完整性仿真分析的项目。

本实施例中电源完整性仿真分析的项目，主要包括：板级电源通道阻抗仿真分析、板级直流压降仿真分析以及板级谐振分析。

通过板级电源通道阻抗仿真分析，能够在充分利用平面电容的基础上，通过仿真分析来确定旁路电容的数量、种类和位置等参数，然后根据这些参数来判断板级电源通道阻抗是否满足器件稳定性的工作要求，有利于后续根据影响器件稳定性的参数调整印刷电路板的设计。

通过板级直流压降仿真分析，能够判断板级电源通道是否满足器件的压降限制要求，根据仿真分析结果，对影响板级电源通道压降的参数进行调整。

通过板级谐振分析，获取到谐振分析结果，能够避免板极谐振对电源质量及EMI的影响。

S3：根据电源完整性仿真分析的项目，建立仿真模型。

具体地，步骤S3又包括如下过程：

S31：确定待仿真的电源和GND网络。

确定待仿真的电源之后，通过Cadence Power SI软件自动识别待仿真电源的GND网络。当Cadence Power SI软件无法自动识别或自动识别失败时，可以指定待仿真电源的GND网络，Cadence Power SI软件根据用户所输入的电源网络，确定待仿真电源的GND网络。

S32：利用PEEC技术生成RLGC等效物。

由于印刷电路板呈平面结构，针对平面，利用PEEC技术生成RLGC等效物，能够有效提高仿真效率和仿真的准确性。

S33：对过孔在电源层和底层之间形成的空腔建立集总参数模型。

S34：利用串联RLC模型对退耦电容建模。

对退耦电容建模时，需要综合考虑电容器的寄生电阻与电容，以及扇出走线和过孔的寄生电阻与电感。

继续参见图1可知，建立仿真模型后，执行步骤S4：在仿真模型中确定印刷电路板的频率范围。

S7：检测电源系统阻抗。

具体地，步骤S7又包括如下过程：

S71：在印刷电路板的任意一个IC芯片处设置第一端口。

S72：利用第一端口计算电路板的电源系统阻抗。

S73：在电源输入端添加第二端口，且在另外两个IC芯片处设置第三端口和第四端口。

S74：对印刷电路板板进行宽频扫描，获取S参数的散射矩阵。

其中散射矩阵的规格为4*4。

S75：利用Full-Wave Spice工具生成与Spice兼容的电路文件。

进一步地，在步骤S7之前，还包括步骤S5：判断印刷电路板中信息频率范围是否为满足：频率范围≤1kHz。

如果频率范围≤1kHz，直接执行步骤S7：检测电源系统阻抗。

如果频率范围＞1kHz，执行步骤S6：在仿真模型中放置退耦电容，然后执行步骤S7：检测电源系统阻抗。

具体地，步骤S6又包括：

S61：当频率范围＞1MHz时，在频率范围为1kHz＜频率≤1MHz的信号区域放置电解电容。

S62：在频率范围为频率＞1MHz的信号区域放置高频瓷片电容。

由以上步骤S5和S6可知，对于≤1kHz的频率，由于电源层和地层呈现低电阻和低电感特性，电源层和地层的结构通常不会破坏阻抗特性，电源满足阻抗特性的要求。当频率高于1kHz时，电流通流的互感达到足以使电压超过限定值，对于更高的频率范围，需要采用退耦电容作为电源层和地层之间的低阻抗连接。本实施例通过在频率范围为1kHz＜频率≤1MHz的信号区域放置体积较大的电解电容，在频率范围为频率＞1MHz的信号区域放置高频瓷片电容，从而能够达到要求的带宽，实现电源完整性仿真。

S8：根据频率范围和电源系统阻抗，按照电源完整性仿真分析的目标，对印刷电路板进行电源完整性仿真分析。

本实施例在进行仿真时，可以使用元器件自动生成port(即：端口)，也可以手工在特性位置添加port，设置好port后，通过定义port来实现电源系统阻抗检测，在一定频率范围内电源系统的阻抗要满足目标阻抗的要求，根据软件仿真的频率范围，从而完成板级电源通道阻抗仿真分析、板级直流压降仿真分析和板级谐振分析。

综上所述，本实施例通过建立一仿真模型作为印刷电路板的虚拟原型，通过对虚拟原型进行仿真，替代反复试验的设计方法，通过设计一印刷电路板电源完整性仿真方法，能够有效缩短印刷电路板的设计周期；根据对虚拟原型的仿真结果优化印刷电路板的设计，能够大大提高对印刷电路板的电源完整性验证效率。

以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种印刷电路板电源完整性的仿真方法，其特征在于，所述仿真方法包括：

选取仿真模式；

在所选取的仿真模式中，确定电源完整性仿真分析的项目；

根据电源完整性仿真分析的项目，建立仿真模型；

在仿真模型中确定印刷电路板的频率范围；

检测电源系统阻抗；

根据所述频率范围和电源系统阻抗，按照电源完整性仿真分析的目标，对印刷电路板进行电源完整性仿真分析。

2.根据权利要求1所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述选取仿真模式，具体为：

选择Extraction Mode仿真模式。

3.根据权利要求1所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述电源完整性仿真分析的项目包括：板级电源通道阻抗仿真分析、板级直流压降仿真分析以及板级谐振分析。

4.根据权利要求1所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述根据电源完整性仿真分析的项目，建立仿真模型，包括：

确定待仿真的电源和GND网络；

利用PEEC技术生成RLGC等效物；

对过孔在电源层和底层之间形成的空腔建立集总参数模型；

利用串联RLC模型对退耦电容建模。

5.根据权利要求1所述的一种印刷电路板电源完整性的仿真方法，其特征在于，检测电源系统阻抗之前，所述方法还包括：

判断所述频率范围是否为满足：频率范围≤1kHz；

如果所述频率范围≤1kHz，直接检测电源系统阻抗；

如果所述频率范围＞1kHz，在仿真模型中放置退耦电容后检测电源系统阻抗。

6.根据权利要求5所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述频率范围＞1kHz，在仿真模型中放置退耦电容，包括：

当所述频率范围＞1MHz时，在频率范围为1kHz＜频率≤1MHz的信号区域放置电解电容；

在频率范围为频率＞1MHz的信号区域放置高频瓷片电容。

7.根据权利要求1所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述检测电源系统阻抗，包括：

在印刷电路板的任意一个IC芯片处设置第一端口；

利用所述第一端口计算电路板的电源系统阻抗；

在电源输入端添加第二端口，且在另外两个IC芯片处设置第三端口和第四端口；

对印刷电路板板进行宽频扫描，获取S参数的散射矩阵；

利用Full-Wave Spice工具生成与Spice兼容的电路文件。

8.根据权利要求7所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述散射矩阵的规格为4*4。

9.根据权利要求1-8中任一所述的一种印刷电路板电源完整性的仿真方法，其特征在于，所述印刷电路板包括：电源层、衬底和地层，且电源层和地层均为1.4mil厚的铜箔。