CN109427832B

CN109427832B - 影像感应器集成芯片

Info

Publication number: CN109427832B
Application number: CN201711246847.8A
Authority: CN
Inventors: 李昇展; 周耕宇; 周正贤; 蔡正原; 杜友伦
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-08-28
Filing date: 2017-12-01
Publication date: 2021-09-28
Anticipated expiration: 2037-12-01
Also published as: US10998364B2; US11705470B2; CN109427832A; US20210225919A1; US20190259797A1; TWI767044B; US20190067355A1; TW201913991A; US20230299105A1; US10319768B2; US12199120B2; US20250098350A1

Abstract

本公开实施例涉及影像感应器集成芯片，其具有的深沟槽隔离结构具有反射元件。影像感应器集成芯片包含影像感应元件安排在基底内，多个突出部沿着基底的第一侧安排在影像感应元件之上，一或更多吸收增强层安排在这些突出部上方且在突出部之间，多个深沟槽隔离结构安排于沟槽内且设置于影像感应元件的相对两侧，并从基底的第一侧延伸至基底内，这些深沟槽隔离结构各自包含反射元件，其具有一或更多反射区配置为反射电磁辐射。通过使用反射元件反射电磁辐射，使相邻的像素区之间的串音(cross‑talk)减少，藉此改善影像感应器集成芯片的效能。

Description

影像感应器集成芯片

技术领域

本公开实施例涉及影像感应器集成芯片，特别涉及具有深沟槽隔离结构的影像感应器集成芯片。

背景技术

具有感应器的集成电路(Integrated circuits，IC)广泛用于现代的各种电子装置中。近年来，已开始广泛使用互补式金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)影像感应器，且大量取代电荷耦合装置(charge-coupled devices，CCD)影像感应器。相较于电荷耦合装置影像感应器，互补式金属氧化物半导体影像感应器因为其低功耗、尺寸小、数据处理快速、数据直接输出和低制造成本愈来愈受到喜爱。互补式金属氧化物半导体影像感应器的一些类型包含前照式(front-side illuminated，FSI)影像感应器和背照式(back-side illuminated，BSI)影像感应器。

发明内容

根据一些实施例，提供影像感应器集成芯片。影像感应器集成芯片包含影像感应元件安排于基底内，多个突出部沿着基底的第一侧安排在影像感应元件上方，一或更多吸收增强层安排在这些突出部上且在突出部之间，以及多个深沟槽隔离(DTI)结构安排在多个沟槽内且设置在影像感应元件的相对两侧，这些深沟槽隔离结构从基底的第一侧延伸至基底内，其中深沟槽隔离结构包含反射元件配置为反射电磁辐射。

根据另一些实施例，提供影像感应器集成芯片。影像感应器集成芯片包含影像感应元件安排在基底内，其中基底具有内部表面定义出多个沟槽从基底的背侧延伸至基底内，且在影像感应元件的相对两侧，多个突出部沿着基底的背侧安排在影像感应元件上方，一或更多吸收增强层接触这些突出部且位在突出部上，以及多个反射元件安排在这些沟槽内，其中这些反射元件与基底被一或更多介电材料隔开。

根据又一些实施例，提供影像感应器集成芯片的形成方法。此方法包含在基底的第一侧执行第一蚀刻工艺，以定义出沿着基底的第一侧的多个突出部，以及在基底的第一侧执行第二蚀刻工艺，以定义出延伸至基底内的多个沟槽，其中第一蚀刻工艺和第二蚀刻工艺为分开的蚀刻工艺。此方法更包含在这些突出部上且在突出部之间形成一或更多吸收增强层，以及对一或更多吸收增强层执行第三蚀刻工艺，以形成延伸至这些沟槽内的空腔。此方法更包含在这些沟槽内形成反射元件。

附图说明

为了让本公开实施例的各个观点能更明显易懂，以下配合所附附图作详细说明。应该注意，根据产业的标准范例，各个部件(features)未必按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1绘示影像感应器集成芯片的一些实施例的剖面图，影像感应器集成芯片具有深沟槽隔离(deep trench isolation，DTI)结构，其包含反射元件配置为减少像素区之间的串音(cross-talk)。

图2绘示影像感应器集成芯片的另一些实施例的剖面图，影像感应器集成芯片具有背侧深沟槽隔离(back-side deep trench isolation，BDTI)结构，其包含反射元件。

图3绘示影像感应器集成芯片的另一些实施例的剖面图，影像感应器集成芯片具有背侧深沟槽隔离(BDTI)结构，其包含反射元件。

图4A至图4C绘示背侧深沟槽隔离(BDTI)结构的另一些实施例的一些剖面图，背侧深沟槽隔离(BDTI)结构包含反射元件。

图5绘示背照式互补式金属氧化物半导体影像感应器(back-side illuminatedCMOS image sensor，BSI-CIS)的一些实施例的剖面图，背照式互补式金属氧化物半导体影像感应器具有背侧深沟槽隔离(BDTI)结构，其包含反射元件。

图6至图17绘示影像感应器集成芯片的形成方法的一些实施例的剖面图，影像感应器集成芯片具有背侧深沟槽隔离(BDTI)结构，其包含反射元件。

图18绘示影像感应器集成芯片的形成方法的一些实施例的流程图，影像感应器集成芯片具有背侧深沟槽隔离(BDTI)结构，其包含反射元件。

附图标记说明：

100、200、300 影像感应器集成芯片；

102、502、602 基底；

102a 第一侧；

102b 第二侧；

103 表面；

104a、104b、104c 像素区；

106 影像感应元件；

108 晶体管装置；

110 介电结构；

112 导电互连层；

114 突出部；

116 凹陷；

118 吸收增强层；

120 吸收增强结构；

122、302、401、407、413 沟槽；

123 深沟槽隔离结构；

124 介电材料；

126、306 反射元件；

128 浅沟槽隔离结构；

130、130a、130b 入射辐射；

132 一部分；

204 抗反射层；

206、1302 介电材料层；

208 高度；

210 宽度；

212 距离；

214 导电接触件；

216 偏压源；

304 侧壁；

304a、304c 区段；

304b 弯曲区段；

305 下表面；

306a 第一反射区；

306b 第二反射区；

400、406、412、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700剖面图；

402、410 导电核心；

404 介电衬层；

408、414 扩散阻挡层；

416 空气间隙；

418 导电区；

500 背照式互补式金属氧化物半导体影像感应器集成芯片；

502b、602b 背侧；

502f、602f 前侧；

504 晶体管栅极结构；

504d 栅极介电层；

504e 栅极电极；

504s 侧壁间隔物；

505 第一区；

506 光二极管；

507 第二区；

508 浮动扩散井；

510 承载基底；

512 背侧深沟槽隔离结构；

514 深井区；

516 胞井区；

518 介电质平坦化结构；

518a、518b 介电层；

518u、1302u 上表面；

520 格子结构；

522a、522b、522c 彩色滤光片；

524 微透镜；

526 导电布线层；

604 支撑基底；

902 第一图案化掩模层；

904 开口；

1102 第二图案化掩模层；

1104 水平延伸表面；

1304 线；

1402 空腔；

1404 反射填充物材料；

1502 第三图案化掩模层

1800 方法；

1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830 动作

α₁、α₂ 入射角；

w₁、w₂ 最大宽度。

具体实施方式

以下内容提供了许多不同实施例或范例，用于实现所提供的标的之不同部件。以下描述各部件及其排列方式的具体范例以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

再者，为了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。

互补式金属氧化物半导体影像感应器(CMOS image sensor，CIS)通常包含多个像素区，其各自具有影像感应元件。经过一段时间，半导体产业已缩减像素区的尺寸，以增加互补式金属氧化物半导体影像感应器(CIS)集成芯片中的像素区的数量。增加互补式金属氧化物半导体影像感应器集成芯片中的像素区的数量会增加金属氧化物半导体影像感应器集成芯片捕捉的影像的分辨率。然而，随着像素区的尺寸变小，像素区彼此靠的更紧密，且相邻的像素区之间的串音增加。

当导向一像素区的入射光被另一像素区不想要地感应到时，就会发生串音，因此而降低金属氧化物半导体影像感应器集成芯片捕捉的影像的品质。可以理解的是，安排在彩色滤光片和影像感应元件之间的中间层(intervening layer)可能会增加相邻的像素区之间的串音。这是因为当相邻的中间层具有不同的折射率时，这些中间层可能会根据Fresnel方程式将入射光线折射(亦即，改变光波的传递方向)。再者，如果在相邻的中间层之间的界面不是平坦的，则折射的光更有可能沿着横向方向传递，且增加串音。

本公开实施例有关于具有深沟槽隔离(DTI)结构的影像感应器集成芯片及相关的形成方法，深沟槽隔离(DTI)结构包含反射元件配置为减少相邻的像素区之间的串音。在一些实施例中，影像感应器集成芯片包含影像感应元件安排在基底内。多个突出部沿着基底的第一侧安排在影像感应元件上方设置，一或更多吸收增强层安排于这些突出部上且在突出部之间，多个深沟槽隔离区结构安排于沟槽内且设置于影像感应元件的相对两侧，并且从基底的第一侧延伸至基底内，这些深沟槽隔离结构各自包含反射元件，其具有一或更多反射区配置为反射电磁辐射。通过使用反射元件反射电磁辐射，使相邻的像素区之间的串音减少，藉此改善影像感应器集成芯片的效能。

图1绘示影像感应器集成芯片100的一些实施例的剖面图，影像感应器集成芯片100具有深沟槽隔离(deep trench isolation，DTI)结构，其包含反射元件配置为减少像素区之间的串音(cross-talk)。

影像感应器集成芯片100包含基底102，其具有多个像素区104a-104b。多个像素区104a-104b各自包含影像感应元件106配置为将入射辐射(例如光子)转变为电性信号(亦即，由入射辐射产生电子-空穴对)。在一些实施例中，影像感应元件106可包含光二极管(photodiode)。

多个晶体管装置108沿着基底102的第一侧102a安排。在一些实施例中，在各别的像素区104a-104b中的晶体管装置108可被在基底102的第一侧102a内的浅沟槽隔离(shallow trench isolation，STI)结构128隔开。介电结构110也沿着基底102的第一侧102a安排，介电结构110包围多个导电互连层112。在一些实施例中，介电结构110包含多个堆叠的层间介电(inter-level dielectric，ILD)层，且多个导电互连层112包含导电孔和导电线交替的层，导电孔和导电线交替的层安排于堆叠的层间介电层内并电性耦接至多个晶体管装置108。

基底102的第二侧102b包含非平坦的表面定义出以周期性图案安排的多个突出部114。多个突出部114彼此之间被在基底102的第二侧102b内的凹陷116横向隔开。在一些实施例中，多个突出部114可包含斜角侧壁。一或更多吸收增强层118安排在多个突出部114上方和在凹陷116内。一或更多吸收增强层118中的一层沿着非平坦的表面接触基底102，定义出具有高低起伏的吸收增强结构120，其增加基底102的辐射吸收(亦即，通过减少从非平坦表面反射辐射)。增加基底102的辐射吸收会增加影像感应元件106的量子效率(quantumefficiency，QE)，且藉此改善影像感应器集成芯片100的效能。

多个像素区104a-104b被沟槽122隔开，沟槽122从基底102的第二侧102b延伸至基底102内。深沟槽隔离(DTI)结构123填入沟槽122，深沟槽隔离结构123配置为在相邻的多个像素区104a-104b之间提供电性隔离。深沟槽隔离结构123包含一或更多介电材料124垫衬(line)于沟槽122的内表面。深沟槽隔离结构123也包含反射元件126，其具有一或更多反射区配置为反射电磁辐射。在一些实施例中，一或更多介电材料124可包含与一或更多吸收增强层118相同的介电材料。在另一些实施例中，一或更多介电材料124可包含与一或更多吸收增强层118不同的介电材料。

因为反射元件126配置为反射电磁辐射，反射元件126减少相邻的像素区104a-104b之间的串音。举例而言，当导向第一像素区104a的入射辐射130撞击一或更多吸收增强层118和基底102之间的界面时，入射辐射130的一部分132可能被折射而朝向第二像素区104b。反射元件126配置为将入射辐射130的一部分132反射回第一像素区104a，藉此减少串音且更增加影像感应器集成芯片100的量子效率。

图2绘示影像感应器集成芯片200的另一些实施例的剖面图，影像感应器集成芯片200包含背侧深沟槽隔离(BDTI)结构，其具有反射元件。

影像感应器集成芯片200包含基底102，其具有多个像素区104a-104b，多个像素区104a-104b各自包含影像感应元件106。多个突出部114安排在基底102的第二侧102b内，这些突出部116被凹陷116彼此隔开，凹陷116由突出部114的侧壁定义出。在一些实施例中，多个突出部114可包含圆角锥(cone)、圆锥柱(conical cylinder)或角锥(pyramid)(亦即，具有n边形的底部，其中n为3、4、5、6、…)。在一些实施例中，多个突出部114可具有侧壁，其在突出部114的尖端交会。

多个突出部114具有高度208和宽度210(沿突出部的最大尺寸测量)。在一些实施例中，高度208可在约400nm和约600nm之间的范围内，且宽度210可在约400nm和约500nm之间的范围内。在另一些实施例中，高度208和宽度210可小于400nm。

多个像素区104a-104b被沟槽122画出界线，沟槽122延伸至基底102的第二侧102b内，直到深度大于多个凹陷116的深度。在一些实施例中，沟槽122可安排在水平延伸的表面103内，水平延伸的表面103在相邻的多个像素区104a-104b之间延伸。在一些实施例中(未绘示)，水平延伸的表面103可位在高于突出部114的高度。举例而言，在一些实施例中，水平延伸的表面103可位于比多个突出部114的高度高了约5％和约15％之间的范围内的高度。举例而言，水平延伸的表面103可位在约500nm和约700nm之间的范围内的高度(相对于突出部114的底部)。

一或更多吸收增强层沿基底102的第二侧102b安排在凹陷116和沟槽122内。多个突出部114和一或更多吸收增强层通过对基底102提供低辐射反射(例如，反射小于或等于约5％的辐射，辐射的波长在约500nm和约700nm之间)，而配置为增加影像感应元件106的辐射吸收。举例而言，入射辐射130a具有大于临界角度的入射角α₁，突出部114的斜角侧壁可将入射辐射130a反射至凹陷116内，在此入射辐射130a可接着被吸收至基底102内。突出部114的斜角侧壁可进一步减小入射辐射130b的入射角α₂，入射辐射130b具有相对于一或更多吸收增强层的顶面的倾斜角度，藉此防止入射辐射130b从基底102反射出去。

在一些实施例中，一或更多吸收增强层可包含抗反射层204和在抗反射层204上的介电材料层206。抗反射层204衬垫于基底102的第二侧102b和沟槽122的内表面。介电材料层206和基底102被抗反射层204隔开。在一些实施例中，抗反射层204可包含高介电常数介电材料，且介电材料层206可包含氧化物(例如SiO₂)。

在沟槽122内，抗反射层204和介电材料层206包围反射元件126，其配置为反射电磁辐射。反射元件126可包含一或更多反射区。一或更多反射区可包含选择在不同波长的电磁辐射提供良好的量子效率的材料。在一些实施例中，一或更多反射区可包含一或更多反射填充物材料。一或更多反射填充物材料可包含金属，例如铝(Al)、铑(Rh)、钌(Ru)、铜(Cu)、银(Ag)、金(Au)、钨(W)、钴(Co)、铁(Fe)、钼(Mo)、钛(Ti)或铬(Cr)。举例而言，第一反射区可包含铝，且相邻的反射区可包含钨。在另一些实施例中，一或更多反射区中的一个可包含填充气体(例如氧、氮等)的空气间隙。

在一些实施例中，反射元件126可从沟槽122向外延伸，使得反射元件126的最高表面在基底102的最高表面之上。举例而言，反射元件126可延伸至比基底102的最高表面高出一段不为零的距离212。在另一些实施例，反射元件126可不向外延伸超过基底102的最高表面。举例而言，在各种实施例中，反射元件126可具有最高表面，其与基底102的最高表面大抵上共平面或凹陷至低于基底102的最高表面。

在一些实施例中，导电接触件214耦接至反射元件126。导电接触件214配置为耦接至偏压源(bias source)216，偏压源216配置为提供偏压信号给反射元件126。偏压信号配置为使得反射元件126形成电磁场，电磁场对像素区104a-104b内的缺陷(例如杂质、点缺陷等)作用，以进一步改善影像感应器集成芯片200的效能。举例而言，在一些实施例中，偏压源216可通过导电接触件214对反射元件216施加负偏压。负偏压使得反射元件126产生电磁场，其将缺陷吸引至像素区104a-104b的边缘，藉此从影像感应元件106移出缺陷。通过从影像感应元件106移出缺陷，缺陷与由影像感应元件106形成的电荷载体(例如电子或空穴)隔开，藉此减少不想要的再结合中心(recombination center)，再结合中心可能会降低影像感应器集成芯片200的电性效能。

在一些实施例中，导电接触件214可延伸穿过抗反射层204和/或介电材料层206至反射元件126。在一些实施例中，导电接触件214可具有最低表面接触反射元件126的最高表面。在另一些实施例中，导电接触件214可具有最低表面嵌入反射元件126的顶表面内(如图3所示)。

图3绘示影像感应器集成芯片300的另一些实施例的剖面图，影像感应器集成芯片300具有背侧深沟槽隔离(BDTI)结构，其包含反射元件。

影像感应器集成芯片300包含基底102，其具有多个像素区104a-104b，且多个像素区104a-104b各自包含影像感应元件106。多个突出部114沿着基底102的第二侧102b安排。多个像素区104a-104b被多个沟槽302画出界线，沟槽302延伸至基底102的第二侧102b内，直到深度大于多个凹陷116的深度。

多个沟槽302由基底102的侧壁304和下表面305所界定。在一些实施例中，多个沟槽302可具有侧壁304，其包含弯曲区段304b(例如，使得基底102悬突于部分的沟槽302之上)。举例而言，在一些实施例中，侧壁304可具有弯曲区段304b，其安排在大抵上为直线的区段304a和304c之间。在一些实施例中，侧壁304可定义出沿着基底102的第二侧102b的开口，其具有比沟槽302的下方区域更小的宽度。举例而言，多个沟槽302可在相对两侧壁的弯曲区段304b之间具有最大宽度w₂，其大于相对两侧壁的大抵上为直线的区段304a和/或304c之间的最大宽度w₁。

抗反射层204衬垫于基底102的第二侧102b和多个沟槽302的内表面。在抗反射层204上安排介电材料层206。在沟槽302内，抗反射层204和介电材料层206包围反射元件306。反射元件306包含第一反射区306a和第二反射区306b，第一反射区306a包含空气间隙且第二反射区306b包含一或更多反射填充物材料(例如一或更多金属)。在一些实施例中，第一反射区306a安排在第二反射区306b下方。在这样的实施例中，导电接触件214延伸穿过介电材料层206，以接触第二反射区306b。

空气间隙提供影像感应器集成芯片300在电磁光谱的近红外光(near infrared，NIR)区内(例如波长范围在约600nm和约940nm之间)有良好的量子效率，这是因为空气间隙反射近红外光辐射且具有相对低的近红外光辐射吸收(亦即，具有比金属低的近红外光辐射吸收)。

图4A至图4C绘示背侧深沟槽隔离(BDTI)结构的另一些实施例的剖面图，背侧深沟槽隔离(BDTI)结构包含反射元件。

图4A绘示背侧深沟槽隔离结构的另一些实施例的剖面图400，背侧深沟槽隔离结构安排在基底102中的沟槽401内。背侧深沟槽隔离结构包含导电核心402安排于沟槽401内。导电核心402和基底102被介电衬层404隔开。抗反射层204安排在导电核心402和介电衬层404上，且介电材料层206安排在抗反射层204上。在一些实施例中，导电核心402可包含铜，且介电衬层404可包含氮化钛(TiN)。

图4B绘示背侧深沟槽隔离结构的另一些实施例的剖面图406，背侧深沟槽隔离结构安排在基底102中的沟槽407内。背侧深沟槽隔离结构包含抗反射层204衬垫于沟槽407的内表面。扩散阻挡层408安排在抗反射层204上，且扩散阻挡层408包围导电核心410。在一些实施例中，导电核心410可包含铝，且扩散阻挡层408可包含氮化钛(TiN)。

图4C绘示背侧深沟槽隔离结构的另一些实施例的剖面图412，背侧深沟槽隔离结构安排在基底102中的沟槽413内。背侧深沟槽隔离结构包含抗反射层204衬垫于沟槽413的内表面。扩散阻挡层414安排在抗反射层204上。扩散阻挡层414包围空气间隙416和在空气间隙416上的导电区418。在一些实施例中，导电区418可包含钨，且扩散阻挡层414可包含氮化钛(TiN)。

图5绘示背照式互补式金属氧化物半导体影像感应器(back-side CMOS imagesensor，BSI-CIS)集成芯片500的一些实施例的剖面图，背照式互补式金属氧化物半导体影像感应器(BSI-CIS)集成芯片500具有背侧深沟槽隔离结构，其包含反射元件。仅管图5描述背照式互补式金属氧化物半导体影像感应器(BSI-CIS)，但可以理解的是，所公开的背侧深沟槽隔离结构也可与前照式(FSI)影像感应器一起使用。

背照式互补式金属氧化物半导体影像感应器(BSI-CIS)集成芯片500包含多个晶体管栅极结构504沿着基底502的前侧502f安排，这些晶体管栅极结构504各自包含沿着基底502的前侧502f设置的栅极介电层504d和安排在栅极介电层504d上的栅极电极504e。在一些实施例中，侧壁间隔物504s安排在栅极电极504e的相对两侧。在一些实施例中，对应于转移晶体管的晶体管栅极结构504横向安排在基底502内的光二极管506和浮动扩散井(floating diffusion well)508之间。在这样的实施例中，光二极管506可包含具有第一掺杂类型(例如N型掺杂)的第一区505和在基底502内具有第二掺杂类型(例如P型掺杂)的邻接第二区507，第二掺杂类型与第一掺杂型态不同。晶体管栅极结构504配置为控制从光二极管506至浮动扩散井508的电荷转移。如果在浮动扩散井508内的电荷程度够高，根据用于定址(addressing)的列选择晶体管(row select transistor)(未绘示)的操作，启动源极随耦器晶体管(source-follower tansistor)(未绘示)且选择性地输出电荷。重置晶体管(reset transistor)(未绘示)配置为在曝光周期(exposure periods)之间将光二极管506重置。

介电结构110亦沿着基底502的前侧502f安排。介电结构110可包含多个堆叠的层间介电(inter-level dielectric，ILD)层。在各种实施例中，多个堆叠的层间介电层可包含一或更多氧化物(例如SiO₂，SiCO等)、氟硅酸盐玻璃(fluorosilicate glass)、磷酸盐玻璃(phosphate glass)(例如硼磷硅酸盐玻璃(borophosphate silicate glass))等。介电结构110包围多个导电互连层112，且多个导电互连层112电性耦接至晶体管栅极结构504。在一些实施例中，多个导电互连层112例如可包含一或更多的铜、铝、钨和纳米碳管(carbonnanotube)。在一些实施例中，介电结构110耦接至承载基底510，且承载基底510配置为对背照式互补式金属氧化物半导体影像感应器(BSI-CIS)集成芯片500提供结构支持。在一些实施例中，承载基底510可包含硅。

多个浅沟槽隔离(shallow trench isolation，STI)结构128亦安排于基底502的前侧502f内。多个浅沟槽隔离结构128包含一或更多介电材料(例如SiO₂)安排于基底502的前侧502f中的沟槽内。多个背侧深沟槽隔离结构(back-side deep trench isolation，BDTI)512安排于基底502的背侧502b内的沟槽内且位于多个浅沟槽隔离结构128上方。多个背侧深沟槽隔离结构512包含反射元件126配置为反射电磁辐射。在一些实施例中，多个背侧深沟槽隔离结构512可分别各自具有宽度，且此宽度小于多个浅沟槽隔离结构128中的一个的宽度。

在一些实施例中，一或更多隔离井区可安排在浅沟槽隔离结构128和背侧深沟槽隔离结构512之间。一或更多隔离井区可包含具有一或更多掺杂类型的深井区514和/或胞井(cell-well)区516，其通过接面隔离(junction isolation)的方式在相邻的像素区104a-104c之间提供进一步的隔离。深井区514安排在基底502中且在横向对准浅沟槽隔离结构128和/或背侧深沟槽隔离结构512的位置。胞井区516安排在基底502中且在垂直地介于深井区514和浅沟槽隔离结构128之间的位置。

基底502的背侧502b具有非平坦的表面，其包含多个突出部114。抗反射层204和介电材料层206沿着基底502的背侧502b安排且在多个沟槽内。在一些实施例中，介电质平坦化结构518可安排在介电材料层206上。介电质平坦化结构518具有大抵上平坦的上表面518u。在各种实施例中，介电质平坦化结构518可包含一或更多堆叠的介电层518a-518b。举例而言，在一些实施例中，介电质平坦化结构518可包含第一介电层518a和堆叠至第一介电层518a上的第二介电层518b，且第一介电层518a包含第一材料，第二介电层518b包含第二材料。在一些实施例中，第一材料和/或第二材料可包含例如氧化物(例如SiO₂)或氮化物。

格子结构520设置于介电质平坦化结构518上。格子结构520包含侧壁，其定义出在像素区104a-104c上的开口。在各种实施例中，格子结构520可包含金属(例如铝、钴、铜、银、金、钨等)和/或介电材料(例如SiO₂、SiN等)。在格子结构520中的开口内安排多个彩色滤光片522a-522c。多个彩色滤光片522a-522c分别配置为传递特定波长的入射辐射。举例而言，第一彩色滤光片522a可传递波长在第一范围(例如对应于绿光)内的辐射，且第二彩色滤光片522b可传递波长在不同于第一范围的第二范围(例如对应于红光)内的辐射，等等。多个微透镜524设置安排在多个彩色滤光片522a-522c上。多个微透镜524中个别的每一个横向对准彩色滤光片522a-522c，且在像素区104a-104c上。多个微透镜524配置为将入射辐射(例如光)聚焦至像素区104a-104c。

在一些实施例中，导电布线层(conductive routing layer)526可安排在介电材料层206上。导电布线层526将接触反射元件126的导电接触件214电性耦接至偏压源216(例如，通过位在像素区104a-104c之外的埠(port))。在一些实施例中，为了不会阻挡入射光到达像素区104a-104c，导电布线层526可安排在格子结构520下。

图6至图17绘示影像感应器集成芯片的形成方法的一些实施例的剖面图600-1700，影像感应器集成芯片包含背侧深沟槽隔离(BDTI)结构，其具有反射元件。尽管图6至图17所示的剖面图600-1700是参考用于影像感应器集成芯片的背侧深沟槽隔离(BDTI)结构的形成方法进行描述，但可理解的是，图6至图17所示的结构不限定于此形成方法，而是可跟此方法分开独立考虑。再者，虽然此方法描述背照式(BSI)影像感应器的形成，但可理解的是，所公开的深沟槽隔离结构也可与前照式(FSI)影像感应器一起使用。

如图6的剖面图600所示，基底602的背侧602b接合至支撑基底604。基底602可为任何类型的半导体本体(例如硅、SiGe、绝缘体上的半导体(semiconductor-on-insulator，SOI)等)，和跟前述有关的其它任何类型的半导体和/或外延层。举例而言，在一些实施例中，基底602可包含基座基底(base substrate)和外延层。在一些实施例中，基底602可包含硅基底。在一些实施例中，在接合之后，可将基底602薄化以形成基底502。将基底602薄化可让辐射更轻易地通过，到达后续形成在基底502内的影像感应元件。在各种实施例中，可通过蚀刻和/或机械研磨基底602的前侧602f，将基底602薄化。

如图7的剖面图700所示，在基底502的像素区104a-104b内形成影像感应元件106。在一些实施例中，影像感应元件106可包含光二极管，其通过将一或更多掺杂物种类注入基底502的前侧502f而形成。举例而言，可通过选择性执行第一注入工艺(例如根据掩模层)，以形成具有第一掺杂类型(例如N型)的第一区，接着执行第二注入工艺，以形成第二区毗邻第一区，且具有与第一掺杂类型不同的第二掺杂类型(例如P型)，以形成光二极管。在一些实施例中，使用第一或第二注入工艺也可形成浮动扩散井(未绘示)。

沿着基底502的前侧502f形成一或更多晶体管栅极结构504于像素区104a-104b内。在各种实施例中，一或更多晶体管栅极结构504可对应于转移晶体管(transfertransistor)、源极随耦器晶体管(source-follower transistor)、列选择晶体管(rowselect transistor)和/或重置晶体管(reset transistor)。在一些实施例中，可通过沉积栅极介电膜和栅极电极膜于基底502的前侧502f上，接着将栅极介电膜和栅极电极膜图案化，形成栅极介电层504d和栅极电极504e，以形成一或更多晶体管栅极结构504。可在栅极电极504e的外侧壁上形成侧壁间隔物504s。在一些实施例中，侧壁间隔物504s的形成可通过将间隔物层(例如氮化物、氧化物等)沉积至基底502的前侧502f上，且选择性蚀刻间隔物层，以形成侧壁间隔物504s。

在一些实施例中，可在基底502的前侧502f内形成一或更多浅沟槽隔离(STI)结构128在像素区104a-104b的相对两侧。可通过选择性地蚀刻基底502的前侧502f，以形成浅沟槽，且接着在浅沟槽内形成一或更多介电材料，以形成浅沟槽隔离(STI)结构128。在一些实施例中，可在形成一或更多晶体管栅极结构504和/或影像感应元件106之前，形成浅沟槽隔离结构128。

如图8的剖面图800所示，在沿着基底502的前侧502f形成的介电结构110内形成多个导电互连层112。介电结构110包含多个堆叠层间介电层，且多个导电互连层112包含导电线和导电孔交替的层。在一些实施例中，可使用镶嵌(damascene)工艺(例如单镶嵌工艺或双镶嵌工艺)形成这些导电互连层112中的一或多个。镶嵌工艺的执行是通过在基底502的前侧502f上形成层间介电层，蚀刻层间介电层以形成导电孔的孔洞(via hole)和/或金属沟槽，以及用导电材料填充导电孔的孔洞和/或金属沟槽。在一些实施例中，沉积层间介电层可通过气相沉积技术(例如，物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强化学气相沉积(plasma-enhanced CVD，PE-CVD)、原子层沉积(atomic layer deposition，ALD)等)，且可使用沉积工艺和/或电镀工艺(例如电解电镀(electroplating)、无电解电镀(electro-lessplating)等)形成导电材料。在各种实施例中，多个导电互连层112可包含例如钨、铜或铝铜。在一些实施例中，在沿着基底502的前侧502f形成介电结构110之后，可移除支撑基底604。

如图9的剖面图900所示，沿着基底502的背侧502b形成第一图案化掩模层902。第一图案化掩模层902包含侧壁，其界定出沿着基底502的背侧502b的开口904。在一些实施例中，可通过沿着基底502的背侧502b沉积感光材料层(例如正型或负型光致抗蚀剂)，以形成第一图案化掩模层902。感光材料层根据光掩模选择性地曝光于电磁辐射。电磁辐射改变感光材料层内的曝光区的可溶性，以定义出可溶区。接着将感光材料层显影，通过移除可溶区以界定出感光材料层内的开口904。

如图10的剖面图1000所示，根据第一图案化掩模层(图9的第一图案化掩模层902)，对基底502的背侧502b执行第一蚀刻工艺。当第一图案化掩模层就定位时，通过使基底502暴露于一或更多蚀刻剂，以执行第一蚀刻工艺。一或更多蚀刻剂移除部分基底502，以定义出多个凹陷116，其安排在从基底502向外延伸的多个突出部114之间。在一些实施例中，第一蚀刻工艺可包含干式蚀刻工艺。举例而言，第一蚀刻工艺可包含耦合等离子体蚀刻(coupled plasma etching)工艺，例如感应耦合等离子体(inductively coupled plasma，ICP)蚀刻工艺或电容耦合等离子体(capacitively coupled plasma，CCP)蚀刻工艺。在另一些实施例中，第一蚀刻工艺可包含湿式蚀刻工艺。

如图11的剖面图1100所示，根据第二图案化掩模层1102，在基底502的背侧502b执行第二蚀刻工艺。可通过使基底502未被遮住的区域暴露于一或更多蚀刻剂来执行第二蚀刻工艺，且一或更多蚀刻剂移除在未被遮住的区域的部分基底502，以在基底502内界定出沟槽122。在一些实施例中，沟槽122可安排在基底502的水平延伸表面1104内。在一些实施例中，沟槽122包含倾斜侧壁，其使得沟槽122的宽度各自地随着从基底502的背侧502b的距离增加而减少。

如图12的剖面图1200所示，沿着基底502的背侧502b形成抗反射层204。抗反射层204衬垫于基底502的背侧502b。在一些实施例中，抗反射层204可进一步衬垫于沟槽122的内表面。在一些实施例中，抗反射层204可包含高介电常数介电层，其包含氧化铪(HfO₂)、氧化钛(TiO₂)、氧化锆铪(HfZrO)、氧化钽(Ta₂O₃)、氧化硅铪(HfSiO₄)、氧化锆(ZrO₂)、氧化硅锆(ZrSiO₂)等。在一些实施例中，可通过气相沉积技术(例如物理气相沉积、化学气相沉积、等离子体增强化学气相沉积、原子层沉积等)，沉积抗反射层204。

如图13的剖面图1300所示，在抗反射层204上形成介电材料层1302。在各种实施例中，介电材料层1302可包含氧化物(例如氧化硅)、四乙氧基硅烷(tetraethoxysilane，TEOS)等。在一些实施例中，介电材料层1302可延伸至相邻的突出部之间114，且填充沟槽122。可沉积介电材料层1302以具有上表面1302u，上表面1302u包含多个弯曲表面安排在突出部114上且彼此相交。在一些实施例中，可通过后续的平坦化工艺(例如化学机械平坦化工艺)移除这些弯曲表面，以沿着线1304形成大抵上平坦的表面。

如图14的剖面图1400所示，执行第三蚀刻工艺，以从沟槽122内移除介电材料层1302。从沟槽122内移除介电材料层1302使得沟槽122内产生空腔1402。接着，以一或更多反射填充物材料1404填充空腔1402。在各种实施例中，一或更多反射填充物材料1404可包含铝(Al)、铑(Rh)、钌(Ru)、铜(Cu)、银(Ag)、金(Au)、钨(W)、钴(Co)、铁(Fe)、钼(Mo)、钛(Ti)、铬(Cr)。

在一些实施例(未绘示)中，一或更多反射填充物材料1404可能不会填满整个空腔1402，使得在空腔1402内各自包含一或更多反射区，其包含一或更多反射填充物材料1404和包含空气间隙的反射区。举例而言，在一些实施例中，沟槽122可具有弯曲侧壁，其定义出沿着基底502的背侧502b的开口，开口具有比空腔1402的下方区域更小的宽度。当将一或更多反射填充物材料1404沉积至空腔1402内时，一或更多反射填充物材料1404可在填满整个空腔1402之前关闭开口，结果在沟槽122内产生空气间隙。

如图15的剖面图1500所示，在一或更多反射填充物材料上形成导电接触件(contact)214。导电接触件214可包含金属，例如铜、铝、钨等。在一些实施例中，导电接触件214的形成可通过根据第三图案化掩模层1502执行第四蚀刻工艺，以蚀刻一或更多反射填充物材料(图14的反射填充物材料1404)和/或介电材料层(图14的介电材料层1302)，以在反射元件126上形成凹陷。接着在凹陷内形成导电材料，以形成导电接触件214。在这样的一些实施例中，导电接触件214的侧壁可具有与反射元件126的侧壁不同的侧壁角度(例如较小的斜率)。

如图16的剖面图1600所示，在介电材料层206上形成导电布线层526。导电布线层526耦接至导电接触件214。在一些实施例中，可通过在导电接触件214和/或介电材料层206上沉积金属，接着将金属图案化，以形成导电布线层526。

如图17的剖面图1700所示，在介电材料层206上形成多个彩色滤光片522a-522b。在一些实施例中，这些彩色滤光片522a-522b可形成在格子结构520中的开口内，且在介电材料层206和/或导电接触件214上方形成多个。在一些实施例中，可通过形成彩色滤光层且将彩色滤光层图案化，以形成多个彩色滤光片522a-522b。彩色滤光层由容许具有特定波长范围的辐射穿透，且阻挡此特定波长范围以外的光的材料形成。

在多个彩色滤光片522a-522b上形成多个微透镜524。在一些实施例中，可通过在多个彩色滤光片上沉积微透镜材料(例如通过旋转涂布(spin-on)法或沉积工艺)，以形成多个微透镜524。将在微透镜材料上的具有弯曲上表面的微透镜模板(未绘示)图案化。在一些实施例中，微透镜模板可包含使用分配的曝光的光剂量将光致抗蚀剂材料曝光(例如，对负型光致抗蚀剂而言，在弯曲的底部曝光于较多的光，且在弯曲的顶部曝光于较少的光)、显影及烘烤，以形成圆弧形。然后，根据微透镜模板选择性地蚀刻微透镜材料，以形成多个微透镜524。

图18绘示形成影像感应器集成芯片的方法1800的一些实施例的流程图，影像感应器集成芯片具有背侧深沟槽隔离结构，其包含反射元件。

虽然在本文以一系列的动作或事件说明和描述方法1800，但可以理解的是，这样的动作或事件的说明顺序并不被诠释为具有限制的含义。举例而言，一些动作可以用不同的顺序发生和/或与本文所说明和/或描述以外的其它动作或事件一起发生。此外，并非所有说明的动作都被要求用来执行本文描述的一或更多实施例或观点。再者，本文所述的一或更多动作，可在一或更多分开的动作和/或阶段中执行。

在动作1802，将基底的第一侧耦合至支撑基底，且将基底薄化以减少基底的厚度。图6绘示一些实施例的剖面图600，其对应于动作1802。

在动作1804，在基底的像素区内形成影像感应元件。图7绘示一些实施例的剖面图700，其对应于动作1804。

在动作1806，沿着基底的第二侧在像素区上方形成一或更多晶体管栅极结构。图7绘示一些实施例的剖面图700，其对应于动作1806。

在动作1808，沿着基底的第二侧在介电结构内形成多个导电互连层。图8绘示一些实施例的剖面图800，其对应于动作1808。

在动作1810，移除支撑基底。图9绘示一些实施例的剖面图900，其对应于动作1810。

在动作1812，在基底的第一侧内形成多个凹陷和/或突出部。在一些实施例中，可根据图案化的掩模层，通过选择性地蚀刻基底的第一侧，以形成多个凹陷和/或突出部。图9至图10绘示一些实施例的剖面图900-1000，其对应于动作1812。

在动作1814，在基底的第一侧内形成多个沟槽。在一些实施例中，可根据第二图案化掩模层，通过选择性地蚀刻基底的第一侧，以形成多个沟槽。图11绘示一些实施例的剖面图1100，其对应于动作1814。

在动作1816，在基底的第一侧上方形成抗反射层。在一些实施例中，抗反射层也可在多个沟槽内形成。图12绘示一些实施例的剖面图1200，其对应于动作1816。

在动作1818，在抗反射层上形成介电材料层。图13绘示一些实施例的剖面图1300，其对应于动作1818。

在动作1820，在多个沟槽内形成反射元件。图14绘示一些实施例的剖面图1400，其对应于动作1820。在一些实施例中，可根据动作1822-1824，形成反射元件。在动作1822，从多个沟槽内移除介电材料层，以在多个沟槽内形成空腔。在动作1824，在空腔内形成一或更多反射填充物材料。

在动作1826，在反射元件上方且在介电材料层内形成导电接触件。图15绘示一些实施例的剖面图1500，其对应于动作1826。

在动作1828，在导电接触件和/或介电材料层上方形成导电布线层。图16绘示一些实施例的剖面图1600，其对应于动作1828。

在动作1830，在介电材料层上方形成彩色滤光片和微透镜。图17绘示一些实施例的剖面图1700，其对应于动作1830。

因此，本公开实施例有关于影像感应器集成芯片和相关的形成方法，影像感应器集成芯片包含深沟槽隔离(deep trench isolation，DTI)结构，深沟槽隔离结构具有反射元件配置为减少像素区之间的串音(cross-talk)。

在一些实施例中，本公开实施例有关于影像感应器集成芯片。影像感应器集成芯片包含影像感应元件安排于基底内，以及多个突出部沿着基底的第一侧安排在影像感应元件上方设置。一或更多吸收增强层安排在这些突出部上且在突出部之间。多个深沟槽隔离(DTI)结构安排在多个沟槽内，且设置在影像感应元件的相对两侧。这些深沟槽隔离结构从基底的第一侧延伸至基底内。这些深沟槽隔离结构包含反射元件配置为反射电磁辐射。

在一些实施例中，其中反射元件包含一或更多金属被一或更多介电材料与基底隔开。

在一些实施例中，其中反射元件包含空气间隙安排在一或更多金属下，且空气间隙被一或更多介电材料与基底隔开。

在一些实施例中，其中一或更多吸收增强层包含抗反射层和介电材料层，且介电材料层与基底被抗反射层隔开。

在一些实施例中，其中抗反射层和介电材料层将反射元件与基底横向隔开。

在一些实施例中，其中抗反射层包含高介电常数介电材料。

在一些实施例中，其中沟槽具有侧壁，其各自包含从基底的第一侧的直线区段和在直线区段之间的弯曲区段。

在一些实施例中，影像感应器集成芯片更包含导电接触件安排在一或更多吸收增强层内且在反射元件上方的位置，其中导电接触件配置为耦接至偏压源。

在一些实施例中，其中反射元件以一段不为零的距离突出于多个突出部上方。

在一些实施例中，其中反射元件具有最高表面，其凹陷至低于基底的第一侧。

在另一些实施例中，本公开实施例有关于影像感应器集成芯片。影像感应器集成芯片包含影像感应元件安排在基底内。基底具有内表面，其定义出从基底的背侧延伸至基底内的多个沟槽在影像感应元件的相对两侧。多个突出部沿着基底的背侧安排于影像感应元件上方，以及一或更多吸收增强层在这些突出部上且与其接触。多个反射元件安排在多个沟槽内，这些反射元件与基底被一或更多介电材料隔开。

在一些实施例中，其中多个反射元件各自包含具有不同材料的多个反射区。

在一些实施例中，影像感应器集成芯片更包含一或更多导电接触件从一或更多吸收增强层的最高表面延伸至多个反射元件。

在一些实施例中，其中多个反射元件各自包含一或更多金属。

在一些实施例中，其中一或更多吸收增强层包含高介电常数介电层衬垫于定义出多个沟槽的内表面。

在一些实施例中，其中多个反射元件各自包含空气间隙。

在一些实施例中，其中多个沟槽从安排在多个突出部的周期性阵列之间的水平延伸表面延伸至基底内。

在又一些实施例中，本公开实施例有关于影像感应器集成芯片的形成方法。此方法包含在基底的第一侧执行第一蚀刻工艺，以定义出沿着基底的第一侧的多个突出部，以及在基底的第一侧执行第二蚀刻工艺，以定义出延伸至基底内的多个沟槽。第一蚀刻工艺和第二蚀刻工艺为分开的蚀刻工艺。此方法更包含在多个突出部上且在多个突出部之间形成一或更多吸收增强层，以及对一或更多吸收增强层执行第三蚀刻工艺，以形成延伸至多个沟槽内的空腔。此方法更包含在多个沟槽内形成反射元件。

在一些实施例中，其中形成反射元件包含在多个沟槽内沉积金属，其中金属与基底被一或更多介电材料隔开。

在一些实施例中，方法更包含执行第四蚀刻工艺，以移除部分的金属且在一或更多吸收增强层内形成凹陷，以及在凹陷内沉积导电材料，以形成导电接触件穿过一或更多吸收增强层延伸至反射元件。

以上概述了数个实施例的部件，使得本领域普通技术人员可以更加理解本公开实施例的各方面。本领域普通技术人员应该理解，他们可以容易地使用本公开实施例作为基础，来设计或修改用于实施与在此所介绍实施例具有相同的目的及/或达到相同优点的其他工艺和结构。本领域普通技术人员也应该理解，这些等效的构造并不背离本公开的构思和范围，并且在不背离本公开的构思和范围的情况下，在此可以做出各种改变、取代或其他选择。因此，本公开的保护范围当视后附的权利要求所界定为准。

Claims

1.一种影像感应器集成芯片，包括：

一影像感应元件，安排于一基底内；

多个突出部，沿该基底的一第一侧安排在该影像感应元件上方；

一或更多吸收增强层，安排在所述多个突出部上方且在所述多个突出部之间；以及

多个深沟槽隔离结构，安排在多个沟槽内且设置在该影像感应元件的相对两侧，并且从该基底的该第一侧延伸至该基底内，其中所述多个深沟槽隔离结构包括一反射元件配置为反射电磁辐射，其中该反射元件包括一空气间隙。

2.如权利要求1所述的影像感应器集成芯片，其中该反射元件包括一或更多金属通过一或更多介电材料与该基底隔开。

3.如权利要求2所述的影像感应器集成芯片，其中该空气间隙安排在一或更多金属下，且该空气间隙通过一或更多介电材料与该基底隔开。

4.如权利要求2所述的影像感应器集成芯片，其中所述一或更多吸收增强层包括：

一抗反射层；以及

一介电材料层，且该介电材料层通过该抗反射层与该基底隔开。

5.如权利要求4所述的影像感应器集成芯片，其中该抗反射层和该介电材料层将该反射元件与该基底横向隔开。

6.如权利要求4所述的影像感应器集成芯片，其中该抗反射层包括一高介电常数介电材料。

7.如权利要求1所述的影像感应器集成芯片，其中所述多个沟槽具有多个侧壁，所述多个侧壁各自包括一直线区段和在该直线区段与该基底的该第一侧之间的一弯曲区段。

8.如权利要求1所述的影像感应器集成芯片，更包括：

一导电接触件，安排在所述一或更多吸收增强层内且在该反射元件上方的位置，其中该导电接触件配置为耦接至一偏压源。

9.如权利要求1所述的影像感应器集成芯片，其中该反射元件以一段不为零的距离突出于所述多个突出部上方。

10.如权利要求1所述的影像感应器集成芯片，其中该反射元件具有一最高表面，该最高表面凹陷至低于该基底的该第一侧。

11.一种影像感应器集成芯片，包括：

一影像感应元件，安排于一基底内，其中该基底具有多个内表面，所述多个内表面定义出从该基底的一背侧延伸至该基底内且在该影像感应元件的相对两侧的多个沟槽；

多个突出部，沿着该基底的该背侧安排于该影像感应元件上方；

一或更多吸收增强层，在所述多个突出部上且与所述多个突出部接触；以及

多个反射元件，安排在所述多个沟槽内，其中所述多个反射元件通过一或更多介电材料与该基底隔开，其中所述多个反射元件各自包括一空气间隙。

12.如权利要求11所述的影像感应器集成芯片，其中所述多个反射元件各自包括具有不同材料的多个反射区。

13.如权利要求11所述的影像感应器集成芯片，更包括：

一或更多导电接触件，从所述一或更多吸收增强层的最高表面延伸至所述多个反射元件。

14.如权利要求11所述的影像感应器集成芯片，其中所述多个反射元件各自包括一或更多金属。

15.如权利要求14所述的影像感应器集成芯片，其中所述一或更多吸收增强层包括一高介电常数介电层，衬垫于定义出所述多个沟槽的所述多个内表面。

16.如权利要求11所述的影像感应器集成芯片，其中所述多个沟槽从安排在所述多个突出部的周期性阵列之间的水平延伸表面延伸至该基底内。

17.一种影像感应器集成芯片的形成方法，包括：

在一基底的一第一侧执行一第一蚀刻工艺，以定义出沿着该基底的该第一侧的多个突出部；

在该基底的该第一侧执行一第二蚀刻工艺，以定义出延伸至该基底内的多个沟槽，其中该第一蚀刻工艺和该第二蚀刻工艺为分开的蚀刻工艺；

在所述多个突出部上且在所述多个突出部之间形成一或更多吸收增强层；

对所述一或更多吸收增强层执行一第三蚀刻工艺，以形成延伸至所述多个沟槽内的多个空腔；以及

在所述多个沟槽内形成多个反射元件，其中所述多个反射元件各自包括一空气间隙。

18.如权利要求17所述的影像感应器集成芯片的形成方法，其中形成所述多个反射元件包括：

在所述多个沟槽内沉积一金属，其中该金属通过一或更多介电材料与该基底隔开。

19.如权利要求18所述的影像感应器集成芯片的形成方法，更包括：

执行一第四蚀刻工艺，以移除该金属的一部分且在所述一或更多吸收增强层内形成多个凹陷；以及

在所述多个凹陷内沉积一导电材料，以形成穿过所述一或更多吸收增强层且延伸至所述多个反射元件的多个导电接触件。

20.一种影像感应器集成芯片，包括：

一影像感应元件，安排于一基底内；

一或更多隔离结构，安排在一或更多沟槽内且设置在该影像感应元件的相对两侧，并且从该基底的一第一表面延伸至该基底内；以及

其中所述一或更多隔离结构各自包括一反射元件配置为反射电磁辐射，其中该反射元件包括一空气间隙。

21.如权利要求20所述的影像感应器集成芯片，更包括：

一或更多介电材料设置在所述一或更多沟槽内，其中该反射元件包括一或更多金属通过所述一或更多介电材料与该基底隔开。

22.如权利要求21所述的影像感应器集成芯片，其中该空气间隙安排在所述一或更多金属下，且该空气间隙通过所述一或更多介电材料与该基底隔开。

23.如权利要求20所述的影像感应器集成芯片，其中该基底具有定义出所述一或更多沟槽的多个侧壁，所述多个侧壁各自包括一直线区段和在该直线区段与该基底的该第一表面之间的一弯曲区段。

24.如权利要求20所述的影像感应器集成芯片，更包括：

一介电材料，设置在该基底的该第一表面上；以及

一导电接触件，从该介电材料的一顶部延伸至该反射元件。

25.如权利要求24所述的影像感应器集成芯片，其中该反射元件沿着该导电接触件的一底面和侧壁延伸。

26.如权利要求20所述的影像感应器集成芯片，其中沿着该基底的该第一表面延伸的一水平面也延伸经过该反射元件的侧壁。

27.如权利要求20所述的影像感应器集成芯片，更包括：

一高介电常数介电材料，衬垫于该基底的该第一表面和该基底定义出所述一或更多沟槽的多个内表面；以及

一介电材料，设置在该高介电常数介电材料上。

28.如权利要求27所述的影像感应器集成芯片，其中该反射元件延伸至该介电材料的一上表面上。

29.如权利要求27所述的影像感应器集成芯片，其中该高介电常数介电材料和该介电材料将该反射元件与定义出所述一或更多沟槽的该基底的所述多个内表面隔开。

30.如权利要求20所述的影像感应器集成芯片，其中该反射元件在该基底的该第一表面下的一第一距离处有一第一宽度，且在该基底的该第一表面下的一第二距离处有一第二宽度；以及

其中该第一距离大于该第二距离，且该第一宽度小于该第二宽度。

31.一种影像感应器集成芯片，包括：

一影像感应元件，安排于一基底内，其中该基底具有一第一侧和一第二侧，其中该基底具有多个内表面，所述多个内表面定义出侧向环绕该影像感应元件的一或更多沟槽且从该基底的该第一侧垂直延伸至该基底内；

一或更多介电材料，沿该基底定义出所述一或更多沟槽的所述多个内表面设置；以及

一或更多反射区，安排在所述一或更多沟槽内，其中所述一或更多反射区通过所述一或更多介电材料与该基底隔开，其中所述一或更多反射区各自包括一空气间隙。

32.如权利要求31所述的影像感应器集成芯片，其中所述一或更多反射区包括包含一气体的一第一区和包含一金属的一第二区，其中该第二区沿着正交于该基底的该第二侧的线与该第一区垂直地隔开。

33.如权利要求32所述的影像感应器集成芯片，其中该第一区直接地位于该第二区和该基底的该第二侧之间。

34.如权利要求31所述的影像感应器集成芯片，更包括：

一额外的介电材料，设置在该基底上；以及

一导电接触件，从该额外的介电材料的顶部延伸至所述一或更多反射区的最顶部。

35.一种影像感应器集成芯片的形成方法，包括：

在一基底的一第一侧执行一第一蚀刻工艺，以定义出延伸至该基底内的一或更多沟槽；

沿着该基底定义出所述一或更多沟槽的多个内表面形成一介电材料；以及

其中在该介电材料上且在所述一或更多沟槽内设置一或更多反射元件，其中所述一或更多反射元件各自包括一空气间隙。

36.如权利要求35所述的影像感应器集成芯片的形成方法，其中所述一或更多反射元件的一第一反射元件包括一金属，该金属形成在所述一或更多沟槽内且在该介电材料上。

37.如权利要求36所述的影像感应器集成芯片的形成方法，其中该第一反射元件在该基底的该第一侧下的一第一距离处有一第一宽度，且在该基底的该第一侧下的一第二距离处有一第二宽度；以及

38.如权利要求36所述的影像感应器集成芯片的形成方法，其中所述一或更多反射元件的一第二反射元件包括一气体，且与该金属垂直地隔开。

39.如权利要求35所述的影像感应器集成芯片的形成方法，更包括：

在该基底的该第一侧上和所述一或更多反射元件上形成一额外的介电材料；

蚀刻该额外的介电材料以定义暴露出所述一或更多反射元件的一或更多开口；以及

以一导电材料填入所述一或更多开口。