CN109427656A

CN109427656A - 半导体装置及其制造方法

Info

Publication number: CN109427656A
Application number: CN201810180316.1A
Authority: CN
Inventors: 黄冠维; 范振豊; 陈育裕
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-08-31
Filing date: 2018-03-05
Publication date: 2019-03-05
Anticipated expiration: 2038-03-05
Also published as: CN109427656B; KR20190024540A; TW201913724A; TWI668735B; KR102056444B1; US20190067096A1; US10475700B2

Abstract

一种半导体装置的制造方法，包含在金属部件上方形成第一图案化层，以及在第一图案化层上方沉积第一掩模层。将第一掩模层图案化以在其中形成第一组的一或多个开口，然后将第一掩模层薄化。将第一掩模层的图案转移至第一图案化层以在其中形成第二组的一或多个开口。第一图案化层可由硅或氧化物材料组成。当掩模层在第一图案化层上方时，可加宽第一图案化层中的开口。

Description

半导体装置及其制造方法

技术领域

本发明实施例是关于半导体制造技术，特别是有关于降低线扭曲(linewiggling)的半导体装置及其制造方法。

背景技术

为了在晶片上形成集成电路而使用微影制程。一般的微影制程包含施加光阻，以及在光阻上界定图案。图案化光阻中的图案在微影掩模中界定，且此图案由微影掩模的透明部分或不透明部分所界定。接着通过蚀刻步骤将图案化光阻中的图案转移至下方的部件，其中使用图案化光阻作为蚀刻掩模。在蚀刻步骤之后，移除图案化光阻。

随着集成电路的尺寸愈来愈小，在光图案化技术中使用的层堆叠的高的深宽比(aspect ratio)于图案转移至非晶硅基底的期间会导致不良的扭曲阻力(wigglingresistance)。线扭曲(line wiggling)接着会导致图案缺陷。图案缺陷与线扭曲会破坏金属图案线并导致图案失效。

发明内容

本发明实施例提供半导体装置的制造方法，包含在金属部件上方形成第一图案化层，在第一图案化层上方沉积第一掩模层，将第一掩模层图案化，以在其中形成第一组的一或多个开口，将第一掩模层薄化，将第一掩模层的图案转移至第一图案化层，以在其中形成第二组的一或多个开口，以及蚀刻第一图案化层，以加宽第二组的一或多个开口。

本发明实施例提供半导体装置的制造方法，包含在基底上方形成介电层，其中基底具有一或多个有源装置，在介电层上方形成第一图案化层，在第一图案化层上方形成第一的三层，此第一的三层包含第一材料的顶层、第二材料的中间层和第三材料的底层，将顶层图案化以形成第一组开口，将顶层薄化以降低第一组开口的高度对宽度的比值，将顶层的图案转移至中间层以形成第二组开口，将中间层的图案转移至底层以形成第三组开口，通过第三组开口蚀刻第一图案化层以形成第四组开口，以及加宽第四组开口。

本发明实施例提供半导体装置，包含基底，其具有一或多个有源装置形成于其中，接触件耦接至一或多个有源装置中的第一有源装置，以及内连线位于接触件上方，，其中内连线包含耦接至接触件的金属线，金属线具有与接触件重叠的第一部分，其中金属线的第一部分具有扭曲特征，金属线的第一部分的扭曲特性包含其中LER_right对应于金属线的第一部分的右侧的线边缘粗糙度的测量，LER_left对应于金属线的第一部分的左侧的线边缘粗糙度的测量，以及LWR对应于金属线的第一部份的线宽粗糙度的测量，其中扭曲特性介于0.7至1.3之间。

附图说明

根据以下的详细说明并配合所附附图可更加理解本发明实施例的观点。应注意的是，根据本产业的标准惯例，附图中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1至11绘示根据一些实施例，以自对准(self-aligned)双重图案微影(doublepatterning)方法形成减少扭曲(wiggling)的金属线的各个中间步骤的示意图。

图12至21绘示根据一些实施例，以双重图案微影方法形成减少扭曲的金属线的各个中间步骤的示意图。

图22绘示根据一些实施例，根据一图案所形成的一系列减少扭曲的金属线的上视图。

图23至24绘示根据一些实施例，在半导体基底中形成半导体条的方法的各个中间步骤的示意图。

【符号说明】

10～基底；

11～晶体管；

12～栅极电极；

13～栅极间隙壁；

14～源极/漏极区；

15～源极/漏极接触件；

16、22～介电层；

20、100～半导体装置；

21～金属化结构；

24～导电部件；

24A～金属线；

24B～导孔；

25～阻障层；

26～蚀刻停止层；

26A～第一蚀刻停止层；

26B～第二蚀刻停止层；

28～目标层；

30、32、34～掩模；

36～心轴层；

38、52～底层；

40、54～中间层；

42、56～顶层；

44、46、48、50、51、57、58、60、62、70、72、74、75、76、78、80、82、84、144、150、151、170、175、252、352～开口；

64、64A、64B、64C～导孔；

66～线；

66A、66B、66C～导线；

68～导电内衬；

110～半导体条；

126～图案化蚀刻停止层；

128～图案化目标层；

130～掩模层；

132、134、234、334、434、534、634～图案化掩模层；

136、236～图案化心轴层；

138、152～图案化底层；

140、154～图案化中间层；

142、156～图案化顶层；

254～间隔层；

354～间隔掩模；

h₁、h₁’、h₂、h₂’、h₃、h₃’、h₄、h₄’、h₅～高度；

W₁、W₁’、W₂、W2’、W₃、W₄、W₄’、W₅～宽度。

具体实施方式

以下的公开内容提供许多不同的实施例或范例，以实现本发明实施例的不同部件(feature)。以下叙述各个元件及其排列方式的特定范例，以简化本发明实施例。当然，这些叙述仅作为范例，并非用以限定本发明实施例。举例而言，若是以下叙述第一部件形成于第二部件之上或上方，即表示其可能包含第一部件与第二部件是直接接触的实施例，亦可能包含有附加部件形成于第一部件与第二部件之间，而使第一部件与第二部件可能未直接接触的实施例。另外，本发明实施例中的不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以表示所讨论的不同实施例及/或配置之间的关系。

此外，在此可以使用与空间相关用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，以便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能会有不同方位(旋转90度或其他方位)，并且在此使用的空间相关用词也可依此做同样地解释。

本发明实施例提供金属线的制造方法，其在金属线的形成中减少线扭曲(linewiggling)的数量。线扭曲发生在当高深宽比(aspect ratio)，亦即高度对宽度的比值所界定的掩模层的图案转移至下方的图案层上时，图案层用以界定对应于金属线的开口。掩模层中的线扭曲会转移至图案层，且图案层中的线扭曲会转移至导线层。以下实施例降低用以界定掩模层的另一图案层的高度对宽度的深宽比，结果掩模层有较少的线扭曲，其转移至后续的层以提供也具有较少扭曲的导线层。如此一来，金属线也会具有较少的线扭曲。本发明实施例可用以提供由多种图案化技术形成的金属线，例如自对准双重图案微影(self-aligned double patterning，SADP)或双重图案微影双蚀刻(two-patterning-two-etching，2P2E)技术。根据示范实施例绘示说明使用这些技术形成金属线的制造过程的各阶段。

图1至11绘示根据一些实施例的使用自对准双重图案微影制程在目标层中形成部件的各个中间阶段的剖面示意图。图1绘示装置100，其包含基底10及基底10上方的多个层。基底10可由半导体材料例如硅、硅锗或其他类似材料所形成。在一些实施例中，基底10是结晶半导体基底，如结晶硅基底、结晶硅碳基底、结晶硅锗基底、三五族化合物(III-Vcompound)半导体或其他类似半导体基底。在一实施例中，基底10可包含掺杂或未掺杂的主体硅(bulk silicon)，或绝缘体上的硅(silicon-on-insulator，SOI)基底的有源层。一般而言，绝缘体上的硅(SOI)基底包含一层半导体材料例如硅、锗、硅锗、或前述材料的组合在绝缘体上，例如在绝缘体上的硅锗(silicon germanium on insulator，SGOI)。其他可使用的基底包含多层基底、梯度渐变基底(gradient substrate)或混合定向基底(hybridorientation substrate)。

装置20可包含有源装置及无源装置，且形成在基底10的顶面上或在基底10内。有源装置可包含各种有源装置例如晶体管及其他类似的有源装置，且无源装置可包含例如电容器、电阻器、电感器及其他类似装置，可一起用于产生设计所需的结构与功能部份。可使用任何适合的方法在基底10内或上方形成有源装置及无源装置。举例而言，装置20中的一个装置可以是晶体管11，其包含栅极电极12、栅极间隙壁13及源极/漏极区14。栅极和源极/漏极的接触件(contacts)15可用于电性耦接至晶体管11。晶体管11可以是鳍式或平面场效晶体管(field effect transistor，FET)，且可以是N型或P型晶体管，或是互补式金属氧化物半导体(complimentary metal-oxide semiconductor，CMOS)的一部分。介电层16可包含一或多层介电材料，在其中的接触件15电性耦接至有源装置及无源装置。

在基底10上方形成金属化结构21。金属化结构21包含介电层22，其中形成有导电部件24。金属化结构21可以是具有额外层的互连结构或重分布结构的一层。举例而言，金属化结构21可包含介电层22，例如金属间介电(Inter-Metal Dielectric，IMD)层或层间介电(Inter-Layer Dielectric，ILD)层，其可包含具有低介电常数(k值)的介电材料，例如低于3.8、低于约3.0或低于约2.5的介电常数，以及导电部件24。金属化结构21的介电层22可由磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、掺氟硅酸盐玻璃(fluorine-doped silicate glass，FSG)、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)、黑钻石(Black Diamond，应用材料公司(Applied Materials Inc.)的注册商标)、含碳的低介电常数介电材料、氢硅盐酸类(Hydrogen SilsesQuioxane，HSQ)、甲基硅酸盐类(MethylSilsesQuioxane，MSQ)或其他类似材料形成。

在基底10及装置20上方形成金属化结构21(包含一或多个层)，且为了电路设计金属化结构21设计成连接各种装置20以形成功能性的电路(circuitry)。在一实施例中，金属化结构21由介电材料与导电材料的交替层形成，且可通过任何适合的制程形成(例如沉积、镶嵌、双重镶嵌等)。在一实施例中，可以有一至四层金属通过至少一层间介电层(ILD)与基底10隔开，然而确切的层数是根据设计来决定。

导电部件24可包含金属线24A及导孔24B。可在金属化结构21的一层的上部(upperportion)中形成金属线24A，且金属线24A可用于路由选择信号(routing signal)。导孔24B可延伸穿过介电层22以接触下方的部件。在一实施例中，导电部件24可以是使用例如镶嵌或双重镶嵌制程形成的材料例如铜，通过在介电层22内形成开口，在开口中填充及/或过度填充(overfill)导电金属如铜或钨，且执行平坦化制程，以在介电层22内嵌入导电部件24。然而，可使用任何适合的材料及制程来形成导电部件24。在一些实施例中，阻障层25可围绕导电部件24，且可用作扩散阻障层，以避免不希望的元素例如铜扩散至周围的介电层22的介电材料中，举例而言，如果介电层22的介电材料是低介电常数(low-k)的介电材料。在一些实施例中，导电部件24可以是芯片(die)的接触件。

蚀刻停止层(etch stop layer，ESL)26可包含介电材料例如碳化硅、氮化硅或其他类似介电材料。蚀刻停止层(ESL)26可由氮化物、以硅碳为基础的材料、掺碳的氧化物及/或前述的组合形成。蚀刻停止层(ESL)26可由金属材料形成。蚀刻停止层(ESL)26的形成方法包含等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)或其他方法，例如高密度等离子体化学气相沉积法(High-Density Plasma CVD，HDPCVD)、原子层沉积法(Atomic Layer Deposition，ALD)、低压化学气相沉积法(lowpressure CVD，LPCVD)、物理气相沉积法(physical vapor deposition，PVD)及其他类似方法。根据一些实施例，蚀刻停止层26也可用作为扩散阻障层，以避免不希望的元素例如铜扩散至后续形成的低介电常数介电层。蚀刻停止层26可包含掺碳的氧化物(Carbon-DopedOxide，CDO)、并入碳的氧化硅(carbon-incorporated silicon oxide，SiOC)或掺氧的碳化物(Oxygen-Doped Carbide，ODC)。蚀刻停止层26也可由掺氮的碳化硅(Nitrogen-Dopedsilicon Carbide，NDC)所形成。

蚀刻停止层26可包含一或多个不同的层。在一些实施例中，第一蚀刻停止层26A是用以保护下方的结构，并提供后续蚀刻制程穿过例如第二蚀刻停止层26B的控制点。第一蚀刻停止层26A可沉积至介于约到约的厚度，例如约也可使用其他适合的厚度。

在一些实施例中，一旦已形成第一蚀刻停止层26A覆盖导电部件24，即在第一蚀刻停止层26A上方形成第二蚀刻停止层26B。在一些实施例中，第二蚀刻停止层26B是由不同于第一蚀刻停止层26A的材料形成。可使用前述沉积制程形成第二蚀刻停止层26B的材料，且可沉积至介于约到约的厚度，例如约然而，可使用任何适合的制程以及厚度。

图1还绘示在蚀刻停止层26上方形成介电层28。根据本发明的一些实施例，介电层28是由低介电常数(k值)的介电材料形成，其介电常数(k值)低于约3.0、约2.5或甚至更低。可使用选自与形成介电层22的候选材料相同群组的材料形成介电层28。当选自相同群组的候选材料时，介电层22及28的材料可相同或不同。根据一些实施例，介电层28是含有硅和碳的低介电常数的介电层。根据本发明一些实施例，介电层28也可被称作目标层，其将具有根据多个图案形成于其中的开口，且开口中填入金属线及插塞(plug)。

在一些实施例中，在低介电常数的介电层28上方具有掩模30。在一些实施例中，掩模30可以是介电硬掩模，并可被称作介电硬掩模30，其可由硅氧化物(例如四乙氧基硅烷(TEOS)氧化物)、无氮抗反射涂层(Nitrogen-Free Anti-Reflective Coating(NFARC)，其为氧化物)、碳化硅、氮氧化硅或其他类似材料形成。掩模30的制造方法包含等离子体增强化学气相沉积法(PECVD)、高密度等离子体(High-Density Plasma，HDP)沉积法或其他类似的方法。

在掩模30或介电层28上方形成掩模32。在一些实施例中，掩模32可以是硬掩模，且也可被称作硬掩模32。在一些实施例中，硬掩模32是金属硬掩模，且可包含一或多种金属例如钛(Ti)或钽(Ta)。在一些实施例中，硬掩模32的金属可以是金属氮化物的形式，例如氮化钛(TiN)或氮化钽(TaN)。在一些实施例中，硬掩模32可由非金属氮化物例如氮化硅、氮氧化物例如氮氧化硅或其他类似材料所形成。硬掩模32的形成方法包含物理气相沉积法(PVD)、射频物理气相沉积法(Radio Frequency PVD，RFPVD)、原子层沉积法(ALD)或其他类似方法。

在掩模32上方形成介电掩模34。在一些实施例中，介电掩模34可以是硬掩模，且可被称作介电硬掩模34。介电硬掩模34可由选自与介电硬掩模30相同的候选材料的材料形成，且可使用选自与形成介电硬掩模30的候选方法相同群组的方法形成介电硬掩模34。介电硬掩模30及34可由相同材料形成，或者也可包含不同的材料。在一些实施例中，可在沉积后将介电硬掩模34图案化，以露出下方的硬掩模32的一部分。在此实施例中，介电硬掩模34可用以蚀刻下方的目标层28至不同的深度。

在介电硬掩模34上方形成心轴层(mandrel layer)36。在一些实施例中，心轴层36是由非晶硅或另一种相较于下方的介电硬掩模34具有高蚀刻选择性的材料形成。心轴层36可具有介于约至约的厚度，例如约在一些实施例中，心轴层36可以是例如当使用自对准双重图案微影(SADP)技术时的心轴层。在一些实施例中，心轴层36可以是用于单图案微影单蚀刻(one-patterning-one-etching，1P1E)制程的图案掩模层。根据一些实施例，图案掩模层可以用在双重图案微影双蚀刻(2P2E)制程中，其中两相邻的开口(例如见图19B的开口78及80)是在不同微影制程中形成，因此相邻的开口可位于互相接近的位置，而不会造成光学邻近效应(optical proximity effect)。可对心轴层36使用额外的图案化步骤，例如三重图案微影三蚀刻(three-patterning-three-etching，3P3E)，依此类推，或是前述技术的组合。以下将配合图12-21讨论多重图案微影技术。

在心轴层36图案化(见图6的层236)之后，其在后续制程中作为自对准图案微影制程的心轴，将目标层28图案化。当开口的高度对宽度的深宽比高时，作为蚀刻制程的结果，在目标层28中产生的金属部件(例如金属线)将会扭曲，即不是相对的笔直线。在此叙述的实施例控制将形成的开口的高度对宽度比值，其结果为金属部件有少许甚至没有扭曲。

请再参照图1，在心轴层36上方形成三层(tri-layer)，其包含底层38、在底层38上方的中间层40、以及在中间层40上方的上层42(也被称作顶层)。在一些实施例中，底层38及上层42是由光阻形成，其包含有机材料。中间层40可包含无机材料，其可以是碳化物(例如碳氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、氧化物(例如氧化硅)或其他类似无机材料。中间层40相对于上层42及底层38具有高蚀刻选择性，因此上层42是用作图案化中间层40的蚀刻掩模，以及中间层40是用作图案化底层38的蚀刻掩模。

底层38的厚度可以介于约250至例如约中间层40的厚度可以介于约100至例如约上层42的厚度可以介于约300至例如约虽然提供这些层的示范范围及厚度，这些层仍可使用其他的厚度。

在形成上层42之后，如图1所示，使用可接受的微影技术将上层42图案化。图案化的上层42包含开口44在其中。在装置100的上视图中，开口44可具有例如条状、圆孔或导电图案的形状。每一个开口44皆具有高度对宽度比值h₁:W₁。在一些实施例中，开口44的高度h₁对应至顶层42的厚度，且开口44的宽度W₁根据用以图案化顶层42的微影技术而定。开口44的宽度W₁可介于约150至例如约开口44也可使用其他宽度。

接着，请参照图2，为了降低开口44的高度对宽度比值，上层42的厚度(以及图1的开口44的对应高度h₁)降低至高度h₁’。可使用任何可接受的技术降低开口44的高度以产生开口144。举例而言，可执行对上层42的材料具有选择性的非等向性蚀刻。在一些实施例中，可使用化学机械研磨(chemical mechanics polishing，CMP)降低上层42的厚度以产生层142。降低的深宽比h₁’:W₁可介于约0.5至2.0之间，例如约1.0。在一些实施例中，举例而言，若图1中的开口44在降低上层42高度的制程中加宽，宽度W₁可变为宽度W₁’。在此实施例中，结果深宽比h₁’:W₁’可更大幅度地降低超越深宽比h₁:W₁。

可执行顶层42中的开口44的深宽比的降低，使得后续中间层40的蚀刻相较于如果顶层未薄化来改变开口44的深宽比的情况，将具有更笔直的蚀刻线。

接着，请参照图3，蚀刻中间层40以形成图案化的中间层140，其也可被称作中间层140。使用图案化上层142(图2)作为蚀刻掩模以蚀刻中间层40，使得图案化上层142的图案转移至中间层40，以产生图案化中间层140。在中间层40的图案化期间，可部分地或完全地消耗上层142。蚀刻中间层40可在中间层140中产生自开口144延伸的开口46。可使用任何适合的蚀刻技术，例如使用对于中间层140的材料具选择性的蚀刻剂的湿式或干式蚀刻。

请参照图4，接着蚀刻底层38以形成图案化底层138，其也可被称作底层138。使用中间层140作为蚀刻掩模以蚀刻底层38，使得中间层140的图案转移至底层38，以产生图案化底层138。底层138具有自开口46(图3)延伸的开口48。如果在中间层140的图案化中未完全消耗上层142，则在图案化底层38期间将会完全消耗上层142。开口48可在制程变异内为锥状或具有垂直侧壁。可使用任何适合的蚀刻技术，例如使用对于底层138材料具选择性的蚀刻剂的湿式或干式蚀刻。举例而言，在一些实施例中，蚀刻剂可以是以氧气(O₂)为基础或以氮气/氢气(N₂/H₂)为基础的蚀刻剂气体，其在蚀刻室(etching chamber)中与其他制程气体一起使用。也可使用其他适合的蚀刻剂气体。可在介于约20秒至约60秒之间的蚀刻时间t_BT，例如约35秒，在介于约3mTorr至约45mTorr之间的压力，例如约8mTorr，在介于约15℃至约65℃的温度下，例如约30℃，在介于约100V至约500V的功率下，例如约300V施加偏压电压，以执行底层38的蚀刻制程。亦可使用其他环境条件及蚀刻时间。

图5绘示图4的心轴层36的非等向性蚀刻，以形成图案化心轴层136，其也可被称作心轴层136。使用图案化底层138作为蚀刻掩模以蚀刻心轴层36，使得底层138的图案转移至心轴层36以产生图案化的心轴层136。心轴层136具有自开口48(图4)延伸的开口50。蚀刻技术可包含使用适合蚀刻剂的干式蚀刻。在一些实施例中，选择来蚀刻图案化心轴层136的蚀刻剂可以是无氟的蚀刻剂，例如以氯为基础的蚀刻剂。在其他实施例中，可使用其他蚀刻剂，包含以氟为基础的蚀刻剂。在图案化心轴层136下方的掩模层34可作为蚀刻穿过心轴层36的蚀刻停止层。蚀刻图案化心轴层136结果形成开口50。开口51是开口50在图案化心轴层136中的部分，其具有高度h₂及宽度W₂，其中高度h₂对应于图案化心轴层136的厚度，宽度W₂对应于宽度W₁，且在制程变异内宽度W₂大致等于宽度W₁或W₁’。结果深宽比h₂:W₂可介于约0.8至约3.0之间，例如约1.6。

图5绘示的蚀刻制程的执行可在介于约15秒至约150秒之间的蚀刻时间t_BT，例如约80秒，在介于约3mTorr至约80mTorr之间的压力，例如约20mTorr，在介于约25℃至约70℃的温度下，例如约40℃。亦可使用其他环境条件及蚀刻时间。

图6绘示装置100接着进行更进一步蚀刻图案化心轴层136，以增加图案化心轴层136中开口50的宽度，并产生图案化心轴层236。开口150包含穿过剩余层(即图案化心轴层236及底层138)的整个开口。开口151包含开口150位在图案化心轴层236中的部分。可使用对图案化心轴层236的材料(例如非晶硅)具选择性的合适蚀刻剂，通过湿式蚀刻执行图案化心轴层236的更进一步的蚀刻。底层138可保护图案化心轴层236的顶部，使得开口加宽而不会大幅地改变图案化心轴层236的图案。在一些实施例中，结果图案化心轴层236可依据蚀刻技术及条件而具有倒锥状(开口151的底部较顶部宽)，如图6A所示。在一些实施例中，结果图案化心轴层236可依据蚀刻技术及条件而具有沙漏形状，如图6B所示。与图6A及6B中所绘示一致的实施例在其他方面皆与图6相同。开口151的新宽度W₂’可介于约200至之间，例如约

作为蚀刻加宽开口151的结果，高度对宽度比值可从高度对宽度比值h₂:W₂降低至高度对宽度比值h₂:W₂’。高度对宽度比值h₂:W₂’可介于约0.5至2.5之间，例如约1.3。由于在图案化心轴层236中的高度对宽度的深宽比已降低，使得后续蚀刻目标层28造成的线扭曲也减少，以下图11将进行后续的说明。在一些实施例中，上述图1至6B叙述的每一个蚀刻可在相同的蚀刻室中执行，在各个中间步骤之间不会移动装置100。

请参照图7，在蚀刻图案化心轴层236之后，通过灰化(ashing)制程移除底层138。在自对准双重图案微影(SADP)制程中，可在图案化心轴层236上方沉积间隔层254。间隔层可以是合适的氧化物或氮化物的绝缘材料或介电材料，其使用适合的沉积技术沉积，以形成大致顺应性的层(举例而言，使得间隔层254的水平部分与垂直部分相差25％或以下)。此沉积技术可包含例如等离子体增强化学气相沉积法(PECVD)、高密度等离子体化学气相沉积法(HDPCVD)、原子层沉积法(ALD)、化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)、物理气相沉积法(PVD)及其他类似的方法。

接着，如图8所示，可使用适合的技术非等向性地蚀刻间隔层254，以移除间隔材料的水平部分，产生自对准的间隔掩模354。开口252代表位在心轴之间待蚀刻的开口。在一些实施例中，开口252的宽度可介于约80至之间，例如约

然后，如图9所示，可移除图案化心轴层236中的心轴，以在间隔掩模354的间隔物之间产生更多开口(例如开口58)。接着，使用自对准间隔掩模354作为蚀刻掩模来蚀刻掩模层34，使得自对准间隔掩模354的图案转移至掩模层34，以产生图案化掩模层134，其也可称作掩模层134。图案化掩模层134具有自开口352延伸的开口57，以及自移除图案化心轴236产生的开口所延伸的开口58。可通过任何适合的技术执行图案化掩模层134的蚀刻，例如对于掩模34的材料具选择性的湿式或干式蚀刻。在一些实施例中，图案化掩模层134的蚀刻可消耗自对准间隔掩模354。

请参照图10，在蚀刻掩模层134之后，掩模层134用来将掩模层32图案化，以形成图案化的掩模层132。使用图案化掩模层134作为蚀刻掩模来蚀刻掩模层32，使得图案化掩模层134的图案转移至掩模层32，以产生图案化掩模层132。图案化掩模层132具有自开口57及58延伸的开口60。所使用的蚀刻剂与蚀刻技术可对于图案化掩模层132的材料具选择性。

在图11中，图案化掩模层132是用作蚀刻掩模，以将图案化掩模层132的图案逐渐地转移至下方的掩模30、低介电常数介电目标层28及蚀刻停止层26，其通过依序蚀刻上述各层，并使用一或多个前述层为掩模进行。通过延伸开口60至其下方层以形成开口62，且对应于开口填入金属线及导孔。在一些实施例中，在使用掩模132作为蚀刻下方层的掩模之前，图案化掩模层134的剩余部分可被不同的制程移除。在一些实施例中，在蚀刻掩模30的同时，图案化掩模层134的剩余部分可被移除。可使用适合的蚀刻制程例如干式或湿式蚀刻，且使用对于将蚀刻的个别材料具选择性的适当蚀刻剂，来蚀刻出图案化目标层128及图案化蚀刻停止层126。尤其是，可使用等离子体或反应离子蚀刻(Reactive-Ion Etching，RIE)的非等向性蚀刻来蚀刻目标层128，并使用蚀刻停止层26作为蚀刻停止处，使得在制程变异内产生的沟槽的宽度相对一致。然后，在后续的制程中，可使用目标层128、图案化硬掩模30或金属硬掩模132作为掩模，来蚀刻蚀刻停止层26(例如26A及26B)，以露出金属部件24。形成在目标层128中的开口可包含沟槽及/或导孔。举例而言，当形成的沟槽具有位于目标层128的最顶面与目标层128的最底面之间的底部时，导孔可到达露出的金属部件24。

如三层(tri-layer)的顶层142的较低深宽比以及后续加宽图案化心轴层236中的开口151的结果，在上视图中，图案化心轴层236形成具有大致笔直(不扭曲)侧壁的心轴，其使得自对准间隔掩模354以及后续形成于其中的开口也具有大致笔直的侧壁。

图11也绘示在目标层28(图10)中的开口中形成导孔64A、64B、64C(统称为导孔64)。在目标层28的沟槽中也形成导线66A、66B及66C(统称为线66)。导孔64及导线66可包含导电内衬68，其可以是扩散阻障层、附着层及/或其他类似的层。内衬68可由钛、氮化钛、钽、氮化钽或其他材料形成。导线66及导孔64的内部区域包含导电材料，例如铜、铜合金、银、金、钨、铝或其他类似材料。根据一些实施例，导孔64及导线66的形成包含执行毯覆式沉积以形成内衬68，在内衬上方沉积铜或铜合金的薄晶种层，以及通过例如电镀、无电镀(electro-less plating)、沉积或其他类似制程将金属材料填入剩余的开口。接着执行平坦化例如化学机械研磨(CMP)，以让导线66的表面齐平，且从介电层128的顶面移除多余的导电材料。可在平坦化中移除掩模层30(图10)，或在平坦化后进行蚀刻移除掩模层30。图11的剖面图可以是例如沿图22的A-A线绘制。

在后续的步骤中，可形成额外的蚀刻停止层(图未绘示)，且在此额外的蚀刻停止层上方形成更多低介电常数介电层、金属线及导孔(图未绘示)。其制程步骤与产生的结构可与图1至11所示的制程步骤与产生的结构相似。

图12至21绘示根据一些实施例使用双重图案微影(double patterning)方法，在目标层中形成部件的各个中间阶段的剖面示意图。应了解的是，在这些步骤中描述的制程可改为使用三重图案微影、四重图案微影等制程。同样地，可以理解的是在这些步骤中描述的制程亦可用在单一图案微影制程。以下所述的制程为双重图案微影双蚀刻(2P2E)制程。然而，应了解的是，可轻易地修改为包含双重图案微影单蚀刻技术(2P1E)或其他相似的技术，例如三重图案微影三蚀刻(3P3E)、三重图案微影单蚀刻(3P1E)等技术。这些技术皆被认为在本发明实施例的范围内。

图12绘示在制造半导体装置100中的中间步骤。所示的层包含对应于前述图1的层。应注意的是，图12中绘示的结构不包含心轴层(图1的心轴层36)，但在一些实施例中，包含由相同或相似材料(例如非晶硅)制成的相似层，以作为使用于双重图案微影技术中的掩模层。在一些实施例中，如以下所述，掩模层34作为将进行双重图案微影的掩模层，以在目标层28中图案化出导线。

在形成上层42之后，如图12所示，使用可接受的微影技术将上层42图案化。图案化上层42包含位在其中的开口44。在半导体装置100的上视图中，开口44可具有例如条状、圆孔或导电图案等形状。每一个开口44皆具有深宽比h₁:W₁。在一些实施例中，开口44的高度h₁对应于上层42的厚度，且开口44的宽度W₁取决于用来将上层42图案化的微影技术。开口44的宽度W₁可介于约180至之间，例如约开口44也可使用其他的宽度。

接着，请参照图13，为了降低开口44的深宽比，上层42的厚度(及图12的开口44所对应的高度h₁)降低至h₁’。此技术可对应于上述图2中所讨论的技术。降低的深宽比h₁’:W₁可介于约0.5至2.0之间，例如约1.0。在一些实施例中，举例而言，如果图12的开口44在降低上层42的高度的相同制程中加宽，宽度W₁可变成宽度W₁’。在上述实施例中，结果深宽比h₁’:W₁’可相较于深宽比h₁:W₁下降更大的幅度。

接下来请参照图14，蚀刻中间层40以形成图案化中间层140，其也可被称作中间层140。使用图案化上层142(图13)作为蚀刻掩模以蚀刻中间层40，进而将上层142的图案转移至中间层40，以产生图案化中间层140。在中间层140的图案化期间，可部分地或完全地消耗上层142。蚀刻中间层40可在中间层140中产生自开口144延伸的开口。可使用任何适合的蚀刻技术，例如使用对中间层140的材料具选择性的蚀刻剂的湿式或干式蚀刻。

接着，蚀刻底层38以形成图案化底层138，其也可被称作底层138。使用中间层140作为蚀刻掩模以蚀刻底层38，进而将中间层140的图案转移至底层38，以产生图案化底层138。底层138具有从开口144(图13)延伸的开口48。如果在中间层140的图案化中未完全消耗上层142，在底层38的图案化期间将会完全消耗上层142。底层38的图案化产生图案化底层138。开口48在制程变异内可为锥状或可具有垂直侧壁。蚀刻技术及条件可包含前述有关于图4所讨论的内容，在此不再重复。

图15绘示图14的掩模层34的非等向性蚀刻，以形成图案化的掩模层134，其也可被称作掩模层134。使用图案化的底层138作为蚀刻掩模以蚀刻掩模层34，进而将底层138的图案转移至掩模层34，以产生图案化的掩模层134。掩模层134具有从开口48(图14)延伸的开口50。蚀刻技术可包含使用合适蚀刻剂的干式蚀刻。位在图案化的掩模层134下方的掩模层32可作为蚀刻穿过图案化的掩模层134的材料的蚀刻停止层。开口51是开口50位在图案化的掩模层134中的部分，且具有高度h₂和宽度W₂，其中高度h₂对应于图案化的掩模层134的厚度，宽度W₂对应于宽度W₁，在制程变异内宽度W₂大致等于宽度W₁或宽度W₁’。所产生的深宽比h₂:W₂可介于约0.8至约3.0之间，例如约1.6。

请参照图15A，在一些实施例中，通过将掩模层134蚀刻为修改后的掩模层234，其也可称作掩模层234，开口51可加宽成开口151。开口151可变宽而具有宽度W₂’，以将深宽比由h₂:W₂降低至h₂:W₂’。

图15或15A的掩模层34的蚀刻为掩模层134或234的第一图案化和蚀刻。也可执行掩模层134或234的第二图案化。在一些实施例中，可在同一个蚀刻室中执行以上第12至15图所述的每一个蚀刻制程，而不需在各个中间步骤之间移动半导体装置100。

请参照图16，移除三层掩模的底层138，且在第一图案化掩模层134上方形成新的三层掩模，其包含底层52、中间层54及顶层56。应注意的是，底层52的一部分填入在掩模层134的第一图案化中形成的开口50(见图15)。亦应注意的是，可对图15A产生的结构执行第二图案化制程。为简化说明书，以下叙述将参照图15中的结构(除非另有叙述)。然而，应了解的是，在下列制程中亦可适当地以图15A的结构取代。

请再参照图16，在形成上层56之后，使用可接受的微影技术将上层56图案化。图案化的上层56包含开口70在其中。在半导体装置100的上视图中，开口70可具有例如条状、圆孔或导电图案的形状。每一个开口70皆具有深宽比h₃:W₃。在一些实施例中，开口70的高度h₃对应至顶层56的厚度，且开口70的宽度W₃根据用以图案化顶层56的微影技术而定。开口70的宽度W₃可与上述图12的开口44的宽度W₁具相同或相似的尺寸。

接着请参照图17，为了降低开口70的深宽比，将上层56的厚度(及图16的开口70所对应的高度h₃)降低至上层156中的高度h₃’。此技术可对应于上述图2中所讨论的技术。降低开口70对应的高度以产生开口170。降低的深宽比h₃’:W₃可介于约0.6至2.5之间，例如约1.3。在一些实施例中，宽度W₃可变成宽度W₃’，举例而言，如果图16的开口70在降低上层56的高度的相同制程中也变宽。在此实施例中，所产生的开口170的深宽比h₃’:W₃’可相较于深宽比h₃:W₃下降更大的幅度。

接下来请参照图18，蚀刻中间层54，以形成图案化中间层154，其也可被称作中间层154。使用图案化上层156(图17)作为蚀刻掩模以蚀刻中间层54，进而将上层156的图案转移至中间层54，以产生图案化中间层154。在中间层54的图案化期间，可部分地或完全地消耗上层156。蚀刻中间层54可在中间层154中产生自开口170延伸的开口。可使用任何适合的蚀刻技术，例如使用对中间层54的材料具选择性的蚀刻剂的湿式或干式蚀刻。

接着，蚀刻底层52以形成图案化底层152，其也可被称作底层152。使用图案化中间层154作为蚀刻掩模以蚀刻底层52，使得中间层154的图案转移至底层52，以产生图案化底层152。底层152具有从开口170(图17)延伸的开口72。如果在中间层54的图案化中未完全消耗上层156，在底层52的图案化期间将会完全消耗上层156。底层52的图案化会产生图案化的底层152。开口72在制程变异内可为锥状或可具有垂直侧壁。蚀刻技术及条件可包含前述关于图4所讨论的内容，在此不再重复。

图19绘示图15的掩模层134(或图15A的掩模层234)的非等向性蚀刻，以形成双重图案化的掩模层334，其也可被称作掩模层334。使用图案化的底层152作为蚀刻掩模以蚀刻掩模层134，使得底层152的图案转移至掩模层134，以产生图案化的掩模层334。掩模层334具有从开口72(图18)延伸的开口74。蚀刻技术可包含使用合适蚀刻剂的干式蚀刻。位在双重图案化的掩模层334下方的掩模层32可作为蚀刻穿过双重图案化的掩模层334的材料的蚀刻停止层。开口75是开口74的位在图案化的掩模层334中的部分，且具有高度h₄和宽度W₄，其中高度h₄对应于图案化的掩模层334的厚度，宽度W₄对应于宽度W₃，宽度W₄在制程变异内大致等于宽度W₃或宽度W₃’。所产生的深宽比h₄:W₄可介于约0.8至约3.0之间，例如约1.6。

请参照图19A，在一些实施例中，通过将掩模层334蚀刻为修改后的掩模层434，其也可称作掩模层434，开口75可加宽成开口175。开口175可变宽而具有宽度W₄’，以将深宽比由h₄:W₄降低至h₄:W₄’。在执行掩模层134的第一加宽以产生掩模层234(见图15A)的实施例中，掩模层434的每一个剩余部分将自每一侧薄化。

请参照图19B，已移除三层掩模的底层152。移除三层掩模的底层152露出第一图案化开口50(图15)。接下来，图19B绘示在一些实施例中，可降低掩模层334或掩模层434的厚度，以提供具有新的高度h₄’的开口78(来自第二图案化开口75(图19)或开口175(图19A))及开口80(来自第一图案化开口51(图15)或开口151(图15A))。降低掩模层334或434的厚度产生氧化层534，可使得开口78和开口80的深宽比更进一步地降低。开口78的深宽比可从h₄:W₄(或W₄’)降低至h₄’:W₄(或W₄’)。所产生的深宽比h₄’:W₄(或W₄’)可介于约0.4至约2.5之间，例如约0.8。开口80的深宽比可从h₂:W₂(或W₂’)(见图15或图15A)降低至h₄’:W₂(或W₂’)。结果深宽比h₄’:W₂(或W₂’)可介于约0.4至约2.5之间，例如约0.8。

可通过任何可接受的技术产生降低厚度的掩模层534，包含例如使用对掩模层534的材料具选择性的蚀刻剂的非等向性蚀刻。

请参照图19C，在一些实施例中，可产生降低厚度且加宽开口两者的掩模层634。可在图19、19A或19B的制程之后，执行图19C绘示的制程。换言之，使用图19C所示制程的实施例可与使用图19A或19B所示制程的实施例结合，但上述结合非属必要。已移除三层掩模的底层152(例如见图19)，露出对应于开口80的第一图案化开口50(图15)。然后，可通过执行湿式蚀刻自双重图案化掩模层334(或434、534)的顶部及侧壁移除材料，将开口78和开口80加宽至宽度W₅。此蚀刻也降低双重图案化掩模层334的厚度，其缩短开口78及80。开口78的深宽比可从h₄:W₄(或W₄’)降低至h₄’:W₅。结果深宽比h₄’:W₅可介于约0.4至约2.5之间，例如约0.8。开口80的深宽比可从h₂:W₂(或W₂’)(见图15或15A)降低至h₄’:W₅。结果深宽比h₄’:W₅可介于约0.4至约2.5之间，例如约0.8。

在一些实施例中，可在图19C的制程之后接续图19B的制程，以更进一步地降低双重图案化掩模层634的厚度。

请参照图20，在蚀刻双重图案化掩模层334(或434、534、634)之后，掩模层334是用以将掩模层32图案化，以形成图案化的掩模层132，其也可被称作掩模层132。使用双重图案化掩模层334作为蚀刻掩模来蚀刻掩模层32，使得双重图案化掩模层334的图案转移至掩模层32，以产生图案化掩模层132。图案化掩模层132具有自开口78延伸的开口82(来自第二图案化)及自开口80延伸的开口84(来自第一图案化)在掩模层132中。所使用的蚀刻剂与蚀刻技术可对于掩模层132的材料具选择性。

在图21中，图案化掩模层132是用作为蚀刻掩模，以将图案化掩模层132的图案逐渐地转移至下方的掩模30、低介电常数介电目标层28及蚀刻停止层26，其通过依序蚀刻上述各层并使用一或多个前述层为掩模进行。通过延伸开口82及84至其下方层以形成开口62，对应于开口将填入金属线及导孔。在一些实施例中，在使用掩模132作为蚀刻下方层的掩模之前，双重图案化掩模层334的剩余部分可被分开的制程移除。在一些实施例中，在蚀刻掩模30的同时，双重图案化掩模层334的剩余部分可被移除。可使用适合的蚀刻制程，例如使用对于将蚀刻的个别材料具选择性的适当蚀刻剂的干式或湿式蚀刻，来蚀刻目标层128及蚀刻停止层126。尤其是，可使用等离子体或反应离子蚀刻(Reactive-Ion Etching，RIE)的非等向性蚀刻来蚀刻目标层128，并使用蚀刻停止层26作为蚀刻停止处，使得产生的沟槽的宽度在制程变异内相对一致。然后，在后续的制程中，可使用目标层128、图案化硬掩模30或金属硬掩模132作为掩模，对蚀刻停止层26(例如26A及26B)蚀刻，以露出金属部件24。形成在目标层128中的开口可包含沟槽及/或导孔。举例而言，当形成的沟槽具有位于目标层128的最顶面与目标层128的最底面之间的底部时，导孔可到达露出的金属部件24。

如三层(tri-layer)的顶层142(图12)和顶层156(图17)的较低深宽比以及后续加宽在双重图案化掩模(氧化)层334中的开口的结果，在上视图中，双重图案化掩模层334可具有大致笔直(不扭曲)的侧壁，其使得后续形成在目标层28中的开口也同样地具有大致笔直的侧壁。在一些实施例中，可在相同的蚀刻室中执行图16至21所述的每一个蚀刻，在各个中间步骤之间不需移动半导体装置100。

图21也绘示导孔64A、64B、64C(统称为导孔64)形成在目标层28(图20)中的开口中。可使用与图11有关所讨论的相似材料或制程形成这些部件，在此不再重复。图21的剖面图可以是例如沿图22的A-A线绘制。

在后续的步骤中，可形成额外的蚀刻停止层(图未绘示)，且在此额外的蚀刻停止层上方形成更多低介电常数介电层、金属线及导孔(图未绘示)。其制程步骤与所产生的结构可与图12至21所示相似。

图22绘示参照图11和21经过平坦化之后的线66的上视图。线66的一部分的扭曲特征可由方程式1表示。

在方程式1中，LER_right对应于在线66的一区段内，于线的一侧(即右侧)量测的线边缘粗糙度(line edge roughness)，LER_left对应于线的另一侧(即左侧)量测的线边缘粗糙度，以及LWR对应于量测的线宽粗糙度(line width roughness)(变异或不均匀)。LWR是基于在线66的一或多个区段中量测LW1至LWn的综合量测结果来决定。LWR是统计性的量测线在沿一或多个线片段长度的多个点的宽度变异。LWR代表高频率的线变异。

LER是基于在线的一或多个区段中量测LE1至LEn的综合量测结果来决定。这些量测在线的一或多个区段中的每一段的线的左侧(LER_left)及右侧(LER_right)取得。每一个LE1至LEn的量测值是与接近金属线的边缘的参考线90的变异。在一些实施例中，线90可以是对边缘轮廓而言最配合(best fit)的线或平均的线。LER代表线边缘的高频率或低频率变异。用于LWR或LER计算的量测可在线66的上视图中进行，例如可分析来自临界尺寸扫描式电子显微镜(critical dimension scanning electron microscope，CD-SEM)的上视图图像。可使用已知的技术由原始量测数据LWx及LEx分别计算统计量测结果以决定LWR及LER。举例而言，可选择LWR及LER为各自量测结果的1个标准偏差值(1-sigma(σ)standard deviationvalue)。也可使用其他量测结果。线扭曲的方程式1是LWR及LER量测结果的数学组合(mathematical combination)，其表示线扭曲的多个特征因子。

本发明实施例可提供线66，其由方程式1决定的线扭曲介于约0.7至约1.3之间，例如约1.1。在测试中使用上述实施例，线扭曲可由大于2.0的值下降至1.3。在另一实施例中，线扭曲可由1.4的值降低至1.1的值。使用上述实施例，线扭曲可以减少约20％至60％，例如约40％。除了客观的量测数据以外，例如在由上而下的CD-SEM图像中，亦可主观地观察出使用上述实施例使得金属线的低频率扭曲减少。

图23及24绘示根据一些实施例的基底的图案化。图23绘示将要图案化以形成鳍片的基底10，其作为一或多个鳍式场效晶体管(fin field-effect transistor，FinFET)的一部分。除了基底10中尚未形成有源装置之外，图23所示的各层可相同或相似于第1或12图所绘示的那些层。图案化掩模层36(图1)或图案化掩模层34(图12)的图案化步骤可接续上述图1-6B或图12-19C。在一些实施例中，可省略掩模层30、掩模层32及掩模层34中的一或多层。在一些实例中，可考虑以半导体基底10取代图案化掩模层36(图1)或图案化掩模层34(图12)，并省略以下各层。可使用上述图7-9或图20-21的制程及材料将掩模层30、掩模层32及掩模层34图案化。

请参照图24，掩模层130(见伴随图10-11或图20-21的叙述)可用于将基底10图案化以形成半导体条110。如使用上述制程的结果，可形成减少扭曲的半导体条110。

在形成半导体条110之后，半导体条110可用以形成FinFET装置，例如晶体管11(图1)。尤其是，可在半导体条110上方，垂直于半导体条110的方向，形成栅极结构，例如图1的栅极电极12及栅极间隙壁13。可形成源极/漏极区，例如图1的源极/漏极区14，相邻于栅极结构。可形成晶体管接触件15(栅极接触件及源极/漏极接触件)以接触晶体管11。

在此公开的实施例提供在装置中以细密间距产生相较于其他技术具有较少扭曲的金属线的方法。在细密间距宽度中消除或减少扭曲以提供更可靠的内连线。

本发明一实施例包含半导体装置的制造方法，此方法包含在金属部件上方形成第一图案化层。在第一图案化层上方沉积第一掩模层。接着，将第一掩模层图案化，以在其中形成第一组的一或多个开口。然后薄化第一掩模层，将第一掩模层的图案转移至第一图案化层，以在其中形成第二组的一或多个开口。蚀刻第一图案化层，以加宽第二组的一或多个开口。

另一实施例包含半导体装置的制造方法，此方法包含在基底上方形成介电层，其中基底含有一或多个有源装置。在介电层上方形成第一图案化层。在第一图案化层上方形成第一的三层(tri-layer)，其中第一的三层包含第一材料的顶层、第二材料的中间层以及第三材料的底层。将顶层图案化以形成第一组开口，然后薄化顶层以降低第一组开口的高度对宽度的比值。将顶层的图案转移至中间层，以形成第二组开口，以及将中间层的图案转移至底层，以形成第三组开口。通过第三组开口蚀刻第一图案化层，以形成第四组开口，然后加宽第四组开口。

另一实施例为半导体装置，其包含具有一或多个有源装置形成在其中的基底，以及耦接至一或多个有源装置中的第一有源装置的接触件。此半导体装置也包含位在接触件上方的内连线，其中内连线包含耦接至接触件的金属线。金属线具有与接触件重叠的第一部分，其中金属线的第一部分具有扭曲特征。金属线的第一部分的扭曲特征可由来计算，其中LER_right对应于金属线的第一部分的右侧的线边缘粗糙度的测量，LER_left对应于金属线的第一部分的左侧的线边缘粗糙度的测量，以及LWR对应于金属线的第一部份的线宽粗糙度的测量，其中扭曲特征是介于0.7至1.3之间。

以上概述了许多实施例的部件，使本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的各方面。本发明所属技术领域中具有通常知识者应可理解，可轻易地以本发明实施例为基础来设计或改变其他制程及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本发明所属技术领域中具有通常知识者也应了解，这些相等的结构并未背离本发明的精神与范围。在不背离本发明的精神与范围的前提下，可对本发明实施例进行各种改变、置换及变动。

Claims

1.一种半导体装置的制造方法，包括：

在一金属部件上方形成一第一图案化层；

在该第一图案化层上方沉积一第一掩模层；

将该第一掩模层图案化，以在该第一掩模层中形成一第一组的一或多个开口；

薄化该第一掩模层；

将该第一掩模层的图案转移至该第一图案化层，以形成一第二组的一或多个开口在该第一图案化层中；以及

蚀刻该第一图案化层，以加宽该第二组的一或多个开口。

2.如权利要求1所述的半导体装置的制造方法，其中当一第二掩模层在该第一图案化层上方时，加宽该第二组的一或多个开口。

3.如权利要求1所述的半导体装置的制造方法，其中该第一图案化层是硅层。

4.如权利要求3所述的半导体装置的制造方法，更包括：

在加宽该第二组的一或多个开口之后，在该第一图案化层上方沉积一间隔材料；

非等向性地蚀刻该间隔材料，以形成一间隔图案层；

移除该第一图案化层；以及

根据该间隔图案层蚀刻一目标层，其中该目标层是介于该第一图案化层与该金属部件之间。

5.如权利要求4所述的半导体装置的制造方法，其中蚀刻该目标层在该目标层中形成一第三组的一或多个开口，且该半导体装置的制造方法更包括：

在该目标层的该第三组的一或多个开口中沉积一导电材料，其中该导电材料耦接至该金属部件。

6.如权利要求1所述的半导体装置的制造方法，其中该第一图案化层是氧化物层。

7.如权利要求6所述的半导体装置的制造方法，更包括：

薄化该第一图案化层。

8.如权利要求6所述的半导体装置的制造方法，更包括：

在该第一图案化层上方沉积一第二掩模层；

将该第二掩模层图案化，以在该第二掩模层中形成一第三组的一或多个开口；

薄化该第二掩模层；

将该第二掩模层的图案转移至该第一图案化层，以形成一第四组的一或多个开口在该第一图案化层中；以及

根据在该第一图案化层中的该第二组的一或多个开口和该第四组的一或多个开口蚀刻一目标层。

9.一种半导体装置的制造方法，包括：

在一基底上方形成一介电层，其中该基底含有一或多个有源装置；

在该介电层上方形成一第一图案化层；

在该第一图案化层上方形成一第一的三层，其中该第一的三层包括一第一材料的一顶层、一第二材料的一中间层和一第三材料的一底层；

将该顶层图案化，以形成一第一组开口；

薄化该顶层，以降低该第一组开口的一高度对宽度的比值；

将该顶层的图案转移至该中间层，以形成一第二组开口；

将该中间层的图案转移至该底层，以形成一第三组开口；

通过该第三组开口蚀刻该第一图案化层，以形成一第四组开口；以及

加宽该第四组开口。

10.一种半导体装置，包括：

一基底，具有一或多个有源装置形成于其中；

一接触件，耦接至该一或多个有源装置中的一第一有源装置；以及

一内连线，位在该接触件上方，其中该内连线包括一金属线耦接至该接触件，该金属线具有与该接触件重叠的一第一部分，其中该金属线的该第一部分具有一扭曲特征，该金属线的该第一部分的该扭曲特征包括其中LER_right对应于该金属线的该第一部分的右侧的线边缘粗糙度的测量，LER_left对应于该金属线的该第一部分的左侧的线边缘粗糙度的测量，以及LWR对应于该金属线的该第一部份的线宽粗糙度的测量，其中该扭曲特征介于0.7至1.3之间。