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CN109411536A - 具有周围有基础绝缘结构的有源柱的半导体装置 - Google Patents

具有周围有基础绝缘结构的有源柱的半导体装置 Download PDF

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CN109411536A
CN109411536A CN201810891561.3A CN201810891561A CN109411536A CN 109411536 A CN109411536 A CN 109411536A CN 201810891561 A CN201810891561 A CN 201810891561A CN 109411536 A CN109411536 A CN 109411536A
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郭大荣
金信惠
柳庚玟
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Abstract

本发明提供一种半导体装置，包含从衬底突出的有源图案及围绕有源图案的下部部分的绝缘结构。绝缘结构包含与衬底的顶部表面及有源图案的侧壁共形的绝缘层以及在绝缘层上的掩埋绝缘图案。本发明的半导体装置具有增强的可靠性。

Description

具有周围有基础绝缘结构的有源柱的半导体装置
相关申请案的交叉参考
本专利申请要求2017年8月18日提交的第10-2017-0104755号韩国专利申请案的优先权，所述申请案的全部内容在此以全文引用的方式并入本文中。
技术领域
本发明概念涉及半导体装置，且更确切地说，涉及包含装置隔离层的半导体装置。
背景技术
半导体装置可包含集成电路，所述集成电路包含金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor,MOSFET)。随着半导体装置的大小及设计规则已减小，MOSFET的大小也已减小。MOSFET大小的减小可能导致短沟道效应，其可能使半导体装置的操作特性劣化。因此，已经对开发用于形成具有极佳效能同时克服因半导体装置的集成所致的局限性的半导体装置的技术进行了研究。
发明内容
本发明概念的一些实施例可提供具有增强的可靠性的半导体装置。
根据本发明概念的一些示例性实施例，半导体装置包含从衬底突出的有源图案及围绕有源图案的下部部分的绝缘结构。绝缘结构包含与衬底的顶部表面及有源图案的侧壁共形的绝缘层以及在绝缘层上的掩埋绝缘图案。
根据本发明概念的额外示例性实施例，半导体装置包含：衬底，其包含间隔开的第一区域及在第一区域之间的第二区域；第一有源图案，其在第一区域中的第一个上从衬底突出；第二有源图案，其在第一区域中的第二个上从衬底突出；以及绝缘结构，围绕第一有源图案的下部部分及第二有源图案的下部部分。绝缘结构包含与衬底的顶部表面以及第一有源图案及第二有源图案的侧壁共形的绝缘层以及在绝缘层上的掩埋绝缘图案。
根据本发明概念的其它示例性实施例，半导体装置包含从衬底突出的柱形有源图案及围绕有源图案的下部部分的绝缘结构。绝缘结构包含第一绝缘层及在第一绝缘层上的第二绝缘层，所述第一绝缘层包含在衬底的顶部表面上的水平部分及从水平部分延伸到有源图案的侧壁上的竖直部分。
附图说明
图1说明绘示根据本发明概念的示例性实施例的半导体装置的平面图；
图2A及图2B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图；
图3A及图3B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图；
图4A到图13A以及图4B到图13B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图；
图14A、图14B、图15A以及图15B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图；
图16说明绘示根据本发明概念的示例性实施例的半导体装置的平面图；
图17A及图17B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图；
图18A及图18B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图；
图19A到图24A以及图19B到图24B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图。
附图标号说明
100、200：衬底；
102、202：装置隔离层；
110、210：有源图案；
120、220：下部绝缘结构；
121：第一线层；
122、222：第一线图案；
122a、222a：水平段；
122b、222b：竖直段；
124、224：掩埋图案；
124a、224a：第一掩埋段；
124b、224b：第二掩埋段；
125：第二线层；
126、226：第二线图案；
127：牺牲图案；
130：第一层间介电层；
132：第二层间介电层；
140：第一上部接触件；
142：第二上部接触件；
144：第三上部接触件；
230：层间介电层；
240：上部接触件；
A-A'、B-B'、C-C'、D-D'：线；
ACT：有源区；
AF：有源鳍；
CAP：覆盖图案；
CH：沟道；
D1：第一方向；
D2：第二方向；
D3：第三方向；
ESP：蚀刻停止层图案；
GE：栅极电极；
GEL：栅极电极层；
GI：栅极介电图案；
GIL：栅极介电层；
GR：间隙区域；
GSP：栅极间隔件；
MP1：第一掩模图案；
MP2：第二掩模图案；
R1：第一区域；
R2：第二区域；
SD：源极/漏极；
SD1：第一源极/漏极；
SD1a：上部部分；
SD1b：下部部分；
SD2：第二源极/漏极；
SFP：牺牲图案；
SMP：牺牲掩模图案；
SP1、SP2：间距；
TRC1：第一沟槽；
TRC2：第二沟槽。
具体实施方式
下文将参考附图描述本发明概念的示例性实施例。在整个描述中相同参考编号可指示相同组件。
图1说明绘示根据本发明概念的示例性实施例的半导体装置的平面图。图2A及图2B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图。举例来说，图2A说明沿图1的线A-A'截取的横截面图，且图2B说明沿图1的线B-B'截取的横截面图。
参考图1、图2A和图2B，可以提供衬底100。衬底100可为半导体衬底。举例来说，衬底100可为化合物半导体衬底或包含硅或锗的半导体衬底。
衬底100可包含在第一方向D1上彼此间隔开的第一区域R1及在第一区域R1之间的第二区域R2。第一区域R1和第二区域R2中的每一个可在与第一方向D1交叉(例如，垂直)的第二方向D2上延伸。
衬底100在其中可具有限定有源区ACT的装置隔离层102。举例来说，当俯视时，衬底100在其由装置隔离层102包围的部分处可具有有源区ACT。装置隔离层102可经设置距衬底100的顶部表面具有预定深度。装置隔离层102可包含例如氧化硅、氮化硅及/或氮氧化硅。
有源区ACT可限定于第一区域R1中。有源区ACT可在第一区域R1中的每一个中在第二方向D2上彼此间隔开。举例来说，有源区ACT可沿第二方向D2在第一区域R1中的每一个中相等地间隔开。举例来说，当俯视时，有源区ACT中的每一个可在第一方向D1上延伸。
第一区域R1可具有有源图案110。有源图案110可设置在有源区ACT上。多个有源图案110可设置在一个有源区ACT上。举例来说，如图1及图2A中所说明，三个有源图案110可设置在一个有源区ACT上。然而，本发明概念并不限于此。举例来说，与图1及图2A中所说明的不同，一个有源区ACT上可设置有两个有源图案110或设置有四个或大于四个有源图案110。有源图案110可在一个有源区ACT上设置在第一方向D1上。然而，本发明概念并不限于此。设置在给定第一区域R1上的有源图案110之间的间距SP1可小于设置在相邻第一区域R1上的有源图案110之间的间距SP2。
有源图案110中的每一个可具有从衬底100的顶部表面或从有源区ACT的顶部表面突出的柱形。举例来说，有源图案110中的每一个可在垂直于衬底100的顶部表面的第三方向D3上延伸。有源图案110中的每一个可包含设置在有源图案110中的每一个上的第一源极/漏极SD1的至少一部分(例如，上部部分SD1a)、在有源图案110中的每一个的上部部分处的第二源极/漏极SD2以及在第一源极/漏极SD1与第二源极/漏极SD2之间的沟道CH。第一源极/漏极SD1及第二源极/漏极SD2可包含掺杂有相同杂质的半导体材料。举例来说，第一源极/漏极SD1及第二源极/漏极SD2可包含掺杂有n型杂质及p型杂质中的一个的硅。沟道CH可包含半导体材料。举例来说，沟道CH可包含未掺杂硅。
第一源极/漏极SD1可包含上部部分SD1a及下部部分SD1b。第一源极/漏极SD1的上部部分SD1a可以设置在有源图案110中，且第一源极/漏极SD1的下部部分SD1b可以设置在连接到有源图案110的有源区ACT中。设置在一个有源区ACT上的第一源极/漏极SD1的下部部分SD1b可彼此连接。
下部绝缘结构120可设置在衬底100上。下部绝缘结构120可覆盖衬底100的顶部表面、装置隔离层102的顶部表面以及有源图案110的下部侧壁。每一有源图案110的部分可从下部绝缘结构120的顶部表面突出。举例来说，每一有源图案110的沟道CH可从下部绝缘结构120的顶部表面突出。
下部绝缘结构120可包含第一线图案122、掩埋图案124以及第二线图案126。第一线图案122及第二线图案126可为对掩埋图案124具有蚀刻选择性的绝缘层。举例来说，第一线图案122及第二线图案126可包含包括氮化硅、氮氧化硅、碳氮化硅、碳化硅及/或碳氧化硅的绝缘层，且掩埋图案124可包含氧化硅。
第一线图案122可为共形地覆盖衬底100的顶部表面、装置隔离层102的顶部表面且延伸到有源图案110的下部侧壁上的绝缘层。在此类配置中，第一线图案122可包含覆盖衬底100的顶部表面及装置隔离层102的顶部表面的水平段122a以及覆盖有源图案110的下部侧壁的竖直段122b。举例来说，第一线图案122的水平段122a可与衬底100及装置隔离层102的顶部表面接触，且第一线图案122的竖直段122b可与有源图案110的下部侧壁接触。竖直段122b可从水平段122a突出且可在第三方向D3上延伸。竖直段122b可具有在实质上相同的水平高度处的顶部表面。在本说明书中，术语“水平高度”可意指距衬底100的顶部表面的高度。
掩埋图案124可占据由第一线图案122限定的体积。举例来说，掩埋图案124可设置在第一线图案122的水平段122a的顶部表面上及第一线图案122的竖直段122b的侧壁上。
掩埋图案124可包含第一掩埋段124a及第二掩埋段124b。当俯视时，第一掩埋段124a可设置在设置于同一第一区域R1上的有源图案110之间，且第二掩埋段124b可设置在设置于同一第一区域R1上的有源图案110外部。举例来说，第二掩埋段124b可设置在设置于不同第一区域R1上的有源图案110之间。第一掩埋段124a可具有在与竖直段122b的顶部表面实质上相同的水平高度处的顶部表面。
在一些实施例中，如图2A中所说明，第一掩埋段124a的顶部表面可位于与第二掩埋段124b的顶部表面不同的水平高度处。举例来说，第一掩埋段124a的顶部表面水平高度可高于第二掩埋段124b的顶部表面水平高度。然而，本发明概念并不限于此。
第二线图案126可设置在掩埋图案124上。当俯视时，第二线图案126可设置在设置于同一第一区域R1上的有源图案110外部而非其之间。举例来说，第二线图案126可设置在第二掩埋段124b的顶部表面上，而非第一掩埋段124a的顶部表面上。第二线图案126可连接到竖直段122b中的一些但非全部。第二线图案126可具有水平高度与第一掩埋段124a的顶部表面的水平高度实质上相同的顶部表面。
栅极电极GE可设置在下部绝缘结构120上。当俯视时，栅极电极GE可经设置对应于有源区ACT。当俯视时，栅极电极GE中的每一个可包围设置于一个有源区ACT上的有源图案110的侧壁。举例来说，栅极电极GE中的每一个可包围设置于一个有源区ACT上的有源图案110的通道CH。栅极电极GE可具有水平高度低于有源图案110的顶部表面的水平高度的顶部表面。栅极电极GE可包含例如导电金属氮化物(例如，氮化钛或氮化钽)及金属(例如，钛、钽、钨、铜或铝)中的一种或多种。
栅极介电图案GI可设置在栅极电极GE与有源图案110之间。栅极介电图案GI中的每一个可在栅极电极GE与下部绝缘结构120之间延伸。栅极介电图案GI可具有水平高度与栅极电极GE的顶部表面的水平高度实质上相同的顶部表面。栅极介电图案GI可包含氧化硅、氮氧化硅及/或高k电介质。举例来说，高k电介质可包含氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽以及铌酸铅锌。
栅极电极GE的顶部表面可具有一致水平高度。栅极电极GE可具有特定部分设置在掩埋图案124的第一掩埋段124a上且其它部分设置在第二线图案126上的底部表面。如上文所论述，由于第一掩埋段124a的顶部表面水平高度与第二线图案126的顶部表面水平高度实质上相同，栅极电极GE的底部表面亦可具有一致水平高度。栅极电极GE可因此具有均匀的竖直长度。
每一有源图案110的部分可从栅极电极GE的顶部表面突出。举例来说，每一有源图案110的第二源极/漏极SD2可从栅极电极GE的顶部表面突出。
有源图案110及栅极电极GE可构成竖直电晶体。举例来说，一个竖直电晶体可由栅极电极GE和设置在一个有源区ACT上的有源图案110形成。如上文所论述，栅极电极GE具有均匀竖直长度，根据本发明概念的示例性实施例的竖直电晶体可具有减少的电特性分布。
第一层间介电层130可设置在下部绝缘结构120上。第一层间介电层130可覆盖栅极电极GE及有源图案110的从栅极电极GE的顶部表面突出的上部侧壁。第一层间介电层130可具有水平高度与有源图案110的顶部表面的水平高度实质上相同的顶部表面。举例来说，第一层间介电层130可包含氧化硅、氮化硅及/或氮氧化硅。
第二层间介电层132可设置在第一层间介电层130上。第二层间介电层132可覆盖第一层间介电层130的顶部表面及有源图案110的顶部表面。举例来说，第二层间介电层132可包含氧化硅、氮化硅及/或氮氧化硅。
第一上部接触件140可以设置在第二层间介电层132中。第一上部接触件140中的每一个可穿透第二层间介电层132以与第二源极/漏极SD2连接。举例来说，第一上部接触件140中的每一个可共同耦合到设置在一个有源区ACT上的有源图案110的第二源极/漏极SD。
第二上部接触件142可以设置在第一层间介电层130及第二层间介电层132中。第二上部接触件142可穿透第一层间介电层130及第二层间介电层132以与对应栅极电极GE连接。
第三上部接触件144可以设置在下部绝缘结构120以及第一层间介电层130及第二层间介电层132中。第三上部接触件144可穿透下部绝缘结构120以及第一层间介电层130及第二层间介电层132以与对应第一源极/漏极SD1连接。举例来说，第三上部接触件144可穿透下部绝缘结构120以及第一层间介电层130及第二层间介电层132以与第一源极/漏极SD1的对应下部部分SD1b连接。
第一上部接触件140、第二上部接触件142以及第三上部接触件144可包含导电金属氮化物(例如，氮化钛或氮化钽)及金属(例如，钛、钽、钨、铜或铝)中的一种或多种。
图3A及图3B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图。举例来说，图3A说明沿图1的线A-A'截取的横截面图，且图3B说明沿图1的线B-B'截取的横截面图。在之后的实施例中，与参考图1、图2A以及图2B所论述的那些组件实质上相同的组件可被分配相同参考编号，且可省略重复描述。下部绝缘结构120及其相关组件将在下文中详细论述。
参考图1、图3A以及图3B，下部绝缘结构120可设置在衬底100上。下部绝缘结构120可覆盖衬底100的顶部表面、装置隔离层102的顶部表面以及有源图案110的下部侧壁。每一有源图案110的部分可从下部绝缘结构120的顶部表面突出。举例来说，每一有源图案110的沟道CH可从下部绝缘结构120的顶部表面突出。
下部绝缘结构120可包含第一线图案122及掩埋图案124。与参考图1、图2A以及图2B所论述的不同，下部绝缘结构120可以不包含第二线图案126。
第一线图案122可配置成与参考图1、图2A以及图2B所论述的实质上相同。
掩埋图案124可设置在第一线图案122上。举例来说，掩埋图案124可设置在第一线图案122的水平段122a的顶部表面上及第一线图案122的竖直段122b的侧壁上。
掩埋图案124可包含第一掩埋段124a及第二掩埋段124b。当俯视时，第一掩埋段124a可设置在设置于同一第一区域R1上的有源图案110之间，且第二掩埋段124b可设置在设置于同一第一区域R1上的有源图案110外部。举例来说，第二掩埋段124b可设置在设置于不同第一区域R1上的有源图案110之间。
如图3A中所说明，第一掩埋段124a及第二掩埋段124b的顶部表面可位于实质上相同的水平高度处。举例来说，第一掩埋段124a及第二掩埋段124b的顶部表面水平高度可与竖直段122b的那些顶部表面水平高度实质上相同。
栅极电极GE可设置在下部绝缘结构120上。栅极电极GE可配置成与参考图1、图2A以及图2B所论述的那些实质上相同。
栅极电极GE的顶部表面可具有一致水平高度。栅极电极GE可具有底部表面，所述底部表面的特定部分设置在掩埋图案124的第一掩埋段124a上且其它部分设置在掩埋图案124的第二掩埋段124b上。如上文所论述，由于第一掩埋段124a的顶部表面水平高度与第二掩埋段124b的顶部表面水平高度实质上相同，栅极电极GE的底部表面亦可具有一致水平高度。栅极电极GE可因此具有均匀的竖直长度。
图4A到图13A以及图4B到图13B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图。举例来说，图4A到图13A说明沿图1的线A-A'截取的横截面图，且图4B到图13B说明沿图1的线B-B'截取的横截面图。在之后的实施例中，与参考图1、图2A以及图2B所论述的那些组件实质上相同的组件可被分配相同参考编号，且可省略重复描述。
参考图1、图4A以及图4B，衬底100可经设置包含在第一方向D1上彼此间隔开的第一区域R1及在第一区域R1之间的第二区域R2。第一区域R1和第二区域R2中的每一个可在与第一方向D1交叉(例如，垂直)的第二方向D2上延伸。
装置隔离层102可形成于衬底100中从而限定有源区ACT。有源区ACT可限定于第一区域R1中。有源区ACT可在第一区域R1中的每一个中在第二方向D2上彼此间隔开。举例来说，当俯视时，有源区ACT中的每一个可在第一方向D1上延伸。装置隔离层102的形成可包含形成第一沟槽TRC1以限定有源区ACT以及在第一沟槽TRC1中形成装置隔离层102。
有源图案110可形成于第一区域R1上。有源图案110可形成于有源区ACT上。举例来说，如图1及图2A中所说明，三个有源图案110可形成于一个有源区ACT上。然而，本发明概念并不限于此。
有源图案110的形成可包含在衬底100上形成第一掩模图案MP1及使用第一掩模图案MP1作为蚀刻掩模来执行蚀刻工艺以蚀刻衬底100。在一些实施例中，蚀刻工艺亦可蚀刻装置隔离层102。蚀刻工艺可形成限定有源图案110的第二沟槽TRC2。第二沟槽TRC2可具有水平高度高于第一沟槽TRC1的底板表面的水平高度的底板表面。
第一源极/漏极SD1可形成于有源图案110的下部部分处。第一源极/漏极SD1可通过将杂质注入到有源图案110的下部部分中而形成。举例来说，离子注入工艺可用于形成第一源极/漏极SD1。第一源极/漏极SD1中的每一个可包含形成于有源图案110中的上部部分SD1a及形成于有源区ACT中的下部部分SD1b。设置在一个有源区ACT上的第一源极/漏极SD1的下部部分SD1b可彼此连接。
参考图1、图5A以及图5B，第一线层121可形成为共形地覆盖衬底100的顶部表面、装置隔离层102的顶部表面以及有源图案110的侧壁。举例来说，第一线层121可使用化学气相沉积(chemical vapor deposition,CVD)工艺或原子层沉积(atomic layerdeposition,ALD)工艺形成。第一线层121可包含例如氮化硅、氮氧化硅、碳氮化硅、碳化硅及/或碳氧化硅。
掩埋图案124可形成于第一线层121上。掩埋图案124的形成可包含形成掩埋层(未绘示)以覆盖第一线层121及在掩埋层上执行第一平坦化工艺直到第一线层121的顶部表面暴露为止。举例来说，掩埋层可使用可流动化学气相沉积(flowable chemical vapordeposition,FCVD)工艺或东燃化学硅氮烷(tonensilazene,TOSZ)形成。第一平坦化工艺可以使用例如化学机械抛光工艺执行。举例来说，掩埋图案124可包含氧化硅。
掩埋图案124可包含第一掩埋段124a及第二掩埋段124b。当俯视时，第一掩埋段124a可形成于设置于同一第一区域R1上的有源图案110之间，且第二掩埋段124b可形成于设置于同一第一区域R1上的有源图案110外部。举例来说，第二掩埋段124b可形成于设置于不同第一区域R1上的有源图案110之间。
第二掩模图案MP2可形成于掩埋图案124上。第二掩模图案MP2可形成于对应的第一区域R1上。第二掩模图案MP2中的每一个可在第二方向D2上延伸。第二掩模图案MP2中的每一个可覆盖第一区域R1上的对应于第二掩模图案MP2中的每一个的第一掩埋段124a。举例来说，第二掩模图案MP2中的每一个可覆盖第一区域R1上的对应于第二掩模图案MP2中的每一个的有源图案110。第二掩埋段124b可暴露于第二掩模图案MP2之间。
参考图1、图6A以及图6B，可部分地蚀刻第二掩埋段124b。第二掩埋段124b可因此具有水平高度降低的顶部表面。第二掩埋段124b的部分蚀刻可以通过其中将第二掩模图案MP2用作蚀刻掩模的蚀刻工艺执行。蚀刻工艺对第一线层121可具有蚀刻选择性。第一掩埋段124a在蚀刻工艺期间可能未经蚀刻。
参考图1、图7A以及图7B，可形成第二线层125。第二线层125可覆盖第二掩埋段124b的顶部表面、第二掩模图案MP2的顶部表面以及暴露于第二掩模图案MP2下方的第一线层121。举例来说，第二线层125可使用CVD工艺或ALD工艺形成。第二线层125可包含例如氮化硅、氮氧化硅、碳氮化硅、碳化硅及/或碳氧化硅。
在一些实施例中，如图7A中所说明，第二线层125可通过具有不良台阶覆盖(poorstep coverage)的沉积工艺形成。因此，第二线层125可具有在第二掩埋段124b的顶部表面及第二掩模图案MP2的顶部表面上比在有源图案110的侧壁及第一掩埋段124a的侧壁上更大的厚度。然而，本发明概念并不限于此。
牺牲图案127可形成于第二线层125上。牺牲图案127的形成可包含形成牺牲层(未绘示)以覆盖第二线层125及在牺牲层上执行第二平坦化工艺直到第二线层125的顶部表面暴露为止。举例来说，牺牲层可使用FCVD工艺或TOSZ形成。牺牲图案127可包含例如氧化硅。
参考图1、图8A以及图8B，可执行第三平坦化工艺直到第一掩模图案MP1的顶部表面暴露为止。第三平坦化工艺可去除第二线层125的形成于第二掩模图案MP2上的部分、第二掩模图案MP2以及第一线层121的形成于第一掩模图案MP1上的部分。另外，第三平坦化工艺可暴露第一掩模图案MP1之间的第一掩埋段124a。举例来说，第三平坦化工艺可以使用化学机械抛光工艺执行。
参考图1、图9A以及图9B，可执行蚀刻工艺以蚀刻第一掩埋段124a及牺牲图案127。当执行蚀刻工艺时，可部分地蚀刻第一掩埋段124a，且可去除牺牲图案127。蚀刻工艺对第一线层121及第二线层125可具有蚀刻选择性。由于第二掩埋段124b由第二线层125覆盖，第二掩埋段124b在蚀刻工艺期间可能未经蚀刻。
在一些实施例中，在蚀刻工艺之后剩余的第一掩埋段124a可具有水平高度高于第二掩埋段124b的顶部表面的水平高度且低于第二线层125的覆盖第二掩埋段124b的部分的顶部表面的水平高度的顶部表面。然而，本发明概念并不限于此。
参考图1、图10A以及图10B，第一线层121及第二线层125可经历部分蚀刻工艺以形成第一线图案122及第二线图案126。举例来说，第一线层121及第二线层125可在其超出第一掩埋段124a的顶部表面的经暴露部分上经蚀刻。因此，可暴露有源图案110的侧壁。第一线层121及第二线层125上的部分蚀刻工艺对有源图案110及掩埋图案124可具有蚀刻选择性。第一线图案122、掩埋图案124以及第二线图案126可构成下部绝缘结构120。
第一线图案122可包含覆盖衬底100及装置隔离层102的顶部表面的水平段122a及延伸到有源图案110的下部侧壁上的竖直段122b。第一线图案122的竖直段122b可具有水平高度为与第一掩埋段124a的顶部表面的水平高度实质上相同的水平高度的顶部表面。
第二线图案126可设置在第二掩埋段124b上。第二线图案126可具有水平高度与第一掩埋段124a的顶部表面的水平高度实质上相同的顶部表面。
参考图1、图11A以及图11B，栅极介电层GIL可形成为共形地覆盖下部绝缘结构120的顶部表面及有源图案110的经暴露侧壁。栅极介电层GIL可延伸到第一掩模图案MP1上。举例来说，栅极介电层GIL可使用CVD工艺或ALD工艺形成。栅极介电层GIL可包含例如氧化硅、氮氧化硅及/或高k电介质。
栅极电极层GEL可形成于栅极介电层GIL上。栅极电极层GEL可形成为覆盖下部绝缘结构120及有源图案110。举例来说，栅极电极层GEL可使用CVD工艺、ALD工艺、物理气相沉积(physical vapor deposition,PVD)工艺形成。栅极电极层GEL可包含例如金属及导电金属氮化物中的一种或多种。
参考图1、图12A以及图12B，栅极介电层GIL及栅极电极层GEL可经图案化以形成栅极介电图案GI及栅极电极GE。
当俯视时，栅极电极GE可形成为对应于有源区ACT。当俯视时，栅极电极GE中的每一个可包围设置于一个有源区ACT上的有源图案110的侧壁。栅极电极GE可具有水平高度低于有源图案110的顶部表面的水平高度的顶部表面。
栅极介电图案GI可从栅极介电层GIL形成。栅极介电图案GI可被限制在栅极电极GE与有源图案110之间及栅极电极GE与下部绝缘结构120之间。
参考图1、图13A以及图13B，第一层间介电层130可形成于下部绝缘结构120上。第一层间介电层130可覆盖栅极电极GE及有源图案110的从栅极电极GE的顶部表面突出的上部侧壁。第一层间介电层130的形成可包含形成绝缘层(未绘示)以覆盖有源图案110及栅极电极GE以及在绝缘层上执行平坦化工艺直到暴露有源图案110的顶部表面为止。
第二源极/漏极SD2可形成于有源图案110的上部部分处。在一些实施例中，第二源极/漏极SD2的形成可包含将杂质注入到有源图案110的上部部分中。举例来说，离子注入工艺可用于形成第二源极/漏极SD2。在其它实施例中，第二源极/漏极SD2可使用其中将有源图案110的上部部分用作晶种的选择性外延生长工艺形成。第二源极/漏极SD2可形成使得有源图案110中的每一个在其中可包含限定在第一源极/漏极SD1与第二源极/漏极SD2之间的沟道CH。
返回参考图1、图2A以及图2B，第二层间介电层132可形成于第一层间介电层130上。第二层间介电层132可覆盖第一层间介电层130的顶部表面及有源图案110的顶部表面。举例来说，第二层间介电层132可包含氧化硅、氮化硅及/或氮氧化硅。
第一上部接触件140可形成为与第二源极/漏极SD2连接，第二上部接触件142可形成为与栅极电极GE连接，且第三上部接触件144可形成为与第一源极/漏极SD1连接。第一上部接触件140、第二上部接触件142以及第三上部接触件144可包含金属及导电金属氮化物中的一种或多种。
图14A、图14B、图15A以及图15B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图。举例来说，图14A及图15A说明沿图1的线A-A'截取的横截面图，且图14B及图15B说明沿图1的线B-B'截取的横截面图。在之后的实施例中，与参考图1、图3A以及图3B所论述的那些组件实质上相同的组件可被分配相同参考编号，且可省略重复描述。
图14A及图14B可对应于在参考图1、图6A以及图6B所论述的工艺之后的工艺。
参考图1、图14A以及图14B，可形成第二线层125。第二线层125可覆盖第二掩埋段124b的顶部表面、第二掩模图案MP2的顶部表面以及暴露于第二掩模图案MP2下方的第一线层121。举例来说，第二线层125可使用CVD工艺或ALD工艺形成。第二线层125可包含例如氮化硅、氮氧化硅、碳氮化硅、碳化硅及/或碳氧化硅。
在一些实施例中，如图14A中所说明，第二线层125可通过具有极好的台阶覆盖(excellent step coverage)的沉积工艺形成。因此，第二线层125在第二掩埋段124b的顶部表面和第二掩模图案MP2的顶部表面上的厚度可与第二线层125在有源图案110的侧壁和第一掩埋段124a的侧壁上的厚度实质上相同。
此后，将执行与参考图1、图8A、图8B、图9A以及图9B所论述的那些实质上相同的工艺。在本实施例中，在用以蚀刻参考图9A和图9B所论述的第一掩埋段124a和牺牲图案127的蚀刻工艺之后，第一掩埋段124a的顶部表面水平高度可与第二掩埋段124b的顶部表面水平高度实质上相同。
参考图1、图15A以及图15B，第一线层121可经历部分蚀刻工艺以形成第一线图案122。举例来说，第一线层121可在超出第一掩埋段124a的顶部表面的其暴露部分上经蚀刻。与参考图10A和图10B所论述的不同，部分蚀刻工艺可去除第二线层125。这可由第二线层125在第二掩埋段124b的顶部表面和第二掩模图案MP2的顶部表面上的厚度与第二线层125在有源图案110的侧壁和第一掩埋段124a的侧壁上的厚度实质上相同或类似而引起。在第一线层121上的部分蚀刻工艺对有源图案110和掩埋图案124可具有蚀刻选择性。第一线图案122和掩埋图案124可构成下部绝缘结构120。
第一线图案122可包含覆盖衬底100及装置隔离层102的顶部表面的水平段122a及延伸到有源图案110的下部侧壁上的竖直段122b。第一线图案122的竖直段122b可具有水平高度与第一掩埋段124a的顶部表面的水平高度实质上相同的顶部表面。
之后，将执行与参考图1、图11A到图13A以及图11B到图13B所论述的那些实质上相同的工艺。
图16说明绘示根据本发明概念的示例性实施例的半导体装置的平面图。图17A及图17B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图。举例来说，图17A说明沿图16的线C-C'截取的横截面图，且图17B说明沿图16的线D-D'截取的横截面图。
参考图16、图17A以及图17B，可提供衬底200。衬底200可为半导体衬底。衬底200可包含在第一方向D1上彼此间隔开的第一区域R1及在第一区域R1之间的第二区域R2。第一区域R1和第二区域R2中的每一个可在与第一方向D1交叉(例如，垂直)的第二方向D2上延伸。
衬底200在其中可具备限定有源区ACT的装置隔离层202。举例来说，当俯视时，衬底200在由装置隔离层202包围的其部分处可具有有源区ACT。装置隔离层202可经设置距衬底200的顶部表面具有预定深度。装置隔离层202可包含例如氧化硅、氮化硅及/或氮氧化硅。有源区ACT可限定于第一区域R1中且可在第二方向D2上延伸。
有源图案210可设置于第一区域R1上。有源图案210中的每一个可从衬底200的顶部表面(或有源区ACT)突出。举例来说，有源图案210中的每一个可在垂直于衬底200的顶部表面的第三方向D3上延伸。当俯视时，有源图案210中的每一个可在第二方向D2上延伸。
有源图案210可设置在有源区ACT上。多个有源图案210可设置在一个有源区ACT上。举例来说，如图16及图17A中所说明，三个有源图案210可设置在一个有源区ACT上。然而，本发明概念并不限于此。有源图案210可在一个有源区ACT上在第一方向D1上彼此间隔开。设置在同一第一区域R1上的有源图案210之间的间距SP1可小于设置在不同第一区域R1上的有源图案210之间的间距SP2。
下部绝缘结构220可设置在衬底200上。下部绝缘结构220可覆盖衬底200的顶部表面、装置隔离层202的顶部表面以及有源图案210的下部侧壁。下部绝缘结构220可类似于参考图1、图2A以及图2B所论述的下部绝缘结构120。
举例来说，下部绝缘结构220可包含第一线图案222、掩埋图案224以及第二线图案226。第一线图案222及第二线图案226对掩埋图案224可具有蚀刻选择性。
第一线图案222可共形地覆盖衬底200的顶部表面、装置隔离层202的顶部表面以及有源图案210的下部侧壁。在此类配置中，第一线图案222可包含覆盖衬底200及装置隔离层202的顶部表面的水平段222a以及覆盖有源图案210的下部侧壁的竖直段222b。竖直段222b可从水平段222a突出且可在第三方向D3上延伸。竖直段222b可具有在实质上相同的水平高度处的顶部表面。
掩埋图案224可设置在第一线图案222上。掩埋图案224可包含第一掩埋段224a及第二掩埋段224b。当俯视时，第一掩埋段224a可设置在设置于同一第一区域R1上的有源图案210之间，且第二掩埋段224b可设置在设置于同一第一区域R1上的有源图案210外部。举例来说，第二掩埋段224b可设置在设置于不同第一区域R1上的有源图案210之间。第一掩埋段224a可具有水平高度与竖直段222b的顶部表面的水平高度实质上相同的顶部表面。
在一些实施例中，如图17A中所说明，第一掩埋段224a的顶部表面可位于与第二掩埋段224b的顶部表面不同的水平高度处。举例来说，第一掩埋段224a的顶部表面水平高度可高于第二掩埋段224b的顶部表面水平高度。然而，本发明概念并不限于此。
第二线图案226可设置在掩埋图案224上。当俯视时，第二线图案226可设置在设置于同一第一区域R1上的有源图案210外部而非其之间。举例来说，第二线图案226可设置在第二掩埋段224b的顶部表面上，而非第一掩埋段224a的顶部表面上。第二线图案226可连接到竖直段222b中的一些但非全部。第二线图案226可具有水平高度与第一掩埋段224a的顶部表面的水平高度实质上相同的顶部表面。
每一有源图案210的上部部分可从下部绝缘结构220的顶部表面突出。有源鳍AF可由每一有源图案210的从下部绝缘结构220的顶部表面突出的上部部分限定。如上文所论述，由于第一掩埋段224a的顶部表面水平高度与第二线图案226的顶部表面水平高度实质上相同，有源图案210的有源鳍AF可具有均匀竖直高度。
栅极电极GE可设置在下部绝缘结构220上。栅极电极GE中的每一个可在第一方向D1上延伸且可跨有源图案210运行。栅极电极GE可在第二方向D2上彼此间隔开。栅极电极GE可包含例如金属及/或导电金属氮化物。
栅极介电图案GI可设置在栅极电极GE中的每一个下方。覆盖图案CAP可设置成覆盖栅极电极GE中的每一个。栅极间隔件GSP可设置在栅极电极GE中的每一个的相对侧上。在一些实施例中，栅极介电图案GI可在栅极电极GE与对应于所述栅极电极GE的栅极间隔件GSP之间延伸。
栅极介电图案GI可包含例如氧化硅、氮氧化硅及/或高k电介质。覆盖图案CAP和栅极间隔件GSP可包含例如氧化硅、氮化硅、氮氧化硅、碳氮化硅及/或碳氮氧化硅。
源极/漏极SD可设置在有源图案210的在每一栅极电极GE的相对侧上的上部部分处。举例来说，源极/漏极SD可设置在暴露于每一栅极电极GE的相对侧上的有源鳍AF处。源极/漏极SD可包含掺杂有相同杂质的半导体材料。举例来说，源极/漏极SD可包含掺杂有n型杂质或p型杂质中的一个的半导体材料。
在一些实施例中，如图17A和图17B中所说明，源极/漏极SD可为从有源图案210生长从而充当晶种的外延层。在这些实施例中，有源图案210可具有在每一栅极电极GE的相对侧上的凹处，且源极/漏极SD可以设置在对应凹处中。
在其它实施例中，与图17A和图17B中所说明的不同，源极/漏极SD可为形成于每一栅极电极GE的相对侧上的有源鳍AF中的杂质区域。
层间介电层230可设置于下部绝缘结构220上。层间介电层230可覆盖下部绝缘结构220、源极/漏极区SD以及栅极间隔件GSP。层间介电层230可具有与覆盖图案CAP的那些顶部表面共面的顶部表面，但本发明概念并不限于此。层间介电层230可包含例如氧化硅、氮化硅及/或氮氧化硅。
上部接触件240可以设置在层间介电层230中。上部接触件240中的每一个可穿透层间介电层230以与源极/漏极SD连接。在一些实施例中，如图16中所说明，上部接触件240中的每一个可在第一方向D1上共同耦合到彼此相邻的多个源极/漏极SD。然而，本发明概念并不限于此。上部接触件240可包含例如金属及/或导电金属氮化物。
图18A及图18B说明绘示根据本发明概念的示例性实施例的半导体装置的横截面图。举例来说，图18A说明沿图16的线C-C'截取的横截面图，且图18B说明沿图16的线D-D'截取的横截面图。在之后的实施例中，与参考图16、图17A以及图17B所论述的那些组件实质上相同的组件可被分配相同参考编号，且可省略重复描述。下部绝缘结构220及其相关组件将在下文中详细论述。
参考图16、图18A以及图18B，下部绝缘结构220可设置于衬底200上。下部绝缘结构220可覆盖衬底200的顶部表面、装置隔离层202的顶部表面以及有源图案210的下部侧壁。每一有源图案210的上部部分可从下部绝缘结构220的顶部表面突出。
下部绝缘结构220可包含第一线图案222及掩埋图案224。与参考图16、图17A以及图17B所论述的不同，下部绝缘结构220可以不包含第二线图案226。
第一线图案222可配置成与参考图16、图17A以及图17B所论述的实质上相同。
掩埋图案224可设置在第一线图案222上。掩埋图案224可包含第一掩埋段224a及第二掩埋段224b。当俯视时，第一掩埋段224a可设置在设置于同一第一区域R1上的有源图案210之间，且第二掩埋段224b可设置在设置于同一第一区域R1上的有源图案210外部。举例来说，第二掩埋段224b可设置在设置于不同第一区域R1上的有源图案210之间。
如图18A中所说明，第一掩埋段224a的顶部表面可位于与第二掩埋段224b的顶部表面的水平高度实质上相同的水平高度处。举例来说，第一掩埋段224a及第二掩埋段224b的顶部表面水平高度可与竖直段222b的那些顶部表面水平高度实质上相同。
每一有源图案210的上部部分可从下部绝缘结构220的顶部表面突出。有源鳍AF可由每一有源图案210的从下部绝缘结构220的顶部表面突出的上部部分限定。如上文所论述，由于第一掩埋段224a的顶部表面水平高度与第二线图案226的顶部表面水平高度实质上相同，有源图案210的有源鳍AF可具有均匀竖直高度。
图19A到图24A以及图19B到图24B说明绘示制造根据本发明概念的示例性实施例的半导体装置的方法的横截面图。举例来说，图19A到图24A说明沿图16的线C-C'截取的横截面图，且图19B到图24B说明沿图16的线D-D'截取的横截面图在之后的实施例中，与参考图16、图17A以及图17B所论述的那些组件实质上相同的组件可被分配相同参考编号，且可省略重复描述。
参考图16、图19A以及图19B，衬底200可经设置包含在第一方向D1上彼此间隔开的第一区域R1及在第一区域R1之间的第二区域R2。第一区域R1和第二区域R2中的每一个可在与第一方向D1交叉(例如，垂直)的第二方向D2上延伸。
装置隔离层202可形成于衬底200中以由此限定有源区ACT。有源区ACT可限定于对应第一区域R1中。装置隔离层202的形成可包含形成第一沟槽TRC1以限定有源区ACT以及在第一沟槽TRC1中形成装置隔离层202。
有源图案210可形成于第一区域R1上。有源图案210可形成于有源区ACT上。举例来说，如图16及图19A中所说明，三个有源图案210可形成于一个有源区ACT上。然而，本发明概念并不限于此。
有源图案210的形成可包含在衬底200上形成第一掩模图案MP1及使用第一掩模图案MP1作为蚀刻掩模来执行蚀刻工艺以蚀刻衬底200。蚀刻工艺可形成限定有源图案210的第二沟槽TRC2。第二沟槽TRC2可具有水平高度高于第一沟槽TRC1的底板表面的水平高度的底板表面。
参考图16、图20A以及图20B，下部绝缘结构220可形成于第二沟槽TRC2中。
在一些实施例中，下部绝缘结构220的形成可与参考图5A到图10A及图5B到图10B所论述的下部绝缘结构120的形成实质上相同。在这些实施例中，如图20A和图20B中所说明，下部绝缘结构220可包含第一线图案222、掩埋图案224以及第二线图案226。
在其它实施例中，下部绝缘结构220的形成可与参考图14A、图14B、图15A以及图15B所论述的下部绝缘结构120的形成实质上相同。在这些实施例中，与图20A和图20B中所说明的不同，下部绝缘结构220可包含第一线图案222和掩埋图案224，但可不包含第二线图案226。
每一有源图案210的上部部分可从下部绝缘结构220的顶部表面突出。有源鳍AF可由每一有源图案210的从下部绝缘结构220的顶部表面突出的上部部分限定。
参考图16、图21A以及图21B，蚀刻停止层图案ESP和牺牲图案SFP可形成于下部绝缘结构220上。牺牲图案SFP可形成于对应蚀刻停止层图案ESP上。牺牲图案SFP对蚀刻停止层图案ESP可具有蚀刻选择性。举例来说，牺牲图案SFP可包含多晶硅，且蚀刻停止层图案ESP可包含氧化硅。
蚀刻停止层图案ESP和牺牲图案SFP的形成可包含：依序形成覆盖下部绝缘结构220和有源鳍AF的蚀刻停止层(未绘示)和牺牲层(未绘示)；在牺牲层上形成在第一方向D1上延伸且在第二方向D2上彼此间隔开的牺牲掩模图案SMP；以及将牺牲掩模图案SMP用作蚀刻掩模以图案化牺牲层和蚀刻停止层。有源图案210(或有源鳍AF)可部分地暴露在每一牺牲图案SFP的相对侧上。
栅极间隔件GSP可形成于牺牲图案SFP的侧壁上。栅极间隔件GSP的形成可包含形成栅极间隔件层(未绘示)以共形地覆盖上面形成有蚀刻停止层图案ESP和牺牲图案SFP的衬底200以及各向异性地蚀刻栅极间隔件层。
参考图16、图22A以及图22B，源极/漏极区SD可形成于暴露在每一牺牲图案SFP的相对侧上的有源图案210上。
在一些实施例中，如图22A和图22B中所说明，源极/漏极SD的形成可包含去除有源图案210的暴露在每一牺牲图案SFP的相对侧上的上部部分(或有源鳍AF)及执行选择性外延生长工艺，其中将上部部分经去除的有源图案210用作晶种。
在其它实施例中，与图22A和图22B中所说明的不同，源极/漏极SD的形成可包含在有源图案210的暴露在每一牺牲图案SFP的相对侧上的上部部分(或有源鳍AF)上执行离子注入工艺。
参考图16、图23A以及图23B，层间介电层230可形成以填充于牺牲图案SFP之间。层间介电层230的形成可包含形成绝缘层(未绘示)以覆盖牺牲图案SFP及在绝缘层上执行平坦化工艺直到牺牲图案SFP的顶部表面暴露为止。平坦化工艺可去除牺牲掩模图案SMP。
牺牲图案SFP和蚀刻停止层图案ESP可依序且选择性地去除。间隙区域GR可经限定以指代牺牲图案SFP和蚀刻停止层图案ESP被去除的区。间隙区域GR可部分地暴露有源鳍AF和下部绝缘结构220。
参考图16、图24A以及图24B，栅极介电图案GI、栅极电极GE以及覆盖图案CAP可形成于间隙区域GR中的每一个中。栅极介电图案GI和栅极电极GE的形成可包含：形成栅极介电层(未绘示)以共形地覆盖间隙区域GR；形成栅极导电层(未绘示)以填充间隙区域GR；以及执行平坦化工艺直到层间介电层230的顶部表面暴露为止。此后，栅极电极GE可部分地凹进，且随后覆盖图案CAP可形成于栅极电极GE上。
返回参考图16、图17A以及图17B，上部接触件240可形成于层间介电层230中。上部接触件240中的每一个可穿透层间介电层230以与源极/漏极SD连接。
根据本发明概念的示例性实施例，半导体装置可包含具有均匀竖直长度的栅极电极或有源鳍。因此，减少根据本发明概念的示例性实施例的半导体装置的电特性的分布可为可能的。
尽管已结合在随附附图中说明的本发明概念的实施例描述本发明，但本领域的技术人员将了解，可在不脱离本发明概念的技术精神和基本特征的情况下进行多种变化和修改。本领域的技术人员将显而易见，在不脱离本发明概念的范围和精神的情况下可对其进行各种替换、修改以及变化。

Claims (20)

1.一种半导体装置，其特征在于，包括：
有源图案，从衬底突出；以及
绝缘结构，围绕所述有源图案的下部部分且包括绝缘层以及在所述绝缘层上的掩埋绝缘图案，所述绝缘层与所述衬底的顶部表面以及所述有源图案的侧壁共形。
2.根据权利要求1所述的半导体装置，其中所述绝缘层包括在所述衬底的所述顶部表面上的水平部分以及从所述水平部分延伸到所述有源图案的所述侧壁上的竖直部分，且其中所述掩埋绝缘图案定位于所述水平部分的顶部表面上以及所述竖直部分的侧壁上。
3.根据权利要求1所述的半导体装置，其中所述掩埋绝缘图案包括设置在所述有源图案之间的第一部分以及在所述有源图案外部的第二部分。
4.根据权利要求3所述的半导体装置，其中所述掩埋绝缘图案的所述第一部分以及所述第二部分具有在实质上相同的水平高度处的顶部表面。
5.根据权利要求3所述的半导体装置，其中所述掩埋绝缘图案的所述第一部分具有在比所述掩埋绝缘图案的所述第二部分的顶部表面高的水平高度处的顶部表面。
6.根据权利要求5所述的半导体装置，其中所述绝缘层包括第一绝缘层，且其中所述绝缘结构还包括在所述掩埋绝缘图案的所述第二部分上的第二绝缘层。
7.根据权利要求6所述的半导体装置，其中所述第二绝缘层并未设置在所述掩埋绝缘图案的所述第一部分上。
8.根据权利要求6所述的半导体装置，其中所述第二绝缘层具有在与所述掩埋绝缘图案的所述第一部分的所述顶部表面实质上相同的水平高度处的顶部表面。
9.根据权利要求1所述的半导体装置，还包括在所述衬底中且限定有源区的装置隔离层，其中所述有源图案定位于所述有源区上且其中所述绝缘结构覆盖所述装置隔离层。
10.根据权利要求1所述的半导体装置，其中所述有源图案中的每一个包括：
第一源极/漏极，在所述有源图案中的每一个的下部部分处；
第二源极/漏极，在所述有源图案中的每一个的上部部分处；以及
沟道，在所述第一源极/漏极与所述第二源极/漏极之间。
11.根据权利要求10所述的半导体装置，还包括在所述绝缘结构上且围绕所述有源图案的栅极电极。
12.根据权利要求1所述的半导体装置，其中所述有源图案沿着第一方向间隔开，且其中所述半导体装置还包括在所述绝缘结构上的栅极电极，所述栅极电极围绕所述有源图案且具有沿所述第一方向延伸的纵轴。
13.一种半导体装置，其特征在于，包括：
衬底，包含间隔开的第一区域以及在所述第一区域之间的第二区域；
第一有源图案，在所述第一区域中的第一个上从所述衬底突出；
第二有源图案，在所述第一区域中的第二个上从所述衬底突出；以及
绝缘结构，围绕所述第一有源图案的下部部分及所述第二有源图案的下部部分，且所述绝缘结构包括绝缘层以及在所述绝缘层上的掩埋绝缘图案，所述绝缘层与所述衬底的顶部表面以及所述第一有源图案的侧壁及所述第二有源图案的侧壁共形。
14.根据权利要求13所述的半导体装置，其中所述绝缘层包括在所述衬底的所述顶部表面上的水平部分以及从所述水平部分延伸到所述第一有源图案的所述侧壁及所述第二有源图案的所述侧壁上的竖直部分，且其中所述掩埋绝缘图案定位于所述水平部分的顶部表面上以及所述竖直部分的侧壁上。
15.根据权利要求13所述的半导体装置，其中所述掩埋绝缘图案包括在各个所述第一区域上的第一部分及在所述第二区域上的第二部分。
16.根据权利要求15所述的半导体装置，其中所述掩埋绝缘图案的所述第一部分具有在与所述掩埋绝缘图案的所述第二部分的顶部表面实质上相同的水平高度处的顶部表面。
17.根据权利要求15所述的半导体装置，其中所述掩埋绝缘图案的所述第一部分具有在比所述掩埋绝缘图案的所述第二部分的顶部表面高的水平高度处的顶部表面。
18.根据权利要求17所述的半导体装置，其中所述绝缘层包括第一绝缘层且其中所述绝缘结构还包括在所述掩埋绝缘图案的所述第二部分上的第二绝缘层，其中所述第二绝缘层具有在与所述掩埋绝缘图案的所述第一部分的所述顶部表面实质上相同的水平高度处的顶部表面。
19.一种半导体装置，其特征在于，包括：
柱形有源图案，从衬底突出；以及
绝缘结构，围绕所述有源图案的下部部分且包括第一绝缘层以及在所述第一绝缘层上的第二绝缘层，所述第一绝缘层包含在所述衬底的顶部表面上的水平部分以及从所述水平部分延伸到所述有源图案的侧壁上的竖直部分。
20.根据权利要求19所述的半导体装置，其中所述绝缘结构还包括设置在所述有源图案的一侧上的第三绝缘层，其中所述第三绝缘层连接到所述第一绝缘层的所述竖直部分。
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