[go: up one dir, main page]

CN109326561A - 鳍式场效晶体管的制造方法 - Google Patents

鳍式场效晶体管的制造方法 Download PDF

Info

Publication number
CN109326561A
CN109326561A CN201711292065.8A CN201711292065A CN109326561A CN 109326561 A CN109326561 A CN 109326561A CN 201711292065 A CN201711292065 A CN 201711292065A CN 109326561 A CN109326561 A CN 109326561A
Authority
CN
China
Prior art keywords
area
epitaxy
semiconductor
fin
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711292065.8A
Other languages
English (en)
Other versions
CN109326561B (zh
Inventor
洪同萱
沈冠傑
许秉诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109326561A publication Critical patent/CN109326561A/zh
Application granted granted Critical
Publication of CN109326561B publication Critical patent/CN109326561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P14/27—
    • H10P14/3411—
    • H10P50/242—
    • H10P50/283—
    • H10W10/0145—
    • H10W10/17—
    • H10P14/278—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种鳍式场效晶体管的制造方法，包含形成延伸进入半导体基板的多个隔离区，凹陷这些隔离区，使得这些隔离区之间的多个半导体条的部分突出高于这些隔离区以形成多个半导体鳍片。此方法还包含凹陷这些半导体鳍片以形成多个凹部，自这些凹部磊晶成长第一半导体材料，蚀刻第一半导体材料，以及自已回蚀刻的第一半导体材料磊晶成长第二半导体材料。

Description

鳍式场效晶体管的制造方法
技术领域
本揭露实施例是关于一种鳍式场效晶体管的制造方法。
背景技术
集成电路(IC)材料及设计的技术进步已经产生了好几代的IC，每一代都具有比前几代更小及更复杂的电路。在IC进化过程中，功能密度，例如，每一晶片面积的互连元件的数量通常增加，而几何尺寸却减小。这种缩减制程通过提高生产效率及降低相关成本提供了好处。
发明内容
本揭露实施例提供一种鳍式场效晶体管的制造方法，包含形成延伸进入半导体基板的多个隔离区；凹陷这些隔离区，使得这些隔离区之间的多个半导体条的部分突出高于这些隔离区以形成多个半导体鳍片；凹陷这些半导体鳍片以形成多个凹部；自这些凹部磊晶成长第一半导体材料；蚀刻第一半导体材料；以及自已回蚀刻的第一半导体材料磊晶成长第二半导体材料。
本揭露实施例提供一种鳍式场效晶体管的制造方法，包含形成栅极堆叠在第一半导体鳍片及第二半导体鳍片上；蚀刻第一半导体鳍片该第二半导体鳍片以形成第一凹部及第二凹部；分别自第一凹部及第二凹部成长第一磊晶区及第二磊晶区；回蚀刻第一磊晶区及第二磊晶区；以及分别自第一磊晶区及第二磊晶区成长第三磊晶区及第四磊晶区。
本揭露实施例提供一种鳍式场效晶体管的制造方法，包含形成栅极堆叠在半导体鳍片上；自半导体鳍片成长磊晶区以形成源极/漏极区的部分；蚀刻磊晶区；再成长磊晶区；以及形成硅化物区在磊晶区的顶表面上。
附图说明
当与附图一起阅读时，自以下的详细描述中可以最好地理解本揭露的各方面。值得注意的是，依照行业的标准方法，各种特征并未按比例绘制。事实上，为了讨论的明确性，各种特征的尺寸可任意增加或减少。
图1至图20是依据一些实施例的形成鳍式场效晶体管(Fin Field-EffectTransistors，FinFETs)的中间阶段的剖面图及透视图；
图21绘示依据一些实施例的用于形成FinFETs的制程流程。
具体实施方式
以下揭露的内容提供了用于实现所提供标的的不同特征的许多不同实施例或示例。以下描述组件及布置的具体示例以简化本揭露。当然，这些仅仅是示例，而不是限制性的。例如，于随后的描述中在第二特征上形成第一特征可以包括第一及第二特征的形成为直接接触的实施例，亦可包括在第一及第二特征之间可形成及/或设置附加特征的实施例，使得第一及第二特征可为非直接接触。此外，本揭露可重复各种示例中的参考标号或字母。前述作法本身并不表示所讨论的各种实施例及/或配置之间的关系。
此外，在本文中可使用诸如“在…之下”、“在下方”、“较低的”、“在…之上”、“较高的”等相对空间术语，以便于描述如图所示的一个元件或特征与另一个元件或特征。相对空间术语旨在包括除了图中所示的取向之外的使用或操作装置的不同取向。装置可以其它方式定向，例如，旋转90度或其它取向，并且本文使用的相对空间描述符同样可相应地解释。
依据各种示例性实施利提供鳍式场效晶体管及其制造方法，并说明形成FinFETs的中间阶段。讨论实施例的变型。在各种视图及说明性实施例中，相同的参考标号用于表示类似的元件。
图1至图20是依据一些实施例的形成FinFETs的中间阶段的剖面图及透视图。图21所示的制程流程200中亦示意性地显示图1至图20所示的步骤。
图1绘示作为半导体晶片的一部分的基板20的透视图。基板20为半导体基板，例如，硅基板、硅碳基板、硅锗基板、绝缘体上硅基板或由其它半导体材料形成的基板。基板20也可以由其它半导体材料，例如，III-V化合物半导体材料形成。基板20可轻掺杂p型或n型杂质。
衬垫氧化物22及硬遮罩24形成在半导体基板20上。根据本揭露的一些实施例，衬垫氧化物22由氧化硅形成，氧化硅可以通过氧化半导体基板20的表面层而形成。硬遮罩24可由氮化硅、氮氧化硅、碳化硅、碳氮化硅等形成。
接着，如图2所示，图案化硬遮罩24、衬垫氧化物22及基板20以形成沟槽26。因此形成半导体条28。相应的步骤在图21所示的制程流程的步骤202中说明。沟槽26延伸至半导体基板20中，并且在长度方向彼此平行。依据本揭露的一些实施例，沟槽26的深度D1在约80nm与约130nm之间的范围。应当理解，在整个说明书中引用的数值是示例，亦可采用不同的数值而不背离本揭露的原理。
所示的元件区是相应晶圆及晶片中的多鳍片元件区。依据本揭露的一些实施例，所示的元件区是将形成n型FinFET的n型FinFET区。依据本揭露的一些实施例，所示的元件区是将形成p型FinFET的p型FinFET区。在本揭露所示的示例性实施例中，描述两个半导体条作为示例，且两个半导体条组合使用以形成相同的FinFET。如图19所示的示例，应当理解地，可使用更多的半导体条以形成相同的FinFET。在整个说明书中，用于形成相同FinFET的多个半导体条组合并称之为半导体条组。依据本揭露的一些实施例，相同条组中的相邻半导体条28具有间隔S1，称为“组内间隔”。组内间隔小于相邻条组之间的间隔，相邻条组之间的间隔称为“组间间隔”。相邻条组用于形成不同的FinFET。
参考图3A，形成硬遮罩层30以覆盖半导体条28。.相应的步骤在图21所示的制程流程的步骤204中说明。硬遮罩层30在半导体条28的顶表面及侧壁上延伸。此外，硬遮罩层30在沟槽26下的部分半导体基板20的顶表面上延伸。选择沉积方法使得所得到的硬遮罩层30实质上共形，垂直部分的厚度T1等于或实质上等于水平部分的厚度T2。举例而言，厚度T1可以是厚度T2的大约80％到100％之间。依据本揭露的一些实施例，沉积方法包含原子层沉积(Atomic Layer Deposition，ALD)、低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)、化学气相沉积(Chemical Vapor Deposition，CVD)等。
硬遮罩层30可由氧化铝(Al2O3)、氮化硅、氧化硅等形成。硬遮罩层30包含在相邻半导体条28之间的两个垂直部分，每一个垂直部分在其中之一半导体条28的侧壁上。硬遮罩层30的两个相邻垂直部分彼此由间隙29间隔开，其亦显示在图3B中。图3B绘示图3A所示的结构的剖面图，并绘示硬遮罩层30的两个相邻垂直部分之间的间隙29。间隙29具有非常高的纵横比，纵横比可以大于约15，并可在约15与约30之间。应当理解，间隙29是相应于沟槽26的未填充部分。在随后的讨论中，术语“外沟槽”用于表示位于相同条组中的最外侧半导体条28的外侧，即图示的左侧和右侧上的沟槽26。术语“内沟槽”用于指在相同条组中的半导体条28之间的沟槽26。外沟槽26具有比间隙29更小的纵横比。
接着参考图4，执行第一非等向性蚀刻以去除硬遮罩层30的水平部分。相应的步骤在图21所示的制程流程的步骤206中说明。可使用例如氟化氢(hydrogen fluoride，HF)作为蚀刻气体，通过干蚀刻来执行第一非等向性蚀刻。在第一非等向性蚀刻之后保留半导体条28的侧壁上的硬遮罩层30的垂直部分。
蚀刻的结果为露出硬遮罩24的顶表面。此外，亦露出外部沟槽26底部的半导体基板20的顶表面。在第一次非等向性蚀刻后，执行第二非等向性蚀刻以进一步蚀刻半导体基板20，使得外沟槽26进一步向下延伸至低于硬遮罩层30的底部边缘。相应的步骤在图21所示的制程流程的步骤206中说明。依据本揭露的一些实施例，沟槽26的深度D2增加至约120nm与约160nm之间的范围。依据一些示例性实施例，深度差(D2-D1)可在约30nm与约50nm之间的范围。
依据本揭露的一些实施例，使用与在第一非等向性蚀刻中使用的蚀刻剂气体不同的蚀刻剂气体来执行第二非等向性蚀刻。依据替代实施例，第一及第二非等向性蚀刻使用相同的蚀刻剂气体，例如含氟气体或含氯气体来执行。第一非等向性蚀及第二非等向性蚀刻步骤可在相同的制程腔体中执行，两步骤之间无间歇。在整个说明书中，半导体基板20中比延伸的外部沟槽26的底部高且低于半导体条28的部分称为半导体条基底32，半导体条基底32是半导体条28所在的基底。半导体条基底32是在半导体基板20下面的主体部分之上。
在第二蚀刻步骤中，将硬遮罩24与硬遮罩层30的垂直部分组合用作第二非等向性蚀刻的蚀刻遮罩，因此半导体条基底32的侧壁可垂直对准硬遮罩层30的垂直部分的外侧壁。依据蚀刻制程，可能会形成一些底切，导致半导体条基底32的露出的侧壁自硬遮罩层30的垂直部分相应的外边缘倾斜及凹陷。
再参考图3B，在间隙29中，硬遮罩层30的水平部分30’位于间隙29的底部并露出于间隙29。水平部分30’可具有等于厚度T2的厚度，亦即外沟槽26中的底部30”的厚度。外沟槽26具有比间隙29更低的纵横比。依据本揭露的一些实施例，由于间隙29(图3B)的高纵横比，在第一及第二非等向性蚀刻制程中，在间隙29下的硬遮罩层30的底部30’的蚀刻速率比外沟槽26中底部30”的蚀刻速度低得多。因此，在第一蚀刻步骤及第二蚀刻步骤之后保留了底部30’。因此，直接在间隙29下方的半导体条基底32的部分被保护免于图4所示的蚀刻步骤。
接着执行等向性蚀刻，例如湿蚀刻以去除硬遮罩层30的剩余部分，因而露出半导体条基底32的侧壁。相应的步骤在图21所示的制程流程的步骤208中说明。所得到的结构如图5所示，其显示了位于同一半导体条基底32上的多个半导体条28。虽然说明了两个半导体条28以作为示例，但是可以有单个、三个、四个或更多个半导体条28位于同一半导体条基底32上。在整个说明书中，半导体条基底32可认为是基板20的一部分，或者可认为是主体基板20上的分离部分。
接着如图6A所示，在沟槽26(图5)中形成隔离区，隔离区可以是浅沟槽隔离(Shallow Trench Isolation，STI)区34。相应的步骤在图21所示的制程流程的步骤210中说明。前述形成可包含在半导体区20、28及32的露出部分上形成例如氧化硅的衬氧化物。用介电材料填充剩余的沟槽26，例如，使用可流动化学气相沉积(Flowable Chemical VaporDeposition，FCVD)的氧化硅，并执行CMP对电介质材料的顶表面进行平坦化，使其与硬遮罩24的顶表面齐平，如图5所示。在CMP之后，去除图5的硬遮罩24。或者，CMP在半导体条28的顶表面上停止。在图6A所示的结构的俯视中，每一个半导体条基底32可以是由各个STI区34包围的条带，或者可以是细长条带，细长条带的相对端连接至主体半导体基板20。在整个说明书中，相同条组中两个相邻半导体条28之间的STI区34的部分称为组内STI区34，亦表示为34A。所示的组内STI区34A可代表多个组内STI区34A。相同条组的最外侧半导体条28的外侧的STI区34称为组间STI区，表示为34B。
图6B绘示依据本揭露的替代实施例所形成的STI区34。依据本揭露的一些实施例，通过分开的制程形成组间STI区34B及组内STI区34A。举例而言，组间STI区34B的形成包含第一蚀刻制程以蚀刻半导体基底20，然后填充相应的沟槽。在形成组间STI区34B之前或之后，形成组内STI区域34A，前述形成包含第二蚀刻制程以蚀刻半导体基底20，然后填充相应的沟槽。由于组内STI区34A及组间STI区34B是分别形成，所以它们可以由相同的介电质材料或选自氧化硅、氮化硅、碳化硅、氮氧化硅等不同的材料来形成。
接着参考图7，STI区34是凹陷的，使得所得到的STI区34的顶表面比半导体条28的顶表面低。相应的步骤在图21所示的制程流程的步骤212中说明。在整个说明书中，突出于STI区34顶表面之上的半导体条28的顶部称为半导体鳍片36。剩余STI区34的顶表面进一步高于半导体条基底32的顶表面。
参考图8，虚拟栅极堆叠38形成在半导体鳍片36上。相应的步骤在图21所示的制程流程的步骤214中说明。虽然说明了单个虚拟栅极堆叠38，但可同时形成多个平行的虚拟栅极堆叠38，多个虚拟栅极堆叠38中的每一个横跨每个半导体条28。虚拟栅极堆叠38覆盖半导体鳍片36的一些部分，留下未覆盖的其它部分。依据本揭露的一些实施例，虚拟栅极堆叠38包含虚拟栅极介电质40及虚拟栅极介电质40上方的虚拟栅极电极42。虚拟栅极介电质40可由氧化硅形成，且虚拟栅极电极42可由，例如多晶硅形成。硬遮罩44形成在虚拟栅极电极42上，并且在形成虚拟栅极电极42时用作蚀刻遮罩。硬遮罩44可包含氮化硅及/或氧化硅，且可以是单层或包含多个层的复合层。举例而言，硬遮罩44可包含氧化硅44A以及在氧化硅44A上的氮化硅层44B。虚拟栅极堆叠38的形成可包含将各个层作为覆盖层沉积，然后蚀刻覆盖层。虚拟栅极堆叠38可具有长度方向，前述长度方向实质上垂直于各个半导体鳍片36的长度方向。
进一步参考图8，形成间隔层46。I依据本揭露的一些实施例，间隔层46是由氧化硅、氮化硅、氮氧化硅、氧化碳氮化硅(SiOCN)、碳氮化硅(SiOC)、氧化铝或前述的多层所形成。依据本揭露的一些实施例，间隔层46是由SiOCN形成，并可具有单层结构。依据替代实施例，间隔层46具有包含多个层的复合结构。举例而言，间隔层46可包含氧化硅层及氧化硅层上的氮化硅层。间隔层46使用共形沉积方法，例如ALD来形成。
图9绘示间隔层46的蚀刻以形成位于虚拟栅极堆叠38的侧壁上的栅极间隔物48。依据本揭露的一些实施例，执行非等向性蚀刻以蚀刻间隔层46。去除间隔层46的水平部分。此外，由于半导体鳍片36的高度低于虚拟栅极堆叠38的高度，所以半导体鳍片36的侧壁上的间隔层46垂直部分的高度相对较小，因此可在蚀刻中完全去除。或者，间隔层46的一些部分可以留作鳍片间隔物50。另一方面，虚拟栅极堆叠38的侧壁上的间隔层46垂直部分在蚀刻之后具有剩余部分，剩余部分称为栅极间隔物48。由于蚀刻，栅极间隔物48的顶表面比虚拟栅极堆叠38的顶表面低。
图10绘示图9所示结构的剖面图，其中自包含图9中的线A-A的垂直平面获得剖面图。此外，垂直平面与未被虚拟栅极堆叠38及栅极间隔物48覆盖的半导体鳍片36的部分相交。在图10中，依据本揭露的一些实施例，鳍片间隔物50显示为留在半导体鳍片36的侧壁上。依据替代实施例，没有鳍片间隔物留下。因此，使用虚线绘示出鳍片间隔件50，以表示它们可存在或可不存在。
接着如图11所示，蚀刻未被虚拟栅极堆叠38及图9的栅极间隔物48覆盖的半导体鳍片36的露出部分以形成凹部52。相应的步骤在图21所示的制程流程的步骤216中说明。蚀刻是非等向性的，使得直接在图9的虚拟栅极堆叠38下方的半导体鳍片36的部分受到保护而不被蚀刻。在蚀刻半导体鳍片36之后，继续蚀刻以去除STI区34之间的半导体条28的一些部分，使得凹部52在STI区34之间进一步延伸。可以使用例如混合气体HBr/Cl2/O2、混合气体HBr/Cl2/O2或混合气体HBr/Cl2/O2/CF2来进行蚀刻。在形成沟槽52之后，可执行额外的蚀刻以去除如果此时仍留下的剩余的鳍片间隔物50。蚀刻可以是等向性的，且可使用干蚀刻或湿蚀刻来执行。
依据本揭露的一些实施例，在如图11所示的凹陷及蚀刻步骤之后，组内STI区34A的顶表面实质上与组间STI区34B的顶表面齐平。依据替代实施例，调整蚀刻制程，例如调整蚀刻剂的组成，使得组内STI区34A的顶表面低于组间STI区34B的顶表面。无论组内STI区34A及组间STI区34B是否由相同或不同的材料形成，都可以实现这一点。使用虚线53绘示组内STI区34A的下表面。依据图6B所示的一些实施例，组内STI区34A及组间STI区34B是由不同的材料形成，这使得容易调整STI区34A及34B的顶表面高度。
图12至图16绘示自剩余半导体条28成长的重新成长磊晶区56的制程。磊晶区56形成所得的FinFET的源极/漏极区。当相应的FinFET是p型FinFET时，磊晶区56可包含掺杂有硼的硅锗，或者当相应的FinFET是n型FinFET时，磊晶区56可包含硅磷或硅碳磷。
图12绘示磊晶区56进行磊晶的中间阶段。通过磊晶步骤形成的各个磊晶区56可选择性地表示为磊晶区56A。依据其中各个元件是n型FinFET的一些实施例，磊晶区56A包含硅磷，其中磷具有第一浓度，依据一些实施例，浓度可在约1×1018/cm 3至约1×1020/cm3之间。制程气体可包含硅烷及含磷制程气体。此外，可将蚀刻气体，例如HCl加入至制程气体中以达到选择性生长。依据其中各个元件是p型FinFET的一些实施例，磊晶区56A包含硅锗硼，硼具有第一浓度，依据一些实施例，浓度亦可在约1×1018/cm 3至约1×1020/cm3之间。制程气体可包含硅烷、锗烷及含硼制程气体。此外，可将蚀刻气体，例如HCl加入至制程气体中。
然后在图12中的磊晶区56A上执行回蚀刻。因此，去除虚线区57中的磊晶区56A的转角部，所得到的磊晶区56A如图13所示。图12及图13中所示的步骤在图21所示的制程流程的步骤218中说明。当蚀刻磊晶区56A的转角部时，磊晶区56露出的非转角部分也被回蚀刻。然而，磊晶区56A的转角区比非转角部分蚀刻得更快，因此磊晶区56A平滑化且为圆角状。依据本揭露的一些实施例，用制程气体，包含例如HCl的蚀刻气体执行回蚀刻，且制程气体不包含用于沉积磊晶区56的制程气体。举例而言，在回蚀中使用的制程气体不包含硅烷及锗烷。依据本揭露的替代实施例，使用蚀刻气体，包含例如HCl的制程气体及用于沉积磊晶区56的制程气体，像是硅烷及锗烷，来执行回蚀刻。因此，沉积及蚀刻同时发生。控制例如蚀刻气体及沈积气体的流速的制程条件，使得蚀刻速率高于沉积速率以达到净效应为蚀刻。在整个说明书中，将沉积步骤及随后的回蚀刻相结合称为沈积-回蚀刻循环，沉积-回蚀循环的最终结果是沉积。
依据本揭露的一些实施例，回蚀刻例如，在蚀刻期间不在蚀刻腔体中施加偏压功率时，是等向性的，使得磊晶区56A的侧转角区及顶转角区以相似的速率回蚀刻。这可以在相邻的FinFET接近时使用，且理想上限制磊晶区56A的横向生长以防止不同FinFET的磊晶区彼此桥接。依据替代实施例，除了等向性效应，回蚀刻具有非等向性效应，例如，通过在回蚀刻时在蚀刻腔体中施加偏压功率，使得顶转角比侧转角更加平坦。这将导致所得到的合并磊晶区的顶部表面轮廓更平坦，如将在接下来的段落中讨论的那样。
在整个说明书中，磊晶区56A的磊晶被称为层-1沉积。磊晶区56A具有比随后成长的如图15中的磊晶区56B更低的磷浓度、硼浓度或锗浓度。依据本揭露的一些实施例，层-1沉积包含一个沉积-回蚀刻循环或多个沉积-回蚀循环，每个循环产生扩大的磊晶区56A。
图14绘示磊晶区56额外的沉积-回蚀刻循环。依据本揭露的一些实施例，磊晶区56在进一步成长之后具有由实线58标示位置的表面。在磊晶区56上执行回蚀刻，使表面凹陷至虚线60标示的位置。额外的沉积-回蚀刻循环的制程气体及条件可类似于之前的沉积-回蚀刻循环中相应的制程气体及条件。依据一些实施例，在第二沉积-回蚀刻循环中成长的磊晶区也是磊晶区56A，具有与图12中绘示的磊晶区56A相同的组成。依据替代实施例，第二沉积-回蚀刻循环中成长的磊晶区是磊晶区56B，将在后续段落中讨论。
图15绘示的连续成长，或指成长及回蚀刻，以形成磊晶区56(以下称为56B)，造成离散的磊晶区56合并以形成连续的磊晶区56。可形成气隙70并密封在磊晶区56中。依据本揭露的一些实施例，每一个气隙70中包含圆形底部部分及三角形顶部部分。如图所示，三角形顶部具有实质上直的边缘。气隙70也可具有其它形状，形状取决于磊晶制程及磊晶区56的材料。半导体鳍片36的位置亦显示于图中。由于半导体鳍片36不在所示的平面内，所以标示为虚线。
图12至图16所示的沉积步骤可包含用于形成磊晶区56A的层-1沉积及用于形成磊晶区56A上的磊晶区56B的层-2沉积步骤。磊晶区56A及56B的组合称为磊晶区56。磊晶区56B具有与磊晶区56A不同的组成。举例而言，磊晶区56B可具有比磊晶区56A更高的掺杂浓度。依据相应的各个元件是n型FinFET的一些实施例，磊晶区56B包含硅磷，硅磷当中的第二磷浓度高于磊晶区56A的第一磷浓度。举例而言，第一磷浓度可在约1×1018/cm3至约1×1010/cm3的范围之间，第二磷浓度可在约1×1019/cm3至约1×1021/cm3的范围之间。第二磷浓度可比第一磷浓度高一个数量级、二个数量级以上。
依据相应的各个元件是p型FinFET的一些实施例，磊晶区56B包含硅锗硼，硅锗硼的硼具有第二硼浓度，高于磊晶区56A中的第一硼浓度。举例而言，第一硼浓度可在约1×1018/cm3至约1×1010/cm3的范围之间，第二硼浓度可在约1×1019/cm3至约1×1021/cm3的范围之间。第二硼浓度可比第一硼浓度高一个数量级、二个数量级或更高。若SiGeB用于p型FinFET，则在磊晶区56B中的锗原子百分比也可高于磊晶区56A中的锗原子百分比。
依据一些实施例，自层-1沉积至层-2沉积的转变发生在磊晶区56合并之前。所得到的结构类似于图15所示，其中磊晶区56B彼此合并，而磊晶区56A不合并。依据替代实施例，自层-1沉积至层-2沉积的转变发生在磊晶区56合并之后。在所得到的结构中，磊晶区56A(而不是56B)将彼此合并。层1沉积及层-2沉积中的每一个可包含一个或多个沉积-回蚀刻循环。
离散磊晶区56的合并需要磊晶区56的横向成长，当磊晶区56成长至高于STI区34的顶表面时发生横向生长，因此无STI区34的区域会避免侧向生长。依据本揭露的一些实施例，组内STI区34A具有如虚线53所示的顶表面，此顶表面低于组间STI区34B顶表面，因此最外部磊晶区56的外侧壁比面向组间STI区34A的内侧壁更晚开始横向生长。这降低了磊晶区56桥接至相邻FinFET的磊晶区的可能性，同时维持了用于合并相同FinFET的磊晶区56的横向生长。
接着，执行回蚀刻，其中虚线区59表示在回蚀刻期间去除的部分磊晶区56。得到的结构如图16所示。应当理解地，除了转角区之外的磊晶区56露出部分亦被回蚀刻。然而，磊晶区56的转角部比其他区蚀刻得更快，因此磊晶区56平滑化且为圆角状。
在磊晶区56的形成完成之后，磊晶区56的顶表面可类似于图16所示，存在轻微的上下拓扑。顶表面也可类似于图17所示，其中磊晶区56的顶表面具有直接在多个半导体条28上延伸的平坦部分，磊晶区56的顶表面的平坦部分在离散的磊晶区56彼此连接的位置上没有可区分的凹陷。这是通过例如在合并磊晶区56之后的至少一个沉积-回蚀刻或通过在磊晶区56合并之后执行多个沉积-回蚀刻循环而实现，其中每个沉积-回蚀刻循环皆造成顶部表面平坦化。
随后，执行多个制程步骤以完成FinFET的形成。如图17所示，在磊晶区56和虚拟栅极堆叠38上形成接触蚀刻停止层(Contact etch stop layer，CESL)72及层间介电质(Inter-Layer Dielectric，ILD)74，可参见图9。相应的步骤在图21所示的制程流程的步骤220中说明。执行平面化，例如使用化学机械抛光(Chemical Mechanical Polish，CMP)或机械研磨的以除去CESL 72及ILD 74的多余部分，直到露出如图9的虚拟栅极堆叠38。用替换栅极取代虚拟栅极堆叠38。未显示形成替换栅极的步骤。然而，在图20中显示所得到的替换栅极80。如图20所说明，替换栅极80包含位于相应半导体鳍片36的顶表面及侧壁上的栅极介电质76以及栅极介电质76上的栅极电极78。栅极介电质76可包含经由热氧化形成的界面层。栅极介电质76的形成还可包含一个或多个沉积步骤，且所得到的栅极介电质76的形成层可包含高k介电质材料。然后栅极电极78形成在栅极介电质76上，栅极电极78可由金属层形成。
在形成替换栅极80之后，执行图18所示的制程步骤，蚀刻ILD 74及CESL72以形成接触开口82，使得磊晶区56露出。相应的步骤在图21所示的制程流程的步骤222中说明。接着，形成金属层84及金属氮化物层86。依据本揭露的一些实施例，金属层84由钛形成，金属氮化物层86由氮化钛形成。层84及86至少形成在磊晶区56的顶表面上，并可以是延伸至磊晶区56的侧壁及面向下的小平面上的共形层。接着参考图19执行退火，并且在所得的FinFET90的源/漏区的磊晶区56的表面上形成源极/漏极硅化物区88。相应的步骤在图21所示的制程流程的步骤224中说明。然后源极/漏极接触插塞92形成在ILD74中，并电性连接至相应的源极/漏极硅化物区88。FinFET 90就此形成。
图20绘示FinFET 90的剖面图，图20是自图19中的平面交叉线20-20获得剖面图。图20绘示多个替换栅极80及多个源极/漏极区56。多个源极/漏极区56由多个替换栅极80共享作为共用源极区或共用漏极区。
本揭露的实施例具有一些有利的特征。组内STI区限制了磊晶区的生长，因而有助于形成气隙。此外，磊晶源极/漏极区的沉积及蚀刻导致磊晶源极/漏极区的顶表面具有更平坦的顶表面，所得到的FinFET可实现更好的性能。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成延伸进入半导体基板的多个隔离区；凹陷这些隔离区，使得这些隔离区之间的多个半导体条的部分突出高于这些隔离区以形成多个半导体鳍片；凹陷这些半导体鳍片以形成多个凹部；自这些凹部磊晶成长第一半导体材料；蚀刻第一半导体材料；以及自已回蚀刻的第一半导体材料磊晶成长第二半导体材料。
在一实施例中，蚀刻第一半导体材料是在磊晶成长第一半导体材料之后执行。
在一实施例中，第二半导体材料与第一半导体材料不同。
在一实施例中，第二半导体材料具有比第一半导体材料更高的n型掺杂浓度。
在一实施例中，第二半导体材料具有比第一半导体材料更高的p型掺杂浓度。
在一实施例中，自不同这些凹部开始成长的第二半导体材料彼此合并，自不同这些凹部开始成长的第一半导体材料彼此不合并。
在一实施例中，回蚀刻包含非等向性蚀刻。
在一实施例中，回蚀刻包含等向性蚀刻。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成栅极堆叠在第一半导体鳍片及第二半导体鳍片上；蚀刻第一半导体鳍片该第二半导体鳍片以形成第一凹部及第二凹部；分别自第一凹部及第二凹部成长第一磊晶区及第二磊晶区；回蚀刻第一磊晶区及第二磊晶区；以及分别自第一磊晶区及第二磊晶区成长第三磊晶区及第四磊晶区。
在一实施例中，当第一磊晶区及第二磊晶区彼此间隔开时，执行回蚀刻第一磊晶区及第二磊晶区。
在一实施例中，当第一磊晶区及第二磊晶区彼此接合时，执行回蚀刻第一磊晶区及第二磊晶区。
在一实施例中，第三磊晶区及第四磊晶区彼此连接，且具有气隙密封在第三磊晶区与第四磊晶区连接处的下方。
上述方法还包含形成第一隔离区在第一半导体鳍片及第二半导体鳍片之间该第一隔离区具有第一底面；以及形成第二隔离区在第一半导体鳍片的外侧上，其中第一隔离区及第二隔离区位于第一半导体鳍片的相对侧上，第二隔离区具有比该第一底面低的一第二底面。
在一实施例中，形成第一隔离区及形成第二隔离区是在共同的制程中执行。
在一实施例中，在不同的处理制程中执行形成第一隔离区及形成第二隔离区，第一隔离区及第二隔离区是由不同材料所构成。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成栅极堆叠在半导体鳍片上；自半导体鳍片成长磊晶区以形成源极/漏极区的第一部分；蚀刻磊晶区；再成长磊晶区；以及形成硅化物区在磊晶区的顶表面上。
在一实施例中，在蚀刻磊晶区时，回蚀刻磊晶区的转角区。
在一实施例中，使用不含硅及锗的制程气体执行蚀刻该磊晶区。
在一实施例中，使用氯化氢作为制程气体执行蚀刻磊晶区。
在一实施例中，使用包含硅或锗的第一制程气体及包含氯化氢的第二制程气体来执行成长磊晶区。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成第一隔离区及第二隔离区，在第一隔离区及第二隔离区之间具有半导体鳍片，其中第一隔离区相较于第二隔离区延伸至更深的半导体基板内；使半导体鳍片凹陷，以在第一隔离区及第二隔离区之间形成凹陷；执行第一磊晶自凹部成长半导体区；蚀刻半导体区；以及执行第二磊晶以扩大半导体区。在一实施例中，形成第一隔离区及第二隔离区在分开的制程中执行。在一实施例中，第一隔离区及第二隔离区由不同的介电质材料形成。在一实施例中，形成第一隔离区及第二隔离区是在共同的制程中执行。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成延伸至半导体基板中的第一隔离区及第二隔离区域；形成第一半导体鳍片及第二半导体鳍片，其中第一半导体鳍片在第一隔离区及第二隔离区之间，第二隔离区在第一半导体鳍片及第二半导体鳍片之间，其中第一隔离区相较于第二隔离区延伸进入更深的半导体基板；使第一半导体鳍片及第二半导体鳍片凹陷，分别形成第一凹部及第二凹部；以及自第一凹部及第二凹部成长半导体区，其中气隙密封在半导体区下方，且气隙与第二隔离区域重叠。此方法还包含蚀刻半导体区；以及执行第二磊晶以扩大半导体区。在一实施例中，执行生长半导体区以沉积第一半导体材料，并且在第二磊晶中沉积不同于第一半导体材料的第二半导体材料。
依据本揭露的一些实施例，一种鳍式场效晶体管的制造方法包含形成第一隔离区；形成第二隔离区，其中半导体条位于第一隔离区及第二隔离区之间，第一隔离区及第二隔离区由不同的材料形成；凹陷第一隔离区及第二隔离区，使得半导体条的一部分突出高于第一隔离区及第二隔离区以外形成半导体鳍片；形成栅极堆叠在半导体鳍片的第一部分上；蚀刻半导体鳍片的第二部分以形成凹部；自凹部成长第一半导体材料；蚀刻第一半导体材料；以及在第一半导体材料上成长第二半导体材料。在一实施例中，气隙密封在第一及第二半导体材料之下。在一实施例中，第二半导体材料具有不同于第一半导体材料的组成。
上述概述了几个实施例的特征，使得所属领域具有通常知识者可更好地理解本揭露的各方面。所属领域具有通常知识者应当理解，他们可轻易地以本揭露内容为基础设计或修改以用于执行与本文介绍的实施例具有相同目的或实现相同优点的其它制程及结构。本领域技术人员还应当意识到，这种等同的结构不脱离本揭露的精神及范围，并且在不脱离本揭露的精神及范围的情况下，它们可以进行各种改变，替换及变更。

Claims (10)

1.一种鳍式场效晶体管的制造方法，其特征在于，包含：
形成延伸进入一半导体基板的多个隔离区；
凹陷所述多个隔离区，使得所述多个隔离区之间的多个半导体条的部分突出高于所述多个隔离区以形成多个半导体鳍片；
凹陷所述多个半导体鳍片以形成多个凹部；
自所述多个凹部磊晶成长一第一半导体材料；
蚀刻该第一半导体材料；以及
自已回蚀刻的该第一半导体材料磊晶成长一第二半导体材料。
2.根据权利要求1所述的鳍式场效晶体管的制造方法，其特征在于，蚀刻该第一半导体材料是在磊晶成长该第一半导体材料之后执行。
3.根据权利要求1所述的鳍式场效晶体管的制造方法，其特征在于，自不同所述凹部开始成长的该第二半导体材料彼此合并，自不同所述凹部开始成长的该第一半导体材料彼此分离。
4.一种鳍式场效晶体管的制造方法，其特征在于，包含：
形成一栅极堆叠在一第一半导体鳍片及一第二半导体鳍片上；
蚀刻该第一半导体鳍片及该第二半导体鳍片以形成一第一凹部及一第二凹部；
分别自该第一凹部及该第二凹部成长一第一磊晶区及一第二磊晶区；
回蚀刻该第一磊晶区及该第二磊晶区；以及
分别自该第一磊晶区及该第二磊晶区成长一第三磊晶区及一第四磊晶区。
5.根据权利要求4所述的鳍式场效晶体管的制造方法，其特征在于，当该第一磊晶区及该第二磊晶区彼此间隔开时，执行回蚀刻该第一磊晶区及该第二磊晶区。
6.根据权利要求4所述的鳍式场效晶体管的制造方法，其特征在于，当该第一磊晶区及该第二磊晶区彼此接合时，执行回蚀刻该第一磊晶区及该第二磊晶区。
7.根据权利要求4所述的鳍式场效晶体管的制造方法，其特征在于，该第三磊晶区及该第四磊晶区彼此连接，且具有一气隙密封在该第三磊晶区与该第四磊晶区连接处的下方。
8.根据权利要求4所述的鳍式场效晶体管的制造方法，其特征在于，还包含：
形成一第一隔离区在该第一半导体鳍片及该第二半导体鳍片之间，该第一隔离区具有一第一底面；以及
形成一第二隔离区在该第一半导体鳍片的外侧上，其中该第一隔离区及该第二隔离区位于该第一半导体鳍片的相对侧上，其中该第二隔离区具有比该第一底面低的一第二底面。
9.根据权利要求8所述的鳍式场效晶体管的制造方法，其特征在于，在不同的处理制程中执行形成该第一隔离区及形成该第二隔离区，该第一隔离区及该第二隔离区是由不同材料所构成。
10.一种鳍式场效晶体管的制造方法，其特征在于，包含：
形成一栅极堆叠在一半导体鳍片上；
自该半导体鳍片成长一磊晶区以形成一源极/漏极区的一部分；
蚀刻该磊晶区；
再成长该磊晶区；以及
形成一硅化物区在该磊晶区的顶表面上。
CN201711292065.8A 2017-07-31 2017-12-08 鳍式场效晶体管的制造方法 Active CN109326561B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/664,032 2017-07-31
US15/664,032 US10141431B1 (en) 2017-07-31 2017-07-31 Epitaxy source/drain regions of FinFETs and method forming same

Publications (2)

Publication Number Publication Date
CN109326561A true CN109326561A (zh) 2019-02-12
CN109326561B CN109326561B (zh) 2021-05-14

Family

ID=64315611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711292065.8A Active CN109326561B (zh) 2017-07-31 2017-12-08 鳍式场效晶体管的制造方法

Country Status (5)

Country Link
US (2) US10141431B1 (zh)
KR (1) KR102117979B1 (zh)
CN (1) CN109326561B (zh)
DE (1) DE102017124145B4 (zh)
TW (1) TWI641031B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115719734A (zh) * 2022-11-30 2023-02-28 联合微电子中心有限责任公司 一种应变半导体结构的制作方法
CN116031299A (zh) * 2021-10-26 2023-04-28 联华电子股份有限公司 横向扩散金属氧化物半导体元件

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559656B2 (en) * 2018-05-02 2020-02-11 Globalfoundries Inc. Wrap-all-around contact for nanosheet-FET and method of forming same
US10840345B2 (en) * 2018-11-13 2020-11-17 International Business Machines Corporation Source and drain contact cut last process to enable wrap-around-contact
DE102019118613B4 (de) 2018-11-29 2024-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Begrenzte source-/drain-epitaxiebereiche und verfahren zu deren herstellung
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
US10903331B2 (en) * 2019-03-25 2021-01-26 International Business Machines Corporation Positioning air-gap spacers in a transistor for improved control of parasitic capacitance
US11038058B2 (en) 2019-04-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102760190B1 (ko) 2019-05-16 2025-01-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102020121514B4 (de) * 2019-10-30 2025-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11387365B2 (en) * 2020-04-01 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device for recessed fin structure having rounded corners
US11302662B2 (en) * 2020-05-01 2022-04-12 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
TWI834038B (zh) * 2020-05-28 2024-03-01 台灣積體電路製造股份有限公司 具有均勻階梯高度之淺溝槽隔離結構
US11515165B2 (en) 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12243783B2 (en) 2021-02-04 2025-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain recess formation with metal-comprising masking layers and structures resulting therefrom
TWI840770B (zh) * 2021-04-22 2024-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160149036A1 (en) * 2014-11-25 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
CN106531797A (zh) * 2015-09-11 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN106653750A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843244B1 (ko) 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9287382B1 (en) * 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9905641B2 (en) * 2015-09-15 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9620416B1 (en) 2015-11-18 2017-04-11 International Business Machines Corporation Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance
US9793404B2 (en) * 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same
US10490552B2 (en) 2015-12-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having flat-top epitaxial features and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160149036A1 (en) * 2014-11-25 2016-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
CN106531797A (zh) * 2015-09-11 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN106653750A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116031299A (zh) * 2021-10-26 2023-04-28 联华电子股份有限公司 横向扩散金属氧化物半导体元件
CN115719734A (zh) * 2022-11-30 2023-02-28 联合微电子中心有限责任公司 一种应变半导体结构的制作方法

Also Published As

Publication number Publication date
TW201911389A (zh) 2019-03-16
KR20190013400A (ko) 2019-02-11
TWI641031B (zh) 2018-11-11
DE102017124145A1 (de) 2019-01-31
US20190097026A1 (en) 2019-03-28
US10777664B2 (en) 2020-09-15
US10141431B1 (en) 2018-11-27
CN109326561B (zh) 2021-05-14
DE102017124145B4 (de) 2023-04-06
KR102117979B1 (ko) 2020-06-03

Similar Documents

Publication Publication Date Title
CN109326561A (zh) 鳍式场效晶体管的制造方法
US11923456B2 (en) Semiconductor devices
US10937894B2 (en) Structure of a fin field effect transistor (FinFET)
TWI682443B (zh) 半導體結構與其形成方法
US10388792B2 (en) FinFET with rounded source/drain profile
TWI645461B (zh) 半導體元件及其製造方法
TWI544529B (zh) 鰭狀場效電晶體裝置與其形成方法
CN110783272B (zh) 鳍式场效应晶体管的截断工艺方法
KR20170078524A (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
TW201735352A (zh) 半導體結構與其製作方法
CN111106176B (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
KR20200137405A (ko) 반도체 장치
TW201725731A (zh) 鰭型場效電晶體結構及其製造方法
TW201735364A (zh) 鰭式場效電晶體及其製造方法
TW202008505A (zh) 半導體元件之製造方法
US20240387548A1 (en) Fin field-effect transistor and method of forming the same
KR102584045B1 (ko) 콘택 플러그를 위한 넓은 랜딩 에리어를 갖는 에피택시 영역
TW202333307A (zh) 積體電路結構及其形成方法
US11056392B2 (en) FinFET devices having gate stacks with protruding parts and method of forming the same
US12136624B2 (en) Fin Field-Effect Transistor and method of forming the same
KR20250039893A (ko) 낮은 기생 커패시턴스를 갖는 격리 영역들의 형성
CN116741802A (zh) 制造半导体器件的方法和半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant