CN109300904B - 3d-nand闪存的形成方法 - Google Patents

Abstract

一种3D‑NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。所述方法提高了3D‑NAND闪存的性能。

Description

3D-NAND闪存的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D-NAND闪存的形成方法。

背景技术

快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D-NAND闪存。

然而，现有技术中，3D-NAND闪存的性能较差。

发明内容

本发明解决的问题是提供一种3D-NAND闪存的形成方法，以提高3D-NAND闪存的性能。

为解决上述问题，本发明提供一种3D-NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。

可选的，形成所述堆叠结构、沟道结构、漏掺杂区和附加掺杂区的步骤包括：在所述半导体衬底上形成复合介质层，所述复合介质层包括若干层交错层叠的牺牲层和绝缘层；在所述复合介质层中形成沟道孔；在所述沟道孔中形成所述沟道结构；形成所述沟道结构后，去除牺牲层，形成开口；在所述开口中形成导电层，所述堆叠结构包括绝缘层和导电层。

可选的，在所述沟道孔中形成所述沟道结构的步骤包括：在所述沟道孔中形成初始沟道结构，所述初始沟道结构包括沟道层、沟道介质层和半导体连接层，所述沟道层和所述沟道介质层均沿垂直于半导体衬底表面方向延伸，所述半导体连接层位于沟道介质层的顶部表面，所述沟道层位于所述沟道介质层和所述半导体连接层的外侧；采用第一离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成漏掺杂区；采用第二离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成附加掺杂区。

可选的，所述沟道层与半导体连接层的材料相同。

可选的，所述半导体衬底中具有阱离子，所述阱离子的导电类型与所述漏掺杂区的导电类型相同。

可选的，当所述3D-NAND闪存的类型为N型时，所述漏掺杂区的导电类型为N型，所述附加掺杂区的导电类型为P型。

可选的，当所述3D-NAND闪存的类型为P型时，所述漏掺杂区的导电类型为P型，所述附加掺杂区的导电类型为N型。

可选的，所述附加掺杂区投影在半导体衬底表面的面积与所述漏掺杂区投影在半导体衬底表面的面积之比值为4/5～6/5。

可选的，还包括：形成金属衬底；所述金属衬底位于所述半导体衬底的底部。

可选的，所述沟道结构还包括：位于所述漏掺杂区和附加掺杂区上表面的金属硅化物层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的3D-NAND闪存的形成方法中，所述沟道结构中顶部区域具有漏掺杂区和附加掺杂区，所述附加掺杂区位于所述漏掺杂区的侧部，所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。在3D-NAND执行擦除操作时，附加掺杂区能够提供多子注入至沟道层，进而穿过隧穿介质层进入存储层中，实现对存储层中所存储的电荷的擦除。因此，在擦除过程中，电流相对较大，擦除效率高。由于3D-NAND闪存在擦除操作时，无需依赖半导体衬底注入多子，因此半导体衬底的导电类型的选择不受限制。当3D-NAND闪存为N型时，半导体衬底的导电类型可选择为N型，当3D-NAND闪存为P型时，半导体衬底的导电类型可选择为P型。这样使得3D-NAND闪存的读操作方便，具体表现在：在读操作的时候，无需在半导体衬底中形成反型层，操作电压可降低，使得读操作较为方便执行。综上，提高了3D-NAND闪存的性能。

其次，在读操作的时候，无需在半导体衬底中形成反型层，相应的，无需形成源线掺杂层，这样减少了工艺步骤，降低了工艺成本。

附图说明

图1是一种3D-NAND闪存的结构示意图；

图2至图9是本发明一实施例中3D-NAND闪存形成过程的结构示意图；

图10至图13是本发明另一实施例中3D-NAND闪存形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术的3D-NAND闪存的性能较差。

一种3D-NAND闪存，3D-NAND闪存的类型为N型，参考图1，3D-NAND闪存包括：半导体衬底120；位于半导体衬底120上的堆叠结构，所述堆叠结构包括交错层叠的绝缘层和控制栅130；贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底120表面方向延伸的沟道层150和存储器层160，所述存储器层160包括阻挡介质层、存储层和隧穿介质层；位于所述沟道结构中顶部区域的N型漏掺杂区170。

在3D-NAND执行擦除操作的方式主要有两种，一种为衬底体擦除，另一种为GIDL(gate induced drain leakage，栅致漏极泄露)擦除。

对于上述3D-NAND闪存，衬底体擦除的方式为：在栅极结构和半导体衬底120上分别施加电压，使空穴从半导体衬底120进入沟道层，进而穿过隧穿介质层进入存储层中，空穴和存储层中的电子复合。

对于上述3D-NAND闪存，GIDL擦除的方式为：在栅极结构和N型漏掺杂区170上分别施加电压，使空穴从N型漏掺杂区170进入沟道层，进而穿过隧穿介质层进入存储层中，空穴和存储层中的电子复合。

通常，衬底体擦除比GIDL擦除具有优势，表现在：当3D-NAND闪存的类型为N型时，所述半导体衬底120的导电类型为P型，而空穴在P型的半导体衬底120中为多子，因此半导体衬底120容易将空穴注入沟道层中，在擦除过程中，电流相对较大，擦除效率高。

在此基础上，由于所述半导体衬底120的导电类型为P型，因此导致3D-NAND闪存的读操作存在诸多不便，具体表现在：在执行读操作的过程中，需要在半导体衬底中形成反型层，这样需要提供较大的操作电压。综上，导致3D-NAND闪存的性能降低。

在此基础上，本发明提供一种3D-NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。所述方法提高了3D-NAND闪存的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图9是本发明一实施例中3D-NAND闪存形成过程的结构示意图。

参考图2，提供半导体衬底200。

所述半导体衬底200的材料包括单晶硅或多晶硅。

所述半导体衬底200中具有阱离子，所述阱离子的导电类型与后续形成的漏掺杂区的导电类型相同。

本实施例中，还包括：形成金属衬底201，所述金属衬底201位于所述半导体衬底200的底部。

所述金属衬底201的材料包括金属硅化物材料，如WSi。

接着，在半导体衬底200上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底200表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。

下面具体介绍形成所述堆叠结构、沟道结构、漏掺杂区和附加掺杂区的步骤。

继续参考图2，在半导体衬底200上形成复合介质层210，所述复合介质层210包括若干层交错层叠的牺牲层211和绝缘层212，复合介质层210的顶层和底层均为绝缘层212。

所述复合介质层210中各层由下到上层叠，复合介质层210中各层层叠的方向垂直于半导体衬底200的表面。

本实施例中，所述绝缘层212的材料为氧化硅，所述牺牲层211的材料为氮化硅。

形成绝缘层212的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或者低压化学气相沉积工艺。形成牺牲层211的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或者低压化学气相沉积工艺。

参考图3，在所述复合介质层210中形成沟道孔220。

形成所述沟道孔220的工艺包括各向异性干刻工艺。

参考图4，在所述沟道孔220中形成初始沟道结构。

所述初始沟道结构包括存储器层241、沟道层242、沟道介质层243和半导体连接层244，所述沟道层242和所述沟道介质层243均沿垂直于半导体衬底200表面方向延伸，所述半导体连接层244位于沟道介质层243的顶部表面，所述沟道层242位于所述沟道介质层243和所述半导体连接层244的外侧；所述存储器层241位于所述沟道层242的外侧。

所述存储器层241沿垂直于半导体衬底200表面方向延伸。

所述存储器层241包括阻挡介质层、存储层和隧穿介质层，所述阻挡介质层、存储层和隧穿介质层在垂直于沟道结构侧壁且自沟道结构外至沟道结构内的方向依次层叠。

所述阻挡介质层和所述隧穿介质层的材料为氧化硅，所述存储层的材料为氮化硅。

所述沟道层242的材料为多晶硅。

所述沟道层242与半导体连接层244的材料相同。

参考图5，采用第一离子注入工艺在部分所述半导体连接层244中、以及半导体连接层244侧部的部分所述沟道层242中形成漏掺杂区251；采用第二离子注入工艺在部分所述半导体连接层244中、以及半导体连接层244侧部的部分所述沟道层242中形成附加掺杂区252。

进行第一离子注入工艺后，进行第二离子注入工艺；或者，进行第二离子注入工艺后，进行第一离子注入工艺。

此时，在所述沟道孔220中形成了沟道结构，所述漏掺杂区251和附加掺杂区252位于沟道结构的顶部。

所述沟道结构包括沟道层242、沟道介质层243、存储器层241、以及漏掺杂区251和附加掺杂区252。

所述附加掺杂区252位于所述漏掺杂区251的侧部，且所述漏掺杂区251和附加掺杂区252均覆盖于部分所述沟道层242之上，所述附加掺杂区252的导电类型与所述漏掺杂区251的导电类型相反。

所述漏掺杂区251构成3D-NAND闪存的漏区。

当所述3D-NAND闪存的类型为N型时，所述漏掺杂区251的导电类型为N型，所述附加掺杂区252的导电类型为P型。

当所述3D-NAND闪存的类型为P型时，所述漏掺杂区251的导电类型为P型，所述附加掺杂区252的导电类型为N型。

所述附加掺杂区252中具有附加离子，所述附加离子的浓度为10E18atom/cm³～10E21atom/cm³。

所述附加掺杂区252投影在半导体衬底200表面的面积与所述漏掺杂区251投影在半导体衬底200表面的面积之比值为4/5～6/5。

所述附加掺杂区252与所述漏掺杂区251邻接。

所述附加掺杂区252的作用包括：当所述3D-NAND闪存的类型为N型时，在3D-NAND执行擦除操作时，空穴由附加掺杂区252注入至沟道层242，进而穿过隧穿介质层进入存储层中，空穴和存储层中的电子复合；当所述3D-NAND闪存的类型为P型时，在3D-NAND执行擦除操作时，电子由附加掺杂区252注入至沟道层242，进而穿过隧穿介质层进入存储层中，电子和存储层中的空穴复合。

在3D-NAND执行擦除操作时，附加掺杂区252能够提供多子注入至沟道层242，进而穿过隧穿介质层进入存储层中，实现对存储层中存储的电荷的擦除。因此，在擦除过程中，电流相对较大，擦除效率高。

参考图6，在所述沟道结构和所述复合介质层210上形成顶层介质层260。

所述顶层介质层260的材料为氧化硅、氮氧化硅或碳氧化硅。形成所述顶层介质层260的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。

参考图7，形成贯穿顶层介质层260和所述复合介质层210的栅极隔槽270。

本实施例中，在读操作的时候，无需在半导体衬底200中形成反型层，相应的，无需在栅极隔槽270底部的半导体衬底200中形成源线掺杂层，这样减少了工艺步骤，降低了工艺成本。

参考图8，形成所述栅极隔槽270后，去除牺牲层211，形成开口280。

参考图9，在所述开口280(参考图8)中形成导电层290。

所述绝缘层212和相邻层绝缘层212之间的材料层构成堆叠结构300。本实施例中，堆叠结构300包括绝缘层212和导电层290。

由于3D-NAND闪存在擦除操作时，无需依赖半导体衬底注入多子，因此半导体衬底200的导电类型的选择不受限制。当3D-NAND闪存为N型时，半导体衬底200的导电类型可选择为N型，当3D-NAND闪存为P型时，半导体衬底200的导电类型可选择为P型。这样使得3D-NAND闪存的读操作方便，具体表现在：在读操作的时候，无需在半导体衬底200中形成反型层，操作电压可降低，使得读操作较为方便执行。综上，提高了3D-NAND闪存的性能。

本发明还提供一种采用上述方法形成的3D-NAND闪存，请参考图9，包括：半导体衬底200；位于半导体衬底200上的堆叠结构300；贯穿所述堆叠结构300的沟道结构，所述沟道结构包括沿垂直于半导体衬底200表面方向延伸的沟道层242、以及位于所述沟道结构顶部的漏掺杂区251和附加掺杂区252；所述附加掺杂区252位于所述漏掺杂区251的侧部，且所述漏掺杂区251和附加掺杂区252均覆盖于部分所述沟道层之上，所述附加掺杂区252的导电类型与所述漏掺杂区251的导电类型相反。

当所述3D-NAND闪存的类型为N型时，所述漏掺杂区251的导电类型为N型，所述附加掺杂区252的导电类型为P型。

当所述3D-NAND闪存的类型为P型时，所述漏掺杂区251的导电类型为P型，所述附加掺杂区252的导电类型为N型。

所述附加掺杂区252中具有附加离子，所述附加离子的浓度为10E18atom/cm³～10E21atom/cm³。

所述附加掺杂区252投影在半导体衬底200表面的面积与所述漏掺杂区251投影在半导体衬底200表面的面积之比值为4/5～6/5。

所述附加掺杂区252与所述漏掺杂区251邻接。

所述半导体衬底200中具有阱离子，所述阱离子的导电类型与所述漏掺杂区251的导电类型相同。

所述沟道结构还包括：沿垂直于半导体衬底200表面方向延伸的存储器层241，所述存储器层241位于所述沟道层242的外侧；所述存储器层241包括阻挡介质层、存储层和隧穿介质层，所述阻挡介质层、存储层和隧穿介质层在垂直于沟道结构侧壁且自沟道结构外至沟道结构内的方向依次层叠。

所述3D-NAND闪存还包括：位于所述半导体衬底200底部的金属衬底201。

所述金属衬底201的材料包括金属硅化物材料，所述金属硅化物材料包括WSi。

所述半导体衬底200的材料包括多晶硅或单晶硅。

本实施例提供的3D-NAND闪存中，由于3D-NAND闪存在擦除操作时，无需依赖半导体衬底200注入多子，因此半导体衬底200的导电类型的选择不受限制。当3D-NAND闪存为N型时，半导体衬底200的导电类型可选择为N型，当3D-NAND闪存为P型时，半导体衬底200的导电类型可选择为P型。这样使得3D-NAND闪存的读操作方便，具体表现在：在读操作的时候，无需在半导体衬底200中形成反型层，操作电压可降低，使得读操作较为方便执行。综上，提高了3D-NAND闪存的性能。

当3D-NAND闪存为N型时，半导体衬底200的导电类型可选择为N型，半导体衬底200的电阻率降低。

本发明另一实施例还提供一种3D-NAND闪存的形成方法，本实施例与前一实施例的区别在于：形成的沟道结构还包括位于所述漏掺杂区和附加掺杂区上表面的金属硅化物层。

参考图10，图10为在图5基础上的示意图，进行金属硅化工艺处理，在所述漏掺杂区251和附加掺杂区252上表面形成金属硅化物层310。

后续会在金属硅化物层310上形成插塞，所述金属硅化物层310能够降低插塞与漏掺杂区251之间的接触电阻、以及降低插塞与附加掺杂区252之间的接触电阻；其次，插塞与金属硅化物层310接触，以实现插塞分别与漏掺杂区251和附加掺杂区252的电学连接，因此无需考虑插塞与漏掺杂区251和附加掺杂区252之间的接触位置偏移的问题。

所述金属硅化工艺处理包括：在漏掺杂区251和附加掺杂区252上表面形成金属层；对金属层进行退火处理，使金属层分别与部分漏掺杂区251和部分附加掺杂区252反应，形成金属硅化物层310。

参考图11，在沟道结构和复合介质层上形成顶层介质层360；形成贯穿顶层介质层360和所述复合介质层210的栅极隔槽370。

参考图12，形成所述栅极隔槽370后，去除牺牲层211，形成开口380。

参考图13，在所述开口380中形成导电层390。

相应的，本实施例还提供一种采用上述方法形成的3D-NAND闪存，本实施例的3D-NAND闪存与前一实施例的3D-NAND闪存的区别在于：所述沟道结构还包括：位于所述漏掺杂区251和附加掺杂区252上表面的金属硅化物层310。关于本实施例中与前一实施例中相同的部分，不再详述。

本发明还提供上述3D-NAND闪存的工作方法，以图9中的3D-NAND闪存为示例进行说明，3D-NAND闪存的工作方法包括：进行擦除操作，在擦除操作的过程中，由所述附加掺杂区252提供多子注入至沟道层242中。

具体的，在擦除操作的过程中，由所述附加掺杂区252提供多子注入至沟道层242中，进而穿过隧穿介质层进入存储层中，与存储层中所存储的电荷复合。

需要说明的是，在擦除操作的过程中，所述附加掺杂区252提供的多子在注入至沟道层242中的过程中会绕开漏掺杂区251，即附加掺杂区252提供多子不会流经漏掺杂区251。

所述3D-NAND闪存的工作方法还包括：进行编程操作；在编程操作的过程中，由所述漏掺杂区251提供多子注入至沟道层242中，进而穿过隧穿介质层进入存储层中。

当半导体衬底的导电类型与漏掺杂区251的导电类型一致时，在进行编程操作的过程中，半导体衬底也会提供多子注入至沟道层242中，进而穿过隧穿介质层进入存储层中。

需要说明的是，在编程操作的过程中，所述漏掺杂区251提供的多子在注入至沟道层242中的过程中会绕开附加掺杂区252，即漏掺杂区251提供多子不会流经附加掺杂区252。

所述3D-NAND闪存的工作方法还包括：进行读取操作；在读取操作的过程中，由所述漏掺杂区251提供多子注入至沟道。

层242中，并流经半导体衬底200。具体的，在读取操作的过程中，由所述漏掺杂区251提供多子依次流经沟道层242、半导体衬底200和金属衬底201。

需要说明的是，在读取操作的过程中，所述漏掺杂区251提供的多子在注入至沟道层242中的过程中会绕开附加掺杂区252，即漏掺杂区251提供多子不会流经附加掺杂区252。

图13中3D-NAND闪存的工作方法参照图9中3D-NAND闪存的工作方法，不再详述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种3D-NAND闪存的形成方法，其特征在于，包括：

提供半导体衬底；

在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；

所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。

2.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，形成所述堆叠结构、沟道结构、漏掺杂区和附加掺杂区的步骤包括：

在所述半导体衬底上形成复合介质层，所述复合介质层包括若干层交错层叠的牺牲层和绝缘层；

在所述复合介质层中形成沟道孔；

在所述沟道孔中形成所述沟道结构；

形成所述沟道结构后，去除牺牲层，形成开口；

在所述开口中形成导电层，所述堆叠结构包括绝缘层和导电层。

3.根据权利要求2所述的3D-NAND闪存的形成方法，其特征在于，在所述沟道孔中形成所述沟道结构的步骤包括：

在所述沟道孔中形成初始沟道结构，所述初始沟道结构包括沟道层、沟道介质层和半导体连接层，所述沟道层和所述沟道介质层均沿垂直于半导体衬底表面方向延伸，所述半导体连接层位于沟道介质层的顶部表面，所述沟道层位于所述沟道介质层和所述半导体连接层的外侧；

采用第一离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成漏掺杂区；

采用第二离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成附加掺杂区。

4.根据权利要求3所述的3D-NAND闪存的形成方法，其特征在于，所述沟道层与半导体连接层的材料相同。

5.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，所述半导体衬底中具有阱离子，所述阱离子的导电类型与所述漏掺杂区的导电类型相同。

6.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，当所述3D-NAND闪存的类型为N型时，所述漏掺杂区的导电类型为N型，所述附加掺杂区的导电类型为P型。

7.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，当所述3D-NAND闪存的类型为P型时，所述漏掺杂区的导电类型为P型，所述附加掺杂区的导电类型为N型。

8.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，所述附加掺杂区投影在半导体衬底表面的面积与所述漏掺杂区投影在半导体衬底表面的面积之比值为4/5～6/5。

9.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，还包括：形成金属衬底；所述金属衬底位于所述半导体衬底的底部。

10.根据权利要求1所述的3D-NAND闪存的形成方法，其特征在于，所述沟道结构还包括：位于所述漏掺杂区和附加掺杂区上表面的金属硅化物层。

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