CN109309075A - 半导体封装及制作半导体封装的方法 - Google Patents

Abstract

一种半导体封装具有至少一个管芯、第一重布线层及第二重布线层。所述第一重布线层包括具有第一通孔部分及第一布线部分的第一双镶嵌重布线图案。所述第二重布线层设置在所述第一重布线层上及所述第一管芯的上方且与所述第一重布线层及所述第一管芯电连接。所述第二重布线层包括具有第二通孔部分及第二布线部分的第二双镶嵌重布线图案。所述第二通孔部分的位置与第一通孔部分的位置对齐。

Description

半导体封装及制作半导体封装的方法

技术领域

本发明实施例是有关于一种半导体封装及其制造方法。

背景技术

封装技术涉及用于包封集成电路(integrated circuit，IC)和/或半导体装置的包封材料以及作为半导体装置与封装之间的界面的重布线层。鳍节距重布线层(fin-pitchredistribution layers)的形成允许制作高集成封装。

发明内容

本发明实施例提供一种包括第一管芯、第一重布线层及第二重布线层的半导体封装。所述第一重布线层设置在所述第一管芯的上方且与所述第一管芯电连接。所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案。所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分。所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面。所述第二重布线层设置在所述第一重布线层上及所述第一管芯的上方且与所述第一重布线层及所述第一管芯电连接。所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案。所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分。所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面。所述第二通孔部分的位置与第一通孔部分的位置对齐。

本发明实施例提供一种包括至少一个管芯、第一重布线层、第二重布线层及第三重布线层的半导体封装。所述第一重布线层设置在所述至少一个管芯的上方且与所述至少一个管芯电连接。所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案，且所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分。所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面。所述第二重布线层设置在所述第一重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述至少一个管芯电连接。所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案，且所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分。所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面。所述第三重布线层设置在所述第二重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述第二重布线层以及所述至少一个管芯电连接。所述第三重布线层包括第三双镶嵌重布线图案及第三晶种金属图案，且所述第三双镶嵌重布线图案包括第三通孔部分及第三布线部分。所述第三晶种金属图案覆盖所述第三布线部分的底表面且覆盖所述第三通孔部分的侧壁及底表面。所述第一通孔部分、所述第二通孔部分及所述第三通孔部分垂直地堆叠在彼此的上方且垂直地彼此对齐。

本发明实施例提供一种制作半导体封装的方法包括至少以下步骤。提供衬底。在所述衬底的上方形成具有多个第一通孔开口的第一介电层。在所述第一介电层上形成具有多个第一沟槽开口的第二介电层。至少一个第一沟槽开口与所述多个第一通孔开口中的一个进行接合以在所述第一介电层及所述第二介电层中形成第一双镶嵌开口。在所述第二介电层的上方形成第一晶种金属层，且所述第一晶种金属层覆盖所述第一双镶嵌开口。在所述第一晶种金属层上形成填满所述第一双镶嵌开口的第一金属层。形成在所述第一双镶嵌开口中具有第一双镶嵌重布线图案的第一重布线层。在所述第二介电层上形成具有多个第二通孔开口的第三介电层。所述第二通孔开口的位置相应地与所述第一通孔开口的位置对齐。在所述第三介电层上形成具有多个第二沟槽开口的第四介电层。至少一个第二沟槽开口与所述多个第二通孔开口中的一个进行接合以在所述第三介电层及所述第四介电层中形成第二双镶嵌开口。在所述第四介电层的上方形成第二晶种金属层且所述第二晶种金属层覆盖所述第二双镶嵌开口。在所述第二晶种金属层上形成填满所述第二双镶嵌开口的第二金属层。形成在所述第二双镶嵌开口中具有第二双镶嵌重布线图案的第二重布线层。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A到图1G是根据一些实施例示意性地示出根据制作半导体封装的方法来形成重布线层的工艺的各个阶段。

图2是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图3A到图3D是根据一些实施例示意性地示出根据制作半导体封装的方法来形成另一个重布线层的工艺的各个阶段。

图3D’是根据一些实施例示意性地示出具有多个重布线层的半导体封装的剖视图。

图4是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图5是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图6是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图7是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图8是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

图9是根据一些实施例示意性地示出具有多个重布线层的半导体封装。

[符号的说明]

70：子封装

100：封装结构

102、302：衬底

104、204、304、512：接触件

110：第一介电层

110a：经图案化的第一介电层

120：第二介电层

120a、131a、132a、140a、161a、162a、331a、332a：顶表面

125：第一晶种金属层

126：第一晶种金属图案

130：第一金属层

131、161：双镶嵌重布线图案

132、162、332：布线重布线图案

133、163：通孔部分

134、164：布线部分

135：第一金属重布线图案

140：介电层

156：第二晶种金属图案

165：第二金属重布线图案

200、700、800、900：封装

202：管芯或芯片

202a：衬底表面

250、450：保护层

260、890、990：导电球

310：第三介电层

315：第三晶种金属层

316：第三晶种金属图案

320：光刻胶图案

330：第三金属层

331：重布线图案

340、340’：第四介电层

400、500、600：：集成扇出型封装

410、810、910：第一管芯

412：第一接触件

420、820、920：第二管芯

422：第二接触件

430、530、630、830、930：模塑化合物

440、540、640、780、870、970：导电元件

510、610、710：管芯

510a：管芯顶表面

520、620：层间穿孔

550、650：背侧重布线结构

552、652：布线线

554：穿孔

615、815、825、915、925：凸块

618：底部填充胶

760：电路板层压板

762：导电插塞

850、950：内连结构

860：中介层

865：中介层穿孔

880、980：电路衬底

BP：背保护层

d1、d2：深度

DP1、DP2、DP3：双镶嵌重布线图案

DS1、DS2：双镶嵌开口

DS3：开口

FP：前保护层

k1、k2：底部大小

RDL1：第一重布线层

RDL2：第二重布线层

RDL3：第三重布线层

TS1、TS2、TS3：沟槽开口

VP1、VP2、VP3：通孔部分

VS1、VS2、VS3：通孔开口

x：水平方向

z：厚度方向

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征的上方或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向以外，所述空间相对性用语旨在涵盖装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。

本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)装置进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试接垫(test pad)，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。

图1A到图1G是根据一些实施例示意性地示出根据制作半导体封装的方法来形成重布线层的工艺的各个阶段。参照图1A，提供具有多个接触件104的衬底102。在一些实施例中，在衬底102的上方形成覆盖接触件104的第一介电层110。在一些实施例中，衬底102是其中具有多个半导体芯片的半导体晶片。在某些实施例中，衬底102是包括在模塑化合物中模塑的多个管芯的重构晶片(reconstituted wafer)。在一些实施例中，举例来说，衬底102可以是单晶体(monocrystalline)半导体衬底，例如硅衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底或绝缘体上锗(germanium-on-insulator，GOI)衬底。根据所述实施例，所述半导体衬底可包括其他导电层、掺杂区或其他半导体元件，例如晶体管、二极管等。所述实施例旨在用于说明目的，而非旨在限定本公开的范围。

参照图1A，在一些实施例中，第一介电层110可通过例如旋转涂布工艺等涂布工艺、层压工艺或包括化学气相沉积(chemical vapor deposition，CVD)工艺的沉积工艺来形成。在某些实施例中，第一介电层110可以是感光性材料层。在一些实施例中，第一介电层110的材料可包括聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzooxazole，PBO)或任何合适的感光性聚合物材料或其他光刻胶材料。在某些实施例中，第一介电层110可包括有机聚合物材料层。在替代实施例中，第一介电层110可包括无机介电材料层。

参照图1B，在一些实施例中，将第一介电层110图案化成具有开口的经图案化的第一介电层110a。在一些实施例中，经图案化的第一介电层110a的开口包括通孔开口VS1，且通孔开口VS1中的一些暴露出衬底102的接触件104。在某些实施例中，第一介电层110通过执行光刻及刻蚀工艺而被图案化。在某些实施例中，第一介电层110通过曝光及显影工艺而被部分地移除。在某些实施例中，第一介电层110通过执行激光烧蚀(laser ablation)工艺而被部分地移除或图案化。

参照图1C，在一些实施例中，形成具有沟槽图案的第二介电层120。在某些实施例中，第二介电层120的形成及图案化可类似于经图案化的第一介电层110a的形成及图案化且在此不再重复细节。在一些实施例中，第二介电层120的材料可包括聚酰亚胺、BCB、PBO或任何合适的感光性聚合物材料或其他光刻胶材料。在某些实施例中，第二介电层120可包括有机聚合物材料层。在替代实施例中，第二介电层120可包括无机介电材料层。在一些实施例中，第二介电层120的材料不同于第一介电层110的材料，且第二介电层120与经图案化的第一介电层110a构成堆叠的介电层。在一些实施例中，第一介电层110及第二介电层120由相同的材料形成。在一些实施例中，具有沟槽图案的第二介电层120包括多个沟槽开口TS1。在一些实施例中，如在图1C所示剖视图中所看到的，不直接位于通孔开口VS1上方的部分沟槽开口TS1暴露出下伏的经图案化的第一介电层110a。在一些实施例中，不直接位于通孔开口VS1上方的部分沟槽开口TS1(作为布线线)可窄于比直接位于通孔开口VS1上方的其他沟槽开口TS1。在一些实施例中，沟槽开口TS1中的一些的位置与通孔开口VS1中的一些的位置垂直地对齐。在某些实施例中，沟槽开口TS1中的一些的位置与通孔开口VS1中的一些的位置垂直地重叠。在一些实施例中，沟槽开口TS1中的一些通向通孔开口VS1(即，与通孔开口VS1进行接合)，且接合的沟槽开口TS1及通孔开口VS1构成双镶嵌开口DS1。在一些实施例中，双镶嵌开口DS1中的一些暴露出衬底102的接触件104。

在一些实施例中，在图1B及图1C中，通孔开口VS1在水平方向x(与厚度方向z垂直)上形成有深度d1及底部大小k1。在一些实施例中，直接位于通孔开口VS1上方的沟槽开口TS1在水平方向x上形成有深度d2及底部大小k2。在一些实施例中，沟槽开口TS1、通孔开口VS1及双镶嵌开口DS1中的一些具有倾斜的侧壁。在一些实施例中，沟槽开口TS1、通孔开口VS1及双镶嵌开口DS1中的一些具有实质上垂直的侧壁。在一些实施例中，通孔开口VS1的底部大小k1小于沟槽开口TS1的底部大小k2。在一些实施例中，通孔开口VS1的底部大小k1小于或约为10微米。在一些实施例中，深度d1实质上等于或小于深度d2。在某些实施例中，通孔开口VS1形成有实质上相同的大小和/或相同的形状。在某些实施例中，沟槽开口TS1形成为呈一种或多种形状且呈一种或多种大小。

在替代实施例中，有可能形成其中形成有通孔开口及沟槽开口的单个介电层。

参照图1D，在一些实施例中，在经图案化的第一介电层110a及第二介电层120的叠堆的上方形成第一晶种金属层125。在某些实施例中，第一晶种金属层125被形成为与经图案化的第一介电层110a及第二介电层120的叠堆的外形共形。即，第一晶种金属层125共形地覆盖沟槽开口TS1及双镶嵌开口DS1，从而均匀地覆盖沟槽开口TS1及双镶嵌开口DS1的侧壁及底表面且覆盖第二介电层120的顶表面120a。在某些实施例中，第一晶种金属层125是通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、高密度等离子体CVD(high density plasma CVD，HDPCVD)或其组合而形成。在某些实施例中，第一晶种金属层125是通过依序沉积或溅射钛层及铜层(图中未示出)而形成。在一个实施例中，第一晶种金属层125覆盖且接触接触件104被暴露出的表面(即，通孔开口VS1的底表面)。在某些实施例中，对于不直接位于通孔开口VS1上方的沟槽开口TS1，第一晶种金属层125被形成为共形地覆盖沟槽开口TS1的侧壁及底表面。

参照图1E，在第一晶种金属层125上形成第一金属层130且第一金属层130填满位于经图案化的第一介电层110a上方的双镶嵌开口DS1及沟槽开口TS1。在一些实施例中，第一金属层130的形成包括通过电镀在第一晶种金属层125上形成铜层或铜合金层(图中未示出)来填充双镶嵌开口DS1并填满不直接位于通孔开口VS1上方的沟槽开口TS1。在一些实施例中，第一金属层130是通过CVD工艺、电化学镀覆(electrochemical plating，ECP)工艺或者甚至是溅射工艺而形成。然而，应理解，本公开的范围不限于上文所公开的材料及说明。

在一些实施例中，由于在将金属层填充到开口中之前形成共形晶种层，因此确保对后来形成的金属层的更好的粘附(adhesion)。

参照图1F，执行平坦化工艺以部分地移除位于第二介电层120的顶表面120a上方的第一金属层130以及第一晶种金属层125。在一些实施例中，位于第二介电层120的顶表面120a上方的第一金属层130连同第一晶种金属层125一起被移除，直到第二介电层120的顶表面120a被暴露出，以形成第一晶种金属图案126及第一金属重布线图案135。在一些实施例中，第一金属重布线图案135包括填充在沟槽开口TS1内的布线重布线图案132及填充在双镶嵌开口DS1内的双镶嵌重布线图案131。在一些实施例中，平坦化工艺可包括化学机械抛光(chemical-mechanical polishing，CMP)工艺、机械研磨工艺、飞切工艺或回蚀工艺。在一些实施例中，平坦化工艺可包括CMP工艺。在某些实施例中，在平坦化之后，完成在封装结构100内的第一重布线层(RDL1)的形成。

在替代实施例中，衬底102是其中没有形成接触件的晶片载体或玻璃载体，且重布线层是暂时形成在载体上且将在后续阶段与载体分离。

在一些实施例中，在平坦化之后，在图1F中，保留在双镶嵌开口DS1内的第一晶种金属层125及第一金属层130成为第一晶种金属图案126及双镶嵌重布线图案131，而保留在沟槽开口TS1内的第一晶种金属层125及第一金属层130成为第一晶种金属图案126及布线重布线图案132。在一些实施例中，第一晶种金属图案126位于双镶嵌开口DS1内，夹置在双镶嵌重布线图案131与双镶嵌开口DS1之间，且共形地覆盖双镶嵌重布线图案131的侧壁及底表面(也覆盖双镶嵌开口DS1的侧壁及底表面)。在一些实施例中，位于双镶嵌开口DS1内的第一晶种金属图案126是均匀地及共形地覆盖双镶嵌重布线图案131的侧壁及底表面的一体件(integral piece)，且上述多个第一晶种金属图案126是从相同的层(第一晶种金属层125)获得。

在一些实施例中，如图1F所示，位于双镶嵌开口DS1内的双镶嵌重布线图案131包括通孔部分133(位于通孔开口VS1内)及布线部分134(位于沟槽开口TS1内)。位于双镶嵌开口DS1内的第一晶种金属图案126共形地覆盖双镶嵌重布线图案131的布线部分134的侧壁以及通孔部分133的侧壁及底表面。在一些实施例中，第二介电层120的顶表面120a与双镶嵌重布线图案131的顶表面131a以及布线重布线图案132的顶表面132a共面且齐平。在一些实施例中，通过双镶嵌工艺，已形成的第一重布线层RDL1为随后形成的上方膜层提供良好的平面性。与半加性工艺(semi-additive process)相比，在以上实施例中所述的制造工艺制作有利于包括金属双镶嵌图案的封装结构，具有较低成本及较低传输损耗，且此类结构可适用于高密度应用或高频应用。

在一些实施例中，第一重布线层RDL1包括至少经图案化的第一介电层110a及第二介电层120、第一晶种金属图案126以及第一金属重布线图案135。第一重布线层RDL1与衬底102的接触件104电连接。在替代实施例中，第一重布线层RDL1可包括多于一个介电图案及包括迹线或连接线的各种类型的重布线图案。在示例性实施例中，第一重布线层RDL1的重布线图案的布局可形成用于晶片级封装或晶片级芯片尺寸封装的扇入型(fan-in)布线。在替代实施例中，第一重布线层RDL1的重布线图案的布局可形成用于晶片级封装技术或者用于集成扇出型(integrated fan-out，InFO)封装或叠层封装(package-on-package，PoP)结构的扇出型布线。

在某些实施例中，通过镶嵌开口的形成，改善金属层至双镶嵌开口中的填充能力，且通过在双镶嵌开口与双镶嵌重布线图案之间形成晶种金属图案，提供双镶嵌开口与双镶嵌重布线图案之间的更好的粘附。另外，由于填充到接合的沟槽开口及通孔开口中的金属层是一体件，因此可实现更好的机械强度。此外，共形晶种金属层有助于降低电阻，且双镶嵌重布线图案改善重布线层的可靠性及电性质。在一些实施例中，包括一个或多个双镶嵌重布线图案及覆盖双镶嵌重布线图案的侧壁及底表面的晶种金属图案的重布线层被视为含双镶嵌的重布线层。

参照图1G，在封装结构100的第一重布线层RDL1上形成第二重布线层RDL2。第二重布线层RDL2的形成可采用与在图1A到图1F中所述相同或实质上相似的工艺步骤且使用与在以上实施例中所述相同或相似的材料。在一些实施例中，第二重布线层RDL2设置在第一重布线层RDL1上且与第一重布线层RDL1电连接。在一些实施例中，第二重布线层RDL2包括至少介电层140、第二金属重布线图案165及夹置在介电层140与第二金属重布线图案165之间的第二晶种金属图案156。在一些实施例中，介电层140可以是单个介电层或者两个或更多个介电层的堆叠结构。在一些实施例中，第二金属重布线图案165包括位于双镶嵌开口DS2(接合的通孔开口VS2及沟槽开口TS2)内的双镶嵌重布线图案161及位于沟槽开口TS2内的布线重布线图案162。在一些实施例中，夹置在双镶嵌重布线图案161与双镶嵌开口DS2之间的第二晶种金属图案156共形地覆盖双镶嵌开口DS2的侧壁及底表面。在某些实施例中，夹置在沟槽开口TS2与布线重布线图案162之间的第二晶种金属图案156共形地覆盖沟槽开口TS2的侧壁及底表面。

在一些实施例中，如图1G所示，位于双镶嵌开口DS2内的双镶嵌重布线图案161包括通孔部分163(位于通孔开口VS2内)及布线部分164(位于沟槽开口TS2内)。在一些实施例中，堆叠的介电层140的顶表面140a与双镶嵌重布线图案161的顶表面161a及布线重布线图案162的顶表面162a共面且齐平。

在图1G中，第二重布线层RDL2中的双镶嵌重布线图案161的通孔部分163的位置与第一重布线层RDL1中的双镶嵌重布线图案131的通孔部分133的位置垂直地(沿厚度方向z)对齐。即，通孔开口VS2或通孔部分163的位置与通孔开口VS1或通孔部分133的位置垂直地对齐。在某些实施例中，通孔部分163的位置与通孔部分133的位置垂直地重叠。在一些实施例中，第二重布线层RDL2的双镶嵌重布线图案161及第二晶种金属图案156直接设置在第一重布线层RDL1的双镶嵌重布线图案131上。在一些实施例中，位于第二重布线层RDL2的双镶嵌重布线图案161下方的第二晶种金属图案156直接接触第一重布线层RDL1的双镶嵌重布线图案131。在一些实施例中，第二重布线层RDL2的通孔部分163分别堆叠在第一重布线层RDL1的通孔部分133的正上方。在一些实施例中，通孔部分163在水平方向x上的底部大小小于或约为10微米。

在一些实施例中，通孔开口VS2的底部大小(在方向x上)小于或至多约等于双镶嵌重布线图案131的下伏布线部分134的顶部大小(在方向x上)。在一些实施例中，双镶嵌重布线图案161(通孔部分163和/或布线部分164)中的一些及布线重布线图案162中的一些具有倾斜的侧壁。在一些实施例中，双镶嵌重布线图案161(通孔部分163和/或布线部分164)中的一些及布线重布线图案162中的一些具有实质上垂直的侧壁。在一些实施例中，通孔开口VS1的底部大小实质上相同于通孔开口VS2的底部大小。在一些实施例中，通孔开口VS1的底部大小不同于通孔开口VS2的底部大小。在一些实施例中，提供多个重布线层之间的通孔重叠及通孔堆叠对齐。

在图1G中，在第一重布线层或第二重布线层中示出多于一个双镶嵌重布线图案。在一些实施例中，一个或多个通孔部分被包括在双镶嵌重布线图案中，且布线部分中的一些可与双镶嵌重布线图案连接。然而，重布线层的布局或双镶嵌重布线图案的排列不受本文所述的实施例限制。

在某些实施例中，在上述工艺步骤之后，形成至少一个或多个重布线层。应理解，可执行进一步的制造工艺步骤或封装工艺步骤以完成封装结构，且上述工艺步骤与晶片级封装技术相容。

在某些实施例中，当金属双镶嵌结构具有覆盖其侧壁及底表面的共形金属晶种层时，会在单层式或多层式重布线层中实现金属镶嵌结构与周围介电材料之间的更好的粘附。对于多层式重布线层，不同重布线层中的双镶嵌结构的通孔部分直接堆叠在彼此(eachother)或互相(one another)的上方。

图2是根据一些实施例示意性地示出具有一个或多个重布线层的半导体封装。在一些实施例中，图2所示的结构可采用在图1A到图1G中所述的工艺形成，且在形成第二重布线层RDL2之后，通过沉积、涂布或层压在封装结构100(图1G)的上方形成保护层，然后通过光刻工艺或激光处理将所述保护层图案化以形成暴露出位在下方的部分第二重布线层RDL2的开口。随后，将多个导电球附着到第二重布线层RDL2，且封装结构100(图1G)可经历切割工艺而被切割成多个封装200。参照图2，封装200包括管芯或芯片202、第一重布线层RDL1、第二重布线层RDL2及导电球260。在一些实施例中，第一重布线层RDL1设置在芯片202上且与芯片202的接触件204电连接及实体连接。在一些实施例中，第二重布线层RDL2设置在第一重布线层RDL1上且与第一重布线层RDL1电连接。在一些实施例中，保护层250位于第二重布线层RDL2上且覆盖第二重布线层RDL2，且保护层250具有暴露出下伏第二重布线层RDL2的开口。在一些实施例中，一些导电球260位于被暴露出的第二重布线层RDL2上并在所述开口内，且与第二重布线层RDL2电连接及实体连接。保护层250的形成是可选的，且在其他实施例中，可省去保护层250。

在图2中，第一重布线层RDL1包括一个或多个双镶嵌重布线图案DP1，且第二重布线层RDL2包括一个或多个双镶嵌重布线图案DP2。在一些实施例中，第二重布线层RDL2的双镶嵌重布线图案DP2堆叠且设置在第一重布线层RDL1的双镶嵌重布线图案DP1的正上方。在某些实施例中，双镶嵌重布线图案DP2的通孔部分VP2的位置与双镶嵌重布线图案DP1的通孔部分VP1的位置重叠且垂直地对齐。即，通孔部分VP2到衬底表面的平面上的正交投影与通孔部分VP1到衬底表面的平面上的正交投影重叠。如在图2的上部分中所看到的，如果考虑到通孔开口VS1的底部大小实质上等于或大于通孔开口VS2的底部大小，则通孔部分VP1在衬底表面202a上的正交投影(示出为点线)与通孔部分VP2在衬底表面202a上的正交投影(示出为虚线)彼此重叠且同心地排列在圆形接触件204的跨度(span)内。

在图2中，第一重布线层RDL1及第二重布线层RDL2是形成在芯片202的有源表面上的前侧重布线层。图2中的结构可以是晶片级芯片尺寸封装(wafer level chip scalepackage，WLCSP)结构，且所述芯片及重布线层具有实质上相同的大小规格。

图3A到图3D是根据一些实施例示意性地示出根据制作半导体封装的方法来形成另一个重布线层的工艺的各个阶段。参照图3A，提供具有形成在衬底302上的至少第一重布线层RDL1的封装结构。在一些实施例中，第一重布线层RDL1与衬底302的接触件304电连接。在一些实施例中，图3A中的封装结构可采用在图1A到图1F中所述的工艺形成。在一些实施例中，在第一重布线层RDL1上形成具有通孔开口VS3的第三介电层310且在第三介电层310的上方形成第三晶种金属层315，从而共形地覆盖第三介电层310及通孔开口VS3。

然后，如在图3B中所看到的，在一些实施例中，在第三晶种金属层315上形成界定沟槽开口TS3的光刻胶图案320。沟槽开口TS3中的一些与通孔开口VS3进行接合以形成开口DS3。在一些实施例中，光刻胶图案320是通过层压或旋转涂布以形成光刻胶层(图中未示出)而形成，然后通过光刻工艺或激光工艺进行图案化。在某些实施例中，在第三晶种金属层315上形成第三金属层330，第三金属层330包括填充在沟槽开口TS3中的布线重布线图案332及填充在开口DS3中的重布线图案331。在一些实施例中，第三金属层330的形成包括通过电镀在晶种金属层315上形成铜层或铜合金层(图中未示出)以填充开口DS3且填满沟槽开口TS3。在一些实施例中，第三金属层330是通过CVD工艺、ECP工艺或者甚至是溅射工艺而形成。然而，应理解，本公开的范围不限于上文所公开的材料及说明。

在一些实施例中，在图3B及图3C中，移除光刻胶图案320。在一些实施例中，在光刻胶图案320的移除期间，将光刻胶图案320下方的第三晶种金属层315连同光刻胶图案320一起移除，以在布线重布线图案332及重布线图案331的下方形成第三晶种金属图案316。在替代实施例中，通过剥离工艺移除光刻胶图案320，然后通过刻蚀工艺部分地移除第三晶种金属层315。参照图3C，第三晶种金属图案316夹置在第三介电层310与布线重布线图案332的底表面之间及在第三介电层310与重布线图案331的底表面之间。在一些实施例中，第三晶种金属图案316覆盖重布线图案331的布线部分的底表面且覆盖重布线图案331的通孔部分的侧壁及底表面。即，第三晶种金属图案316不覆盖布线重布线图案332的侧表面及重布线图案331的侧表面。

在一些实施例中，在图3D中，在第一重布线层RDL1上形成第四介电层340。在一些实施例中，第四介电层340可通过层压或涂布而形成以覆盖布线重布线图案332及重布线图案331，然后被部分地移除或刻蚀以暴露出重布线图案331的顶表面331a及布线重布线图案332的顶表面332a。完成在第一重布线层RDL1上的第三重布线层RDL3的形成。

图3D’是根据一些实施例示意性地示出具有多个重布线层的半导体封装的剖视图。在图3D’中，第四介电层340’覆盖布线重布线图案332，但暴露出重布线图案331的部分。在一些实施例中，第四介电层340’可通过层压或涂布而形成以完全覆盖布线重布线图案332及重布线图案331，然后被部分地移除或刻蚀以暴露出重布线图案331的所述部分的顶表面331a。

在一些实施例中，第三重布线层RDL3可以是具有小尺寸的线及间隔(L/S)的超高密度重布线层(ultra-high density redistribution layer)。在某些实施例中，第三重布线层RDL3具有约为或小于2微米/2微米的L/S尺寸。在示例性实施例中，第三重布线层RDL3是通过半加性工艺而形成，从而具有与含双镶嵌的重布线层(例如，第一重布线层RDL1或第二重布线层RDL2)的L/S尺寸相比更小的L/S尺寸。在一些实施例中，第三重布线层RDL3形成在一个或多个含双镶嵌的重布线层上，且这些堆叠的重布线结构可被视为混合型(hybridtype)重布线结构。

图4是根据一些实施例示意性地示出具有多个重布线层的半导体封装。参照图4，集成扇出型(InFO)封装400包括并排排列且包封在模塑化合物430内的第一管芯410及第二管芯420。在一些实施例中，至少第一重布线层RDL1及第二重布线层RDL2位于模塑化合物430上及第一管芯410及第二管芯420的上方。另外，多个导电元件440位于第二重布线层RDL2上且连接到第二重布线层RDL2。在图4中，第一重布线层RDL1包括一个或多个双镶嵌重布线图案DP1，且第二重布线层RDL2包括一个或多个双镶嵌重布线图案DP2。第二重布线层RDL2的形成类似于在图1A到图1F中所述的第一重布线层RDL1的形成。在一些实施例中，第二重布线层RDL2的双镶嵌重布线图案DP2堆叠且设置在第一重布线层RDL1的双镶嵌重布线图案DP1的正上方。在某些实施例中，通孔部分VP2到管芯表面的平面上的正交投影与通孔部分VP1到同一平面上的正交投影完全重叠。

在一些实施例中，第一重布线层RDL1与第一管芯410及第二管芯420电连接，且第二重布线层RDL2也通过第一重布线层RDL1与第一管芯410及第二管芯420电连接。第一重布线层RDL1的双镶嵌重布线图案DP1中的一些直接与第一管芯410的第一接触件412及第二管芯420的第二接触件422连接。在某些实施例中，第一管芯410包括系统芯片(system-on-a-chip，SoC)管芯或应用专用集成电路(application specific integrated circuit，ASIC)芯片。在某些实施例中，第二管芯420包括存储器芯片或高带宽存储器芯片。在图4中，第一重布线层RDL1及第二重布线层RDL2是前侧重布线层。在一些实施例中，保护层450位于第二重布线层RDL2上且覆盖所述第二重布线层RDL2，保护层450具有暴露出下伏第二重布线层RDL2的开口。在一些实施例中，导电元件440位于被暴露出的第二重布线层RDL2上并位在所述开口内，且与第二重布线层RDL2电连接及实体连接。在一些实施例中，导电元件440是凸块、受控塌陷晶粒连接(controlled collapse chip connection，C4)凸块或球栅阵列(ball grid array，BGA)球。保护层450的形成是可选的，且在其他实施例中，可省去保护层450。

图5是根据一些实施例示意性地示出具有各种重布线层的半导体封装。参照图5，集成扇出型(InFO)封装500包括包封在模塑化合物530内的至少一个管芯510及多于一个的层间穿孔(through interlayer via，TIV)520。在一些实施例中，至少第一重布线层RDL1、第二重布线层RDL2及第三重布线层RDL3依序堆叠在且位于模塑化合物530上，并位在管芯510及层间穿孔520的上方。另外，多个导电元件540位于第三重布线层RDL3上且连接到第三重布线层RDL3。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2可采用在图1A到图1G中所述的工艺形成。第三重布线层RDL3的形成类似于采用在图3A到图3D中所述的工艺的第三重布线层RDL3的形成。在图5中，第一重布线层RDL1、第二重布线层RDL2及第三重布线层RDL3分别包括一个或多个双镶嵌重布线图案DP1、DP2、DP3。在一些实施例中，第三重布线层RDL3的双镶嵌重布线图案DP3相应地堆叠且设置在第二重布线层RDL2的双镶嵌重布线图案DP2的正上方，而第二重布线层RDL2的双镶嵌重布线图案DP2相应地堆叠且设置在第一重布线层RDL1的双镶嵌重布线图案DP1的正上方。在某些实施例中，对应的双镶嵌重布线图案DP1、DP2、DP3的通孔部分VP1、VP2、VP3的正交投影在同一平面(管芯顶表面510a)上彼此完全重叠。在一些实施例中，前保护层FP覆盖第三重布线层RDL3且具有开口暴露出下伏第三重布线层RDL3的部分。前保护层FP的形成是可选的，且在其他实施例中，可省去前保护层FP。在一些实施例中，导电元件540中的一些位于被暴露出的第三重布线层RDL3上并位在所述开口内，且与第三重布线层RDL3电连接及实体连接。在一些实施例中，导电元件540是凸块、受控塌陷晶粒连接(C4)凸块或球栅阵列(BGA)球。

在一些实施例中，在图5中，第一重布线层RDL1与管芯510电连接，且第二重布线层RDL2及第三重布线层RDL3通过第一重布线层RDL1与管芯510电连接。第一重布线层RDL1的双镶嵌重布线图案DP1中的一些分别直接与管芯510的接触件512及层间穿孔520连接。在某些实施例中，管芯510包括ASIC芯片、模拟芯片、传感器芯片、无线及射频芯片、调压器芯片或存储器芯片。在一些实施例中，集成扇出型封装500还包括具有与层间穿孔520电连接的布线线(routing lines)552及穿孔(through vias)554的背侧重布线结构550。在一些实施例中，背保护层BP位于背侧重布线结构550的上方且覆盖背侧重布线结构550，且背保护层BP具有暴露出部分布线线552及部分穿孔554的开口。这种背保护层BP的形成是可选的，且在其他实施例中，可省去背保护层BP。在某些实施例中，背侧重布线结构550有利于与另一个管芯或子封装的进一步连接，从而形成叠层封装(PoP)结构。

在图5中，第一重布线层RDL1、第二重布线层RDL2及第三重布线层RDL3是前侧重布线层，且与管芯510及层间穿孔520电连接。在一些实施例中，布线重布线图案也形成在前侧重布线层的混合结构内，且根据产品的布局设计，不同重布线层中的布线重布线图案的位置不一定是垂直对齐的。在示例性实施例中，第三重布线层RDL3具有与含双镶嵌的重布线层(例如，第一重布线层RDL1或第二重布线层RDL2)的L/S尺寸相比更小的L/S尺寸。由于第一重布线层RDL1及第二重布线层RDL2为随后形成的高密度第三重布线层RDL3提供良好的平面性，因此混合型前侧重布线层提供电连接的良好的可靠性及电性质。

图6是根据一些实施例示意性地示出具有多个重布线层的半导体封装。参照图6，扇出型封装600包括包封在模塑化合物630内的至少一个管芯610及多于一个的层间穿孔(TIV)620。在一些实施例中，封装600的形成可采用先重布线层(redistribution layerfirst，RDL-first)工艺，包括在放置管芯610之前在载体上形成至少第一重布线层RDL1及第二重布线层RDL2。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2位于模塑化合物630下方(位于模塑化合物630的底表面上)及管芯610及层间穿孔620的下方。第一重布线层RDL1与层间穿孔620电连接且通过布线线652及层间穿孔620与背侧重布线结构650电连接。另外，多个导电元件640位于第二重布线层RDL2上且连接到第二重布线层RDL2。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2中的两者或至少一者可采用在图1A到图1F中所述的工艺形成。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2中的至多一者是采用在图3A到图3D中所述的工艺形成。在图6中，第一重布线层RDL1及第二重布线层RDL2分别包括一个或多个双镶嵌重布线图案DP1、DP2。在一些实施例中，第二重布线层RDL2的双镶嵌重布线图案DP2相应地堆叠且设置在第一重布线层RDL1的双镶嵌重布线图案DP1的正上方。在某些实施例中，对应双镶嵌重布线图案DP1、DP2的通孔部分VP1、VP2的正交投影在同一平面上彼此完全重叠。即，第一重布线层RDL1与第二重布线层RDL2彼此电连接。

在一些实施例中，在图6中，第一重布线层RDL1通过位于管芯610与第一重布线层RDL1之间的凸块615与管芯610电连接，且第二重布线层RDL2与导电元件640电连接。在一些实施例中，前保护层FP覆盖第二重布线层RDL2并具有暴露出部分第二重布线层RDL2的开口。前保护层FP的形成是可选的，且在其他实施例中，可省去前保护层FP。在一些实施例中，凸块615是微凸块，且底部填充胶618进一步包括在管芯610与第一重布线层RDL1之间及凸块615之间。在一些实施例中，导电元件640中的一些位于被暴露出的第二重布线层RDL2上并位在前保护层FP的开口内，且与第二重布线层RDL2电连接及实体连接。在一些实施例中，导电元件640是受控塌陷晶粒连接(C4)凸块或球栅阵列(BGA)球。第二重布线层RDL2的双镶嵌重布线图案DP2中的一些直接与导电元件640连接。在一些实施例中，背侧重布线结构650有利于与另一个管芯或子封装的进一步连接以形成叠层封装(PoP)结构。在一些实施例中，背保护层BP位于背侧重布线结构650的上方且覆盖背侧重布线结构650，且背保护层BP具有暴露出部分布线线652的开口。这种背保护层BP的形成是可选的，且在其他实施例中，可省去背保护层BP。

参照图7，在一些实施例中，封装700包括安装在电路板层压板(circuit boardlaminate)760上的子封装70。子封装70类似于在图6中所述的封装600，但没有导电元件。在一些实施例中，子封装70具有第一重布线层RDL1及第二重布线层RDL2。在一些实施例中，第二重布线层RDL2与嵌置在电路板层压板760内的导电插塞762实体连接及电连接。另外，导电元件780设置在电路板层压板760下方且与导电插塞762连接。在一些实施例中，电路板层压板760是印刷电路板，且导电元件780是球栅阵列(BGA)球。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2中的两者或至少一者可采用在图1A到图1F中所述的工艺形成。在一些实施例中，第一重布线层RDL1及第二重布线层RDL2中的至多一者是采用在图3A到图3D中所述的工艺形成。在图7中，在一些实施例中，第二重布线层RDL2的双镶嵌重布线图案相应地堆叠且设置在第一重布线层RDL1的双镶嵌重布线图案的正上方。

图8是根据一些实施例示意性地示出具有多个重布线层的半导体封装。参照图8，封装800包括电路衬底880、中介层860、以及包封在模塑化合物830内的第一管芯810及第二管芯820。在一些实施例中，经包封的第一管芯810及第二管芯820位于中介层860上，且内连结构850位于模塑化合物830与中介层860之间。在一些实施例中，封装800包括第一重布线层RDL1及第二重布线层RDL2位于中介层860的下侧上以及与第二重布线层RDL2连接且位于电路衬底880与第二重布线层RDL2之间的导电元件870。凸块815及凸块825分别位于第一管芯810与内连结构850之间及第二管芯820与内连结构850之间，第一管芯810及第二管芯820通过凸块815及凸块825与内连结构850电连接。在某些实施例中，中介层860包括穿透过中介层860的中介层穿孔865。在某些实施例中，第一管芯810及第二管芯820通过位于它们之间的凸块815、凸块825、内连结构850及中介层穿孔865与第一重布线层RDL1及第二重布线层RDL2电连接。另外，导电球890进一步连接到电路衬底880上。

在一些实施例中，图8中的第一重布线层RDL1及第二重布线层RDL2中的两者或至少一者可采用在图1A到图1F中所述的工艺形成。在一些实施例中，第一重布线层RDL1的双镶嵌重布线图案相应地堆叠且设置在第二重布线层RDL2的双镶嵌重布线图案的正上方。在某些实施例中，第一重布线层RDL1的双镶嵌重布线图案中的一些直接与中介层穿孔865连接。在某些实施例中，第一管芯810包括SoC管芯或ASIC芯片。在某些实施例中，第二管芯820包括存储器芯片或高带宽存储器芯片。在一些实施例中，导电元件870是凸块或受控塌陷晶粒连接(C4)凸块。在一些实施例中，电路衬底880是有机柔性衬底或印刷电路板，而导电球890是球栅阵列(BGA)球。在某些实施例中，封装800可通过衬底上晶片上芯片(chip onwafer on substrate，CoWoS)封装工艺而形成。

参照图9，在一些实施例中，封装900类似于在图8中所述的封装800，其具有内连结构950，但没有中介层860及中介层穿孔865。在一些实施例中，封装900具有第一重布线层RDL1及第二重布线层RDL2。类似地，第一重布线层RDL1及第二重布线层RDL2中的两者或至少一者可采用在图1A到图1F中所述的工艺形成。在一些实施例中，第一重布线层RDL1的双镶嵌重布线图案相应地堆叠且设置在第二重布线层RDL2的双镶嵌重布线图案的正上方。

在以上实施例中所展示及阐述的重布线层可适用于各种类型的封装，且重布线层的布局及设计可基于产品的电要求进行修改。

根据本公开的一些实施例，公开了一种半导体封装。所述半导体封装包括第一管芯、第一重布线层及第二重布线层。所述第一重布线层设置在所述第一管芯的上方且与所述第一管芯电连接。所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案。所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分。所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面。所述第二重布线层设置在所述第一重布线层上及所述第一管芯的上方且与所述第一重布线层及所述第一管芯电连接。所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案。所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分。所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面。所述第二通孔部分的位置与第一通孔部分的位置对齐。

根据一些实施例，所述第二双镶嵌重布线图案直接位于所述第一双镶嵌重布线图案上，且所述第二晶种金属图案接触所述第一重布线层的所述第一双镶嵌重布线图案。根据一些实施例，所述第二通孔部分的正交投影与所述第一通孔部分的正交投影完全重叠。根据一些实施例，所述第一通孔部分的底部大小大于所述第二通孔部分的底部大小，且所述第一通孔部分的正交投影与所述第二通孔部分的正交投影以同心方式彼此重叠。根据一些实施例，所述半导体封装还包括包封所述第一管芯的模塑化合物，其中所述第一重布线层及所述第二重布线层位于所述模塑化合物的第一侧上。根据一些实施例，所述半导体封装还包括位于所述模塑化合物中的多个层间穿孔及位于所述模塑化合物第二侧上的背侧重布线结构，所述第二侧与所述第一侧相对，其中所述多个层间穿孔穿透过所述模塑化合物且与所述背侧重布线结构连接。根据一些实施例，所述半导体封装还包括包封在所述模塑化合物中的第二管芯及位于所述模塑化合物与所述第一重布线层之间及所述模塑化合物与所述第二重布线层之间的内连结构。根据一些实施例，所述半导体封装还包括中介层及位于所述中介层中的多个中介层穿孔，其中所述中介层及所述多个中介层穿孔位于所述内连结构与所述第一重布线层之间及所述内连结构与所述第二重布线层之间。根据一些实施例，所述半导体封装还包括位于所述第二重布线层上的第三重布线层，其中所述第三重布线层包括第三双镶嵌重布线图案，所述第三双镶嵌重布线图案具有第三通孔部分，且所述第三通孔部分的位置与所述第一通孔部分的所述位置及所述第二通孔部分的所述位置对齐。

根据本公开的一些实施例，一种半导体封装包括至少一个管芯、第一重布线层、第二重布线层及第三重布线层。所述第一重布线层设置在所述至少一个管芯的上方且与所述至少一个管芯电连接。所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案，且所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分。所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面。所述第二重布线层设置在所述第一重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述至少一个管芯电连接。所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案，且所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分。所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面。所述第三重布线层设置在所述第二重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述第二重布线层以及所述至少一个管芯电连接。所述第三重布线层包括第三双镶嵌重布线图案及第三晶种金属图案，且所述第三双镶嵌重布线图案包括第三通孔部分及第三布线部分。所述第三晶种金属图案覆盖所述第三布线部分的底表面且覆盖所述第三通孔部分的侧壁及底表面。所述第一通孔部分、所述第二通孔部分及所述第三通孔部分垂直地堆叠在彼此的上方且垂直地彼此对齐。

根据一些实施例，所述第二通孔部分的正交投影与所述第一通孔部分的正交投影重叠，且所述第三通孔部分的正交投影与所述第二通孔部分的所述正交投影重叠。根据一些实施例，所述第一通孔部分的底部大小实质上等于所述第二通孔部分的底部大小，且所述第一通孔部分的正交投影与所述第二通孔部分的正交投影以同心方式彼此重叠。根据一些实施例，所述半导体封装还包括包封所述至少一个管芯的模塑化合物，其中所述第一重布线层及所述第二重布线层位于所述模塑化合物的第一侧上。根据一些实施例，所述半导体封装还包括位于所述模塑化合物中的多个层间穿孔及位于所述模塑化合物第二侧上的背侧重布线结构，所述第二侧与所述第一侧相对，其中所述多个层间穿孔穿透过所述模塑化合物且与所述背侧重布线结构连接。

根据本公开的替代实施例，一种制作半导体封装的方法包括至少以下步骤。提供衬底。在所述衬底的上方形成具有多个第一通孔开口的第一介电层。在所述第一介电层上形成具有多个第一沟槽开口的第二介电层。至少一个第一沟槽开口与所述多个第一通孔开口中的一个进行接合以在所述第一介电层及所述第二介电层中形成第一双镶嵌开口。在所述第二介电层的上方形成第一晶种金属层，且所述第一晶种金属层覆盖所述第一双镶嵌开口。在所述第一晶种金属层上形成填满所述第一双镶嵌开口的第一金属层。形成在所述第一双镶嵌开口中具有第一双镶嵌重布线图案的第一重布线层。在所述第二介电层上形成具有多个第二通孔开口的第三介电层。所述第二通孔开口的位置相应地与所述第一通孔开口的位置对齐。在所述第三介电层上形成具有多个第二沟槽开口的第四介电层。至少一个第二沟槽开口与所述多个第二通孔开口中的一个进行接合以在所述第三介电层及所述第四介电层中形成第二双镶嵌开口。在所述第四介电层的上方形成第二晶种金属层且所述第二晶种金属层覆盖所述第二双镶嵌开口。在所述第二晶种金属层上形成填满所述第二双镶嵌开口的第二金属层。形成在所述第二双镶嵌开口中具有第二双镶嵌重布线图案的第二重布线层。

根据一些实施例，形成在所述第一双镶嵌开口中具有第一双镶嵌重布线图案的第一重布线层包括：执行第一平坦化工艺以移除位于所述第一双镶嵌开口外的所述第一金属层及所述第一晶种金属层，从而形成夹置在所述第一双镶嵌开口与填满所述第一双镶嵌开口的所述第一重布线图案之间的第一晶种金属图案。根据一些实施例，形成在所述第二双镶嵌开口中具有第二双镶嵌重布线图案的第二重布线层包括：执行第二平坦化工艺以移除位于所述第二双镶嵌开口外的所述第二金属层及所述第二晶种金属层，从而形成夹置在所述第二双镶嵌开口与填满所述第二双镶嵌开口的所述第二重布线图案之间的第二晶种金属图案。根据一些实施例，所述方法还包括形成多个层间穿孔且在所述第二重布线层的上方设置至少一个管芯，其中所述多个层间穿孔及所述至少一个管芯与所述第一重布线层及所述第二重布线层电连接。根据一些实施例，所述方法还包括形成包封所述至少一个管芯及所述多个层间穿孔的模塑化合物。根据一些实施例，所述方法还包括在所述第一重布线层的上方设置多个导电元件。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种半导体封装，其特征在于，包括：

第一管芯；

第一重布线层，设置在所述第一管芯的上方且与所述第一管芯电连接，其中所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案，所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分，且所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面；以及

第二重布线层，设置在所述第一重布线层上及所述第一管芯的上方且与所述第一重布线层及所述第一管芯电连接，其中所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案，所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分，且所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面，

其中所述第二通孔部分的位置与所述第一通孔部分的位置对齐。

2.根据权利要求1所述的半导体封装，其特征在于，所述第二双镶嵌重布线图案直接位于所述第一双镶嵌重布线图案上，且所述第二晶种金属图案接触所述第一重布线层的所述第一双镶嵌重布线图案。

3.根据权利要求1所述的半导体封装，其特征在于，所述第二通孔部分的正交投影与所述第一通孔部分的正交投影完全重叠。

4.根据权利要求1所述的半导体封装，其特征在于，所述第一通孔部分的底部大小大于所述第二通孔部分的底部大小，且所述第一通孔部分的正交投影与所述第二通孔部分的正交投影以同心方式彼此重叠。

5.根据权利要求1所述的半导体封装，其特征在于，还包括位于所述第二重布线层上的第三重布线层，其中所述第三重布线层包括第三双镶嵌重布线图案，所述第三双镶嵌重布线图案具有第三通孔部分，且所述第三通孔部分的位置与所述第一通孔部分的所述位置及所述第二通孔部分的所述位置对齐。

6.一种半导体封装，其特征在于，包括：

至少一个管芯；

第一重布线层，设置在所述至少一个管芯的上方且与所述至少一个管芯电连接，其中所述第一重布线层包括第一双镶嵌重布线图案及第一晶种金属图案，所述第一双镶嵌重布线图案包括第一通孔部分及直接位于所述第一通孔部分上的第一布线部分，且所述第一晶种金属图案覆盖所述第一布线部分的侧壁且覆盖所述第一通孔部分的侧壁及底表面；

第二重布线层，设置在所述第一重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述至少一个管芯电连接，其中所述第二重布线层包括第二双镶嵌重布线图案及第二晶种金属图案，所述第二双镶嵌重布线图案包括第二通孔部分及直接位于所述第二通孔部分上的第二布线部分，且所述第二晶种金属图案覆盖所述第二布线部分的侧壁且覆盖所述第二通孔部分的侧壁及底表面；以及

第三重布线层，设置在所述第二重布线层上及所述至少一个管芯的上方且与所述第一重布线层及所述第二重布线层以及所述至少一个管芯电连接，其中所述第三重布线层包括第三双镶嵌重布线图案及第三晶种金属图案，所述第三双镶嵌重布线图案包括第三通孔部分及第三布线部分，且所述第三晶种金属图案覆盖所述第三布线部分的底表面且覆盖所述第三通孔部分的侧壁及底表面，

其中所述第一通孔部分、所述第二通孔部分及所述第三通孔部分垂直地堆叠在彼此的上方且垂直地彼此对齐。

7.根据权利要求6所述的半导体封装，其特征在于，还包括包封所述至少一个管芯的模塑化合物，其中所述第一重布线层及所述第二重布线层位于所述模塑化合物的第一侧上。

8.根据权利要求7所述的半导体封装，其特征在于，还包括位于所述模塑化合物中的多个层间穿孔及位于所述模塑化合物第二侧上的背侧重布线结构，所述第二侧与所述第一侧相对，其中所述多个层间穿孔穿透过所述模塑化合物且与所述背侧重布线结构连接。

9.一种形成半导体封装的方法，其特征在于，包括：

提供衬底；

在所述衬底的上方形成具有多个第一通孔开口的第一介电层；

在所述第一介电层上形成具有多个第一沟槽开口的第二介电层，其中所述多个第一沟槽开口中的至少一个第一沟槽开口与所述多个第一通孔开口的一个第一通孔开口进行接合以在所述第一介电层及所述第二介电层中形成第一双镶嵌开口；

在所述第二介电层的上方形成覆盖所述第一双镶嵌开口的第一晶种金属层；

在所述第一晶种金属层上形成填满所述第一双镶嵌开口的第一金属层；

形成在所述第一双镶嵌开口中具有第一双镶嵌重布线图案的第一重布线层；

在所述第二介电层上形成具有多个第二通孔开口的第三介电层，其中所述多个第二通孔开口的位置与所述多个第一通孔开口的位置对应地对齐；

在所述第三介电层上形成具有多个第二沟槽开口的第四介电层，其中所述多个第二沟槽开口中的至少一个第二沟槽开口与所述多个第二通孔开口的一个第二通孔开口进行接合以在所述第三介电层及所述第四介电层中形成第二双镶嵌开口；

在所述第四介电层的上方形成覆盖所述第二双镶嵌开口的第二晶种金属层；

在所述第二晶种金属层上形成填满所述第二双镶嵌开口的第二金属层；以及

形成在所述第二双镶嵌开口中具有第二双镶嵌重布线图案的第二重布线层。

10.根据权利要求9所述的方法，其特征在于，还包括形成多个层间穿孔且在所述第二重布线层的上方设置至少一个管芯，其中所述多个层间穿孔及所述至少一个管芯与所述第一重布线层及所述第二重布线层电连接。