[go: up one dir, main page]

CN109155316A - 3d存储器中的堆叠连接件及其制造方法 - Google Patents

3d存储器中的堆叠连接件及其制造方法 Download PDF

Info

Publication number
CN109155316A
CN109155316A CN201880001688.1A CN201880001688A CN109155316A CN 109155316 A CN109155316 A CN 109155316A CN 201880001688 A CN201880001688 A CN 201880001688A CN 109155316 A CN109155316 A CN 109155316A
Authority
CN
China
Prior art keywords
layer
lamination
conductive material
vertical structures
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880001688.1A
Other languages
English (en)
Other versions
CN109155316B (zh
Inventor
刘峻
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110612897.3A priority Critical patent/CN113345910B/zh
Publication of CN109155316A publication Critical patent/CN109155316A/zh
Application granted granted Critical
Publication of CN109155316B publication Critical patent/CN109155316B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H10P14/3411—
    • H10P14/3456—
    • H10P14/69391—
    • H10P32/14—
    • H10P32/171—
    • H10P50/283—
    • H10P50/642—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H10P52/403—
    • H10P95/062—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

公开了三维存储器件架构和制造方法的实施例。在示例中，存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。第二叠层设置在第一叠层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。一个或多个第二垂直结构延伸穿过第二叠层并穿过导电材料的一部分。

Description

3D存储器中的堆叠连接件及其制造方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
闪存器件经历了快速发展。闪存器件可以在相当长的时间内存储数据而无需供电(即，它们是非易失性存储器的一种形式)，并且具有诸如高集成度、快速访问、易于擦除和重写的优点。为了进一步提高位密度并降低闪存器件的成本，已经开发出三维NAND闪存器件。
三维NAND闪存器件包括布置在衬底之上的栅电极的堆叠层，其中多个半导体沟道穿过并交叉字线，到p型和/或n型注入衬底。底部/下部栅电极用作底部/下部选择栅(BSG)。顶部/上部栅电极用作顶部/上部选择栅(TSG)。后段工序(BEOL)金属起着位线(BL)的作用。顶部/上部选择栅电极和底部/下部栅电极之间的字线/栅电极用作字线(WL)。字线和半导体沟道的交叉点形成存储单元。WL和BL通常彼此垂直放置(例如，在X方向和Y方向上)，并且TSG在垂直于WL和BL两者的方向上放置(例如，在Z方向上)。
发明内容
因此，本文公开了三维存储器件架构和制造方法的实施例。所公开的用于在堆叠的存储结构之间形成连接件的结构和方法提供了许多益处，包括但不限于堆叠的存储结构之间的改善的对准公差和优异的蚀刻停止能力。
在一些实施例中，第一存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。第二叠层设置在第一叠层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。一个或多个第二垂直结构延伸穿过第二叠层并穿过导电材料的一部分。
在一些实施例中，第二存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。第二叠层设置在第一叠层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。一个或多个第二垂直结构延伸穿过第二叠层并邻接导电材料的顶表面。
在一些实施例中，第三存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。绝缘层设置在第一叠层之上和导电材料之上。第二叠层设置在绝缘层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个第二垂直结构延伸穿过第二叠层并穿过绝缘层以邻接导电材料的顶表面。
在一些实施例中，一个或多个第一垂直结构包括一个或多个第一NAND串，并且一个或多个第二垂直结构包括一个或多个第二NAND串。
在一些实施例中，一个或多个第一NAND串和一个或多个第二NAND串中的每一个包括围绕芯绝缘材料的多个层。
在一些实施例中，多个层包括由第一氧化物层、氮化物层、第二氧化物层和多晶硅层组成的堆叠层。
在一些实施例中，源自导电材料的掺杂体存在于与导电材料相邻的多晶硅层的部分中。
在一些实施例中，导电材料包括掺杂的多晶硅。
在一些实施例中，导电材料的一部分围绕一个或多个第二垂直结构的下端。
在一些实施例中，绝缘层包括氧化铝。
在一些实施例中，绝缘层围绕一个或多个第二垂直结构的下端。
在一些实施例中，形成第一NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法还包括在第一叠层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过导电材料的一部分的一个或多个第二开口。该方法还包括在一个或多个第二开口中形成一个或多个第二垂直结构。
在一些实施例中，形成第二NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法包括去除导电材料的顶部以形成一个或多个第二凹陷，并在一个或多个第二凹陷中形成绝缘材料。该方法还包括在第一叠层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过绝缘材料的一部分的一个或多个第二开口。该方法包括去除绝缘材料并在一个或多个第二开口中形成一个或多个第二垂直结构。
在一些实施例中，形成第三NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法包括在第一叠层之上和导电材料之上沉积绝缘层。该方法还包括在绝缘层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过绝缘层的一个或多个第二开口。该方法包括去除在一个或多个第二开口的底部的绝缘层的附加部分，以及在一个或多个第二开口中形成一个或多个第二垂直结构。
在一些实施例中，形成一个或多个第一垂直结构包括沉积包括第一氧化物层、氮化物层、第二氧化物层和多晶硅层的多个层，沉积芯绝缘体材料。
在一些实施例中，去除一个或多个第一垂直结构的顶部包括使用第一蚀刻工艺回蚀刻芯绝缘材料的一部分；使用第二蚀刻工艺回蚀刻多晶硅层的一部分；以及使用一种或多种其他蚀刻工艺回蚀刻第一氧化物层、氮化物层和第二氧化物层的一部分。
在一些实施例中，形成第一、第二或第三存储器件中的任一个的方法还包括使存储器件退火，使得来自导电材料的掺杂体扩散到与导电材料相邻的多晶硅层中。
在一些实施例中，沉积导电材料包括沉积多晶硅。
在一些实施例中，形成第一、第二或第三存储器件中的任一个的方法还包括去除第一叠层和第二叠层的牺牲层，以及用导电层替换第一叠层和第二层叠层的所去除的牺牲层。
在一些实施例中，沉积绝缘材料包括沉积氧化铝。
在一些实施例中，沉积绝缘层包括沉积氧化铝。
本公开提供的三维存储器件使用不同的工艺制造，这些工艺在形成堆叠的NAND存储器串之间的连接件时改善了对准公差和蚀刻停止选择性。不同的实施例涉及在制造上部和下部NAND存储器串之间的连接件时使用的不同材料和工艺。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的通用实践，各种特征未按比例绘制。实际上，为了清楚说明和讨论，可以任意增加或减少各种特征的尺寸。
图1是三维存储器件的图示。
图2示出了根据一些实施例的在示例性制造工艺的阶段的三维存储结构的侧视图。
图3示出了根据一些实施例的在示例性制造工艺的阶段的三维存储结构的侧视图。
图4示出了根据一些实施例的在示例性制造工艺的阶段的三维存储结构的侧视图。
图5A-5F示出了根据第一实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图6A-6F示出了根据第二实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图7A-7F示出了根据第三实施例的在示例性制造工艺的不同阶段的三维存储结构的侧视图。
图8是根据第一实施例的用于形成三维存储结构的制造工艺的图示。
图9是根据第二实施例的用于形成三维存储结构的制造工艺的图示。
图10是根据第三实施例的用于形成三维存储结构的制造工艺的图示。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在本公开中，为了便于描述，“层级”用于指沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以被称为“字线的层级”或类似的，等等。
本文描述的任何存储器件可以用在电子系统中，例如便携式电子设备、计算机或可穿戴电子设备。
图1示出了三维NAND闪存器件100的一部分。闪存器件100包括衬底101、在衬底101之上的绝缘层103、在绝缘层103之上的一层下部选择栅电极104、以及堆叠在底部选择栅电极104的顶部上用以形成交替的导体/电介质堆叠层的多层控制栅电极107。闪存器件还包括在控制栅电极107的堆叠层之上的一层上部选择栅电极109、在衬底101的相邻下部选择栅电极104之间的部分中的掺杂的源线区120、以及穿过上部选择栅电极109、控制栅电极107、下部选择栅电极104和绝缘层103的NAND串114。NAND串114包括在NAND串114的内表面之上的存储膜113和由存储膜113围绕的芯填充膜115。闪存器件100还包括在上部选择栅电极109之上连接到NAND串114的多个位线111和通过多个金属触点117连接到栅电极的多个金属互连119。相邻层的栅电极之间的绝缘层为清楚起见未在图1中示出。栅电极包括上部选择栅电极109、控制栅电极107(例如，也称为字线)和下部选择栅电极104。
在图1中，为了说明的目的，三层控制栅电极107-1、107-2和107-3与一层上部选择栅电极109和一层下部选择栅电极104一起示出。每层栅电极在衬底101之上具有基本相同的高度。每层栅电极由栅缝隙108-1和108-2通过栅电极堆叠层分隔开。同一层级中的每个栅电极通过金属触点117导电连接到金属互连119。也就是说，形成在栅电极上的金属触点的数量等于栅电极的数量(即，所有上部选择栅电极109、控制栅电极107和下部选择栅电极104的总和)。此外，形成相同数量的金属互连以连接到每个金属接触通孔。在一些布置中，形成额外的金属触点以连接到栅电极之外的其他结构，例如，虚设结构。
当形成NAND串114时，也可以形成其他垂直结构，其延伸穿过控制栅电极107-1、107-2和107-3的层级向下到达衬底101。其他垂直结构的示例包括贯穿阵列触点(TAC)，其可用于与栅电极层级上方和/或下方的组件进行电连接。这些其他垂直结构为清楚起见未在图1中示出。
为了说明的目的，使用相同的元件编号来标记三维NAND器件中的类似或相同的部件。然而，元件编号仅用于区分具体实施方式中的相关部分，并不表示功能、组成或位置的任何相似性或差异。图2至图4中示出的结构200-400是三维NAND存储器件的每一部分。图5A-5F示出了根据第一实施例的用于在堆叠的NAND串之间形成连接件的示例性制造工艺。图6A-6F示出了根据第二实施例的用于在堆叠的NAND串之间形成连接件的示例性制造工艺。图7A-7F示出了根据第三实施例的用于在堆叠的NAND串之间形成连接件的示例性制造工艺。为了便于描述，未示出存储器件的其他部分。尽管在各种应用和设计中使用三维NAND器件作为示例，但是所公开的结构也可以应用于类似或不同的半导体器件中，以例如减少金属连接或布线的数量。所公开的结构的具体应用不应受本公开的实施例的限制。出于说明性目的，字线和栅电极可互换使用以描述本公开。
图2-4示出了根据一些实施例的示例性NAND存储器件的各种制造阶段的侧视图(沿着X轴)。
图2示出了根据一些实施例的用于形成三维存储结构的示例性结构200。在一些实施例中，结构200包括衬底202。衬底202可以提供用于形成后续结构的平台。这种后续结构形成在衬底202的前(例如，顶部)表面上。并且这种后续结构被称为在垂直方向上形成(例如，正交于衬底202的前表面)。在图2中，并且对于所有后续示出的结构，X和Y方向沿着平行于衬底202的前表面和后表面的平面，而Z方向是与衬底202的前表面和后表面正交的方向。
在一些实施例中，衬底202包括用于形成三维存储器件的任何合适的材料。例如，衬底202可包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物。
在一些实施例中，在衬底202之上形成交替的牺牲/电介质叠层204。叠层204包括与牺牲层208交替的电介质层206。叠层204的形成可以包括沉积牺牲层208以每个均具有相同的厚度或具有不同的厚度。牺牲层208的示例性厚度可以范围从20nm至500nm。类似地，电介质层206可各自具有相同的厚度或具有不同的厚度。电介质层206的示例性厚度可以范围从20nm至500nm。在叠层204之上沉积另一电介质材料207。根据一些实施例，电介质材料207具有与电介质层206相同的材料成分。
根据一实施例，牺牲层208的电介质材料与电介质层206的电介质材料不同。例如，每个牺牲层208可以是氮化硅，而每个电介质层206可以是氧化硅。用于每个牺牲层208的其他示例材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层206或牺牲层208中任一者的电介质材料可包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在叠层204中仅示出了总共十一层，但应理解，这仅用于说明目的，并且叠层204中可包括任何数量的电介质层。
叠层204包括具有阶梯结构的部分，其中至少牺牲层208中的每一个在水平“X”方向上以不同的长度终止。该阶梯结构允许电接触以连接存储器件的每个字线。
在一些实施例中，多个第一垂直结构210穿过叠层204并向下延伸到外延生长材料219而形成。外延生长材料209可包括外延生长的硅，并且可延伸到衬底202的一部分中。多个第一垂直结构210可以是多个NAND串，该NAND串包括多个存储层212和芯绝缘体214。多个存储层212可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储层212还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层按所列顺序在侧壁上彼此上下布置(其中首先沉积阻挡层并且最后沉积半导体沟道层)。隧穿层可包括氧化硅、氮化硅或其任何组合。阻挡层可包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储层212包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层、以及包括氧化硅的阻挡层)。芯绝缘体214可以是任何电介质材料，例如氧化物。第一垂直结构210的直径可以在约100nm和200nm之间。
在一些实施例中，多个第一垂直结构210的形成包括蚀刻穿过叠层204并进入衬底202的一部分的多个开口。然后在多个开口的底部形成外延生长材料209，随后沉积多个存储层212和沉积芯绝缘体214。还可以执行化学机械抛光工艺(CMP)以在形成多个第一垂直结构210之后平坦化结构200的顶表面。可以使用任何合适的沉积技术(例如溅射、蒸发或化学气相沉积(CVD))来形成多个存储层212的各层中的每层。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。类似地，可以使用上述任何技术来形成芯绝缘体214。
图3示出了根据一些实施例的用于形成三维存储器件的示例性结构300。蚀刻第一垂直结构210的顶部以形成用导电材料302填充的凹陷。在一些实施例中，如图4所示，提供导电材料302以形成多个第一垂直结构210与形成在多个第一垂直结构210之上的多个第二垂直结构之间的连接件。在一些实施例中，导电材料302包括多晶硅。
图4示出了根据一些实施例的用于形成三维存储器件的示例性结构400。根据一些实施例，在第一叠层204之上形成第二交替牺牲/电介质叠层402。叠层402包括与牺牲层406交替的电介质层404。叠层402的形成可以包括沉积牺牲层406以每个具有相同的厚度或具有不同的厚度。牺牲层406的示例性厚度可以范围从10nm至60nm。类似地，电介质层404可各自具有相同的厚度或具有不同的厚度。电介质层404的示例性厚度可以范围从10nm至60nm。在叠层402之上沉积另一电介质材料407。根据一些实施例，电介质材料407具有与电介质层404相同的材料成分。
根据一实施例，牺牲层406的电介质材料不同于电介质层404的电介质材料。例如，每个牺牲层406可以是氮化硅，而每个电介质层404可以是氧化硅。用于每个牺牲层406的其他示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层404或牺牲层406中任一者的电介质材料可包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在叠层402中仅示出了总共十一层，但应该理解，这仅用于说明性目的，并且叠层402中可以包括任何数量的电介质层。电介质层404可以具有与来自叠层204的电介质层相同的材料成分。牺牲层406可具有与来自叠层204的牺牲层208相同的材料成分。
叠层402包括具有阶梯结构的部分，其中至少牺牲层406中的每一个在水平“X”方向上以不同的长度终止。该阶梯结构允许电接触以连接存储器件的每个字线。
根据一些实施例，多个第二垂直结构408穿过叠层402形成并且基本上在多个第一垂直结构210之上对准。多个第二垂直结构408可以是包括多个存储层和芯绝缘体的多个NAND串，正如针对多个第一垂直结构210所描述的那样。根据一些实施例，蚀刻多个第二垂直结构408的顶部以形成用另一导电材料410(例如多晶硅)填充的凹陷。
在结构200、300或400的任何所示制造阶段期间，叠层204的牺牲层208和/或第二叠层402的牺牲层406可被去除并用导体层替换，以形成交替的绝缘体/导体堆叠层。可以通过合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来去除牺牲层208/406。蚀刻工艺可以具有牺牲层208/406的材料相对结构的其他部分的材料的足够高的蚀刻选择性，使得蚀刻工艺对结构的其他部分具有最小的影响。在一些实施例中，牺牲层208/406包括氮化硅，并且各向同性干法蚀刻的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻的射频(RF)功率可以低于约100W并且偏压可以低于约10V。在一些实施例中，牺牲层208/406包括氮化硅并且湿法蚀刻的蚀刻剂包括磷酸。在一些实施例中，可以去除电介质层206/404，使得在导体层之间存在空的空间(真空)。导体层之间的真空空间用作绝缘层并且可以帮助减小寄生电容。
用于替换牺牲层208/406的导体层可包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的合适沉积方法来将每个导体层沉积到通过去除牺牲层208/406所留下的区域中。
现在将讨论用于在多个第一垂直结构210和多个第二垂直结构408之间形成连接区域的各种制造实施例。
图5A-5F示出了根据第一实施例的制造工艺期间的半导体结构的横截面。图5A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层504、氮化物层506、第二氧化物层508和半导体层510。在一些实施例中，第一氧化物层504用作阻挡层，氮化物层506用作存储层，第二氧化物层508用作隧穿层，并且半导体层510用作电流可以流过的沟道层。半导体层510可以是多晶硅。在一些实施例中，顶部电介质层502设置在叠层204之上。
根据一些实施例，第一垂直结构210的芯绝缘体512被回蚀刻以形成凹陷514。芯绝缘体512可以包括氧化物并且使用已知用于蚀刻氧化物的各种湿法蚀刻剂(例如缓冲氧化物蚀刻(BOE)或氢氟酸)来进行蚀刻。
图5B示出了使用已知的湿法蚀刻剂去除半导体层510的暴露部分的工艺。在一些实施例中，蚀刻半导体层510使得其凹陷在芯绝缘体512的顶表面下方。
图5C示出了根据一些实施例的被执行以蚀刻第一氧化物层504、氮化物层506和第二氧化物层508中的每一个的一个或多个蚀刻工艺。蚀刻工艺还进一步蚀刻芯绝缘体512并横向蚀刻到顶部电介质层502中。可能需要不同的蚀刻剂来蚀刻各种存储层。例如，可以使用磷酸来蚀刻氮化物层506，同时可以使用BOE或氢氟酸来蚀刻第一氧化物层504和第二氧化物层508中的每一个。可以使用掩模层(未示出)保护顶部电介质层502的顶表面免受蚀刻。蚀刻工艺的结果在第一垂直结构210的顶部产生较宽的凹陷516。
图5D示出了根据一些实施例的导电材料518在凹陷516内的沉积。导电材料518可以是多晶硅。可以执行CMP例程以平坦化导电材料518的顶表面。在一些实施例中，使用公知的离子注入技术将掺杂体注入导电材料518内。掺杂体可以是任何n型或p型掺杂体，以进一步增加导电材料518的导电性。
图5E示出了在第一叠层204之上形成第二叠层402。在一些实施例中，顶部电介质层520也形成在叠层402之上。开口519形成为穿过叠层402并穿过导电材料518的一部分。可以使用深反应离子蚀刻(DRIE)形成开口519。在一些实施例中，导电材料518的宽度比开口519宽，这在形成开口519时提供改善的对准公差。
第二垂直结构408的存储层沉积在开口519内。例如，第一氧化物层522、氮化物层524、第二氧化物层526和半导体层528按所列顺序沉积在开口519内。根据一些实施例，为了确保半导体层528与导电材料518形成欧姆接触，可以穿过在开口519的底部的每个存储层执行另一蚀刻以形成嵌套凹陷521，并且半导体层528被剥离，并且重新沉积在嵌套凹陷521内。
图5F示出了根据一些实施例的第二垂直结构408的形成的完成。具体地，芯绝缘体530被沉积以填充开口519的其余部分，并随后被凹陷以提供用于沉积顶部导电材料532的空间。顶部导电材料532可包括多晶硅。在一些实施例中，顶部导电材料532是与半导体层528相同的材料。根据一些实施例，第二垂直结构408的底部由导电材料518围绕。顶部导电材料532可以如上文关于导电材料518所述类似地掺杂。在一些实施例中，扩散或注入顶部导电材料532中的掺杂体不延伸穿过顶部导电材料532的整个厚度。根据一些实施例，导电材料518的宽度大于第一垂直结构210和第二垂直结构408中的每一个的宽度，使得导电材料518从第一垂直结构210和第二垂直结构408中的每一个向外突出。
根据一些实施例，来自顶部导电材料532和导电材料518的掺杂体可以扩散到第二垂直结构408的半导体层528和第一垂直结构210的半导体层510的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图6A-6F示出了根据第二实施例的在制造工艺期间的半导体结构的横截面。图6A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层604、氮化物层606、第二氧化物层608和半导体层610。图6A示出了类似于图5D中所示的制造阶段，并因此类似地执行从图5A-5D讨论的每个操作以形成填充在第一垂直结构210的顶部处的凹陷的导电材料602。导电材料602可以是多晶硅，并且可以具有与图5D-5F中描述的导电材料518类似的特性。
图6B示出了根据一些实施例的去除导电材料602的顶部以形成随后用绝缘材料612填充的凹陷。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘材料612。在一个示例中，绝缘材料612是氧化铝。在沉积之后，可以使用CMP平坦化绝缘材料612的顶表面。
图6C示出在第一叠层204之上形成第二叠层402。在一些实施例中，顶部电介质层613形成于叠层402之上。开口614穿过叠层402且穿过绝缘材料612的一部分形成。开口614可以使用DRIE形成。在这种布置中，绝缘材料612可以用作蚀刻开口614的蚀刻停止材料，并且可以通过形成开口614来保护下面的导电材料602不被蚀刻。在一些实施例中，导电材料602和绝缘材料612两者的宽度比开口614宽，这在形成开口614时提供改善的对准公差。
图6D示出了根据一些实施例的在去除绝缘材料612之后在开口614内形成第二垂直结构408的存储层。例如，第一氧化物层616、氮化物层618、第二氧化物层620和半导体层622按所列顺序沉积在开口614内。一个或多个存储层也沿着在开口614的底部处在去除绝缘材料612之后留下的凹槽的侧壁形成。
图6E示出了根据一些实施例的用于穿通开口614的底部处的存储层以形成嵌套凹陷623的附加蚀刻工艺。根据一些实施例，半导体层622被剥离并重新沉积在嵌套凹陷623内作为半导体层624。半导体层624与导电材料602欧姆接触，并且可以是与半导体层622相同的材料。
图6F示出了根据一些实施例的第二垂直结构408的形成的完成。具体地，芯绝缘体626被沉积以填充开口614的其余部分，并随后被凹陷以提供用于沉积顶部导电材料628的空间。顶部导电材料628可包括多晶硅。在一些实施例中，顶部导电材料628是与半导体层624相同的材料。根据一些实施例，第二垂直结构408直接形成在导电材料602的顶表面上。顶部导电材料628可以如上文关于导电材料602所述类似地掺杂。在一些实施例中，扩散或注入到顶部导电材料628中的掺杂体不延伸穿过顶部导电材料628的整个厚度。根据一些实施例，导电材料602的宽度大于第一垂直结构210和第二垂直结构408中的每一个的宽度，使得导电材料602从第一垂直结构210和第二垂直结构408中的每一个向外突出。
根据一些实施例，来自顶部导电材料628和导电材料602的掺杂体可以扩散到第二垂直结构408的半导体层624和第一垂直结构210的半导体层610的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图7A-7F示出了根据第三实施例的在制造工艺期间的半导体结构的截面图。图7A示出了延伸穿过叠层204并具有多个存储层的第一垂直结构210，所述多个存储层包括第一氧化物层704、氮化物层706、第二氧化物层708和半导体层710。图7A示出了类似于图5D中所示的制造阶段，并因此类似地执行从图5A-5D讨论的每个操作以形成填充在第一垂直结构210的顶部处的凹陷的导电材料702。导电材料702可以是多晶硅，并且可以具有与图5D-5F中描述的导电材料518类似的特性。
图7B示出了在叠层204之上和导电材料702的顶表面上沉积绝缘层712。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘层712。在一个示例中，绝缘层712是氧化铝。在沉积之后，可以使用CMP来平坦化绝缘层712的顶表面。
图7C示出了在第一叠层204之上的第二叠层402的形成。在一些实施例中，顶部电介质层713形成在叠层402之上。开口714穿过叠层402并穿过绝缘层712的一部分形成。可以使用DRIE形成开口714。在这种布置中，绝缘层712可以用作用于蚀刻开口714的蚀刻停止材料，并且可以通过形成开口714来保护下面的导电材料702不被蚀刻。在一些实施例中，导电材料702的宽度比开口714宽，这在形成开口714时提供改善的对准公差。
图7D示出了根据一些实施例的从开口714的底部去除绝缘层712的一部分。可以使用标准湿法蚀刻剂去除绝缘层712的部分，使得绝缘层712的横向部分被蚀刻在叠层402以下。可以蚀刻绝缘层712，直到露出导电材料702的顶表面的很大部分。根据一些实施例，去除绝缘层712的部分在开口714的下端处形成凹槽716。根据一些实施例，绝缘层712的其他部分保留在相邻开口714之间。
图7E示出了根据一些实施例的在去除绝缘层712的部分之后在开口714内形成第二垂直结构408的存储层。例如，第一氧化物层718、氮化物层720、第二氧化物层722和半导体层724按所列顺序沉积在开口714内。每个存储层也沿着在开口714的底部处在去除绝缘层712的部分之后留下的凹槽716的侧壁形成。
根据一些实施例，可以执行额外的蚀刻工艺以穿通在开口714的底部处的存储层以形成嵌套凹陷723。根据一些实施例，半导体层724被剥离并重新沉积在嵌套凹陷723内。半导体层724与导电材料702欧姆接触。
图7F示出了根据一些实施例的第二垂直结构408的形成的完成。具体地，芯绝缘体726被沉积以填充开口714的其余部分，并随后被凹陷以提供用于沉积顶部导电材料728的空间。顶部导电材料728可包括多晶硅。在一些实施例中，顶部导电材料728是与半导体层724相同的材料。根据一些实施例，第二垂直结构408直接形成在导电材料702的顶表面上。顶部导电材料728可以如上文关于导电材料702所述类似地掺杂。在一些实施例中，扩散或注入到顶部导电材料728中的掺杂体不延伸穿过顶部导电材料728的整个厚度。根据一些实施例，导电材料702的宽度大于第一垂直结构210和第二垂直结构408中的每一个的宽度，使得导电材料702从第一垂直结构210和第二垂直结构408中的每一个向外突出。
根据一些实施例，来自顶部导电材料728和导电材料702的掺杂体可以扩散到第二垂直结构408的半导体层724和第一垂直结构210的半导体层710的相邻部分中。可以通过在750和950℃之间的高温下对半导体结构进行退火约30分钟来辅助扩散。
图8是根据第一实施例的用于形成NAND存储器件的示例性方法800的流程图。方法800的操作一般在图5A-5F中示出。应当理解，方法800中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。在本公开的各种实施例中，方法800的操作可以以不同的顺序执行和/或变化。
在操作802中，包括多个存储层和芯绝缘体的第一NAND串形成在穿过设置在衬底之上的第一交替电介质堆叠层的第一开口中。第一交替电介质堆叠层可以包括与具有不同材料成分的电介质层交替的牺牲电介质层。第一交替电介质堆叠层的层可包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合的材料。第一交替电介质堆叠层的层可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
根据一些实施例，第一交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每一个在衬底的表面之上沿水平方向以不同长度终止。该阶梯结构允许电接触以连接存储器件的每个字线。
形成多个存储层可以包括沉积半导体沟道层(例如非晶硅、多晶硅或单晶硅)、隧穿层、存储层(也称为“电荷捕获/存储层”)、以及阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层均可以按所列顺序沉积在一个或多个第一开口的侧壁上。隧穿层可包括氧化硅、氮化硅或其任何组合。阻挡层可包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层、以及包括氧化硅的阻挡层)。
在操作804中，将凹陷蚀刻到第一开口内的芯绝缘体的顶部中。当芯绝缘体是氧化物时，可以使用BOE或氢氟酸蚀刻凹陷。
在操作806中，回蚀刻半导体沟道层。可以使用湿法蚀刻剂来蚀刻半导体沟道，并且可以蚀刻半导体沟道，直到其凹陷在芯绝缘体的顶表面以下。
在操作808中，使用一个或多个湿法蚀刻工艺来回蚀刻存储层中的其他存储层。例如，隧穿层、存储层和阻挡层中的每一个可以使用针对每层的不同蚀刻工艺按所列顺序来蚀刻。
在操作810中，在第一NAND存储串的蚀刻的存储层和蚀刻的芯绝缘体之上沉积导电材料。可以将导电材料沉积到由在操作804-808中执行的蚀刻所形成的凹陷中。导电材料可以是多晶硅并且可以使用n型或p型掺杂体进行掺杂以进一步增加其导电性。
在操作812中，在第一交替电介质堆叠层之上形成第二交替电介质堆叠层。第二交替电介质堆叠层可以包括与具有不同材料成分的电介质层交替的牺牲电介质层。第二交替电介质堆叠层的层可包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合的材料。第二交替电介质叠层的层可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
根据一些实施例，第二交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每一个在衬底的表面之上沿水平方向以不同长度终止。该阶梯结构允许电接触以连接存储器件的每个字线。
在操作814中，蚀刻穿过第二交替电介质堆叠层并穿过导电材料的一部分的第二开口。第二开口可以与形成在第一开口中的第一NAND串基本对准。第二开口可以形成为具有与第一NAND串基本相同的直径或横截面形状。可以使用DRIE形成第二开口。
在操作816中，将顶部存储层和顶部芯绝缘体沉积在第二开口内以形成第二NAND串。可以使用与用于形成第一NAND串的基本相同的工艺和材料来形成第二NAND串。根据一些实施例，第二NAND串的下部由在操作810中沉积的导电材料围绕。
在操作818中，当顶部芯绝缘体是氧化物时，使用任何合适的蚀刻工艺(例如BOE或氢氟酸)使第二NAND串的顶部芯绝缘体的顶部凹陷。
在操作820中，将导电材料沉积在顶部芯绝缘体的凹陷内。顶部芯绝缘体的凹陷中的导电材料可包括多晶硅。顶部芯绝缘体的凹陷中的导电材料可以如上文关于在操作810中沉积的导电材料所述类似地掺杂。
根据一些实施例，在操作820中形成导电材料之后，执行退火工艺以允许来自在操作810和820中沉积的导电材料的掺杂体扩散到第一NAND串和第二个NAND串的相邻半导体沟道中。
根据一些实施例，第一和第二交替电介质堆叠层的牺牲层可以在方法800期间的任何时间被去除并由导体层替换，以形成第一和第二交替导体/绝缘体堆叠层。
图9是根据第二实施例的用于形成NAND存储器件的示例性方法900的流程图。方法900的操作一般在图6A-6F中示出。应当理解，方法900中示出的操作不是详尽的，并且可以在任何所示操作之前、之后或之间执行其他操作。在本公开的各种实施例中，方法900的操作可以以不同的顺序执行和/或变化。
操作902-910与在方法800中上述的操作802-810相同，并因此这里不再重复它们的描述。
在操作912中，在操作910中沉积的导电材料的顶表面中蚀刻出凹陷。可以使用任何标准的湿法或干法工艺来蚀刻凹陷。
在操作914中，来自操作912的蚀刻的凹陷填充有绝缘材料。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘材料。在一个示例中，绝缘材料是氧化铝。在沉积之后，可以使用CMP平坦化绝缘材料的顶表面。
在操作916中，正如在方法800的操作812中所描述的，在第一交替电介质堆叠层之上沉积第二交替电介质堆叠层。
在操作918中，蚀刻穿过第二交替电介质堆叠层并穿过绝缘材料的一部分的第二开口。第二开口可以与形成在第一开口中的第一NAND串基本对准。第二开口可以形成为具有与第一NAND串基本相同的直径或横截面形状。可以使用DRIE形成第二开口。
在操作920中，从第二开口的底部去除绝缘材料，以在第二开口的底部留下凹槽。可以使用标准湿法蚀刻例程去除绝缘材料。
在操作922中，将顶部存储层和顶部芯绝缘体沉积在第二开口内以形成第二NAND串。可以使用与用于形成第一NAND串的基本相同的工艺和材料来形成第二NAND串。根据一些实施例，一个或多个存储层也沿着在第二开口的底部处在操作920中去除绝缘材料之后留下的凹槽的侧壁形成。顶部存储层的形成可包括蚀刻穿过沉积在第二开口底部的顶部存储层，并重新沉积半导体沟道层以确保其与导电材料欧姆接触。
在操作924中，当顶部芯绝缘体是氧化物时，使用任何合适的蚀刻工艺(例如BOE或氢氟酸)使第二NAND串的顶部芯绝缘体的顶部凹陷。
在操作926中，导电材料沉积在顶部芯绝缘体的凹陷内。顶部芯绝缘体的凹陷中的导电材料可包括多晶硅。顶部芯绝缘体的凹陷中的导电材料可以与在操作910中沉积的导电材料类似地掺杂。
根据一些实施例，在操作926中形成导电材料之后，执行退火工艺以允许来自在操作910和926中沉积的导电材料的掺杂体扩散到第一NAND串和第二个NAND串的相邻半导体沟道中。
根据一些实施例，第一和第二交替电介质堆叠层的牺牲层可以在方法900期间的任何时间被去除并由导体层替换，以形成第一和第二交替导体/绝缘体堆叠层。
图10是根据第三实施例的用于形成NAND存储器件的示例性方法1000的流程图。方法1000的操作一般在图7A-7F中示出。应当理解，方法1000中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。在本公开的各种实施例中，方法1000的操作可以以不同的顺序执行和/或变化。
操作1002-1010与上面在方法800中描述的操作802-810相同，并因此这里不再重复它们的描述。
在操作1012中，在第一交替电介质叠层之上和在操作1010中沉积的导电材料的顶表面上沉积绝缘层。可以使用任何已知的化学或物理气相沉积技术来沉积绝缘层。在一个示例中，绝缘层是氧化铝。
在操作1014中，正如在方法800的操作812中所描述的，在第一交替电介质堆叠层之上沉积第二交替电介质堆叠层。
在操作1016中，穿过第二交替电介质堆叠层并穿过绝缘层的一部分蚀刻第二开口。第二开口可以与形成在第一开口中的第一NAND串基本对准。第二开口可以形成为具有与第一NAND串基本相同的直径或横截面形状。可以使用DRIE形成第二开口。
在操作1018中，从第二开口的底部去除绝缘层的附加部分，以在第二开口的底部留下凹槽。可以使用标准湿法蚀刻例程去除绝缘层的部分。根据一些实施例，可以蚀刻绝缘层，直到露出导电材料的顶表面的很大部分。根据一些实施例，绝缘层的其他部分保留在第二开口中的相邻第二开口之间。
在操作1020中，顶部存储层和顶部芯绝缘体沉积在第二开口内以形成第二NAND串。可以使用与用于形成第一NAND串的基本相同的工艺和材料来形成第二NAND串。根据一些实施例，一个或多个存储层也沿着在第二开口的底部处在操作1018中去除绝缘层的部分之后留下的凹槽的侧壁形成。顶部存储层的形成可以包括蚀刻穿过沉积在第二开口的底部的顶部存储层并重新沉积半导体沟道层以确保其与导电材料欧姆接触。
在操作1022中，当顶部芯绝缘体是氧化物时，使用任何合适的蚀刻工艺(例如BOE或氢氟酸)使第二NAND串的顶部芯绝缘体的顶部凹陷。
在操作1024中，导电材料沉积在顶部芯绝缘体的凹陷内。顶部芯绝缘体的凹陷中的导电材料可包括多晶硅。顶部芯绝缘体的凹陷中的导电材料可以与在操作1010中沉积的导电材料类似地掺杂。
根据一些实施例，在操作1024中形成导电材料之后，执行退火工艺以允许来自在操作1010和1024中沉积的导电材料的掺杂体扩散到第一NAND串和第二个NAND串的相邻半导体沟道中。
根据一些实施例，第一和第二交替电介质堆叠层的牺牲层可以在方法1000期间的任何时间被去除并由导体层替换，以形成第一和第二交替导体/绝缘体堆叠层。
本公开描述了三维NAND存储器件的各种实施例及其制造方法。在一些实施例中，第一NAND存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。第二叠层设置在第一叠层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。一个或多个第二垂直结构延伸穿过第二叠层并穿过导电材料的一部分。
在一些实施例中，形成第一NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法还包括在第一叠层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过导电材料的一部分的一个或多个第二开口。该方法还包括在一个或多个第二开口中形成一个或多个第二垂直结构。
在一些实施例中，第二NAND存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。第二叠层设置在第一叠层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。一个或多个第二垂直结构延伸穿过第二叠层并邻接导电材料的顶表面。
在一些实施例中，形成第二NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法包括去除导电材料的顶部以形成一个或多个第二凹陷，以及在一个或多个第二凹陷中形成沉积绝缘材料。该方法还包括在第一叠层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过绝缘材料的一部分的一个或多个第二开口。该方法包括去除绝缘材料并在一个或多个第二开口中形成一个或多个第二垂直结构。
在一些实施例中，第三NAND存储器件包括其上具有第一叠层的衬底。第一叠层包括交替的导体层和绝缘体层。一个或多个垂直结构延伸穿过第一叠层。导电材料设置在一个或多个垂直结构的顶表面上。绝缘层设置在第一叠层之上和导电材料之上。第二叠层设置在绝缘层之上，其中第二叠层还包括交替的导体层和绝缘体层。一个或多个第二垂直结构延伸穿过第二叠层并穿过绝缘层以邻接导电材料的顶表面。
在一些实施例中，形成第三NAND存储器件的方法包括在衬底之上形成第一叠层，第一叠层包括交替的牺牲层和电介质层，以及形成穿过第一叠层的一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一垂直结构。该方法包括去除一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷，以及在一个或多个第一凹陷内沉积导电材料。该方法包括在第一叠层之上和导电材料之上沉积绝缘层。该方法还包括在绝缘层之上形成第二叠层，第二叠层包括交替的牺牲层和电介质层，以及形成穿过第二叠层并穿过绝缘层的一个或多个第二开口。该方法包括去除在一个或多个第二开口的底部的绝缘层的附加部分，以及在一个或多个第二开口中形成一个或多个第二垂直结构。
对特定实施例的上述说明因此将充分揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的公开和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述公开和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (45)

1.一种存储器件，包括：
衬底；
第一叠层，其在所述衬底之上，并具有交替的导体层和绝缘体层；
第二叠层，其设置在所述第一叠层之上并具有交替的导体层和绝缘体层；
一个或多个第一垂直结构，其延伸穿过所述第一叠层；
导电材料，其设置在所述一个或多个第一垂直结构的顶表面上；以及
一个或多个第二垂直结构，其延伸穿过所述第二叠层并穿过所述导电材料的一部分。
2.如权利要求1所述的存储器件，其中所述一个或多个第一垂直结构包括一个或多个第一NAND串，并且所述一个或多个第二垂直结构包括一个或多个第二NAND串。
3.如权利要求2所述的存储器件，其中所述一个或多个第一NAND串和所述一个或多个第二NAND串中的每一者包括围绕芯绝缘材料的多个存储层。
4.如权利要求3所述的存储器件，其中所述多个存储层包括由阻挡层、存储层、隧穿层和沟道层组成的堆叠层。
5.如权利要求4所述的存储器件，其中源自所述导电材料的掺杂体存在于所述沟道层的与所述导电材料相邻的部分中。
6.如权利要求1所述的存储器件，其中所述导电材料包括掺杂多晶硅。
7.如权利要求1所述的存储器件，其中所述导电材料的一部分围绕所述一个或多个第二垂直结构的下端。
8.根据权利要求1所述的存储器件，其中所述导电材料的宽度大于所述一个或多个第一垂直结构和所述一个或多个第二垂直结构的宽度，使得所述导电材料从所述一个或多个第一垂直结构和所述一个或多个第二垂直结构向外突出。
9.一种存储器件，包括：
衬底；
第一叠层，其在所述衬底之上并具有交替的导体层和绝缘体层；
第二叠层，其设置在所述第一叠层之上并具有交替的导体层和绝缘体层；
一个或多个第一垂直结构，其延伸穿过所述第一叠层；
导电材料，其设置在所述一个或多个第一垂直结构的顶表面上；以及
一个或多个第二垂直结构，其延伸穿过所述第二叠层并邻接所述导电材料的顶表面。
10.如权利要求9所述的存储器件，其中所述一个或多个第一垂直结构包括一个或多个第一NAND串，并且所述一个或多个第二垂直结构包括一个或多个第二NAND串。
11.如权利要求10所述的存储器件，其中所述一个或多个第一NAND串和所述一个或多个第二NAND串中的每一者包括围绕芯绝缘材料的多个存储层。
12.如权利要求11所述的存储器件，其中所述多个存储层包括由阻挡层、存储层、隧穿层和沟道层组成的堆叠层。
13.如权利要求12所述的存储器件，其中源自所述导电材料的掺杂体存在于所述沟道层的与所述导电材料相邻的部分中。
14.如权利要求9所述的存储器件，其中所述导电材料包括掺杂多晶硅。
15.如权利要求9所述的存储器件，其中所述导电材料的宽度大于所述一个或多个第一垂直结构和所述一个或多个第二垂直结构的宽度，使得所述导电材料从所述一个或多个第一垂直结构和所述一个或多个第二垂直结构向外突出。
16.一种存储器件，包括：
衬底；
第一叠层，其在所述衬底之上且具有交替的导体层和绝缘体层；
一个或多个第一垂直结构，其延伸穿过所述第一叠层；
导电材料，其设置在所述一个或多个第一垂直结构的顶表面上；
绝缘层，其设置在所述第一叠层之上和所述导电材料之上；
第二叠层，其设置在所述绝缘层之上并具有交替的导体层和绝缘体层；以及
一个或多个第二垂直结构，其延伸穿过所述第二叠层并穿过所述绝缘层，并邻接所述导电材料的顶表面。
17.如权利要求16所述的存储器件，其中所述一个或多个第一垂直结构包括一个或多个第一NAND串，并且所述一个或多个第二垂直结构包括一个或多个第二NAND串。
18.如权利要求17所述的存储器件，其中所述一个或多个第一NAND串和所述一个或多个第二NAND串中的每一者包括围绕芯绝缘材料的多个存储层。
19.如权利要求18所述的存储器件，其中所述多个存储层包括由阻挡层、存储层、隧穿层和沟道层组成的堆叠层。
20.如权利要求19所述的存储器件，其中源自所述导电材料的掺杂体存在于所述沟道层的与所述导电材料相邻的部分中。
21.如权利要求16所述的存储器件，其中所述导电材料包含掺杂多晶硅。
22.如权利要求16所述的存储器件，其中所述绝缘层包含氧化铝。
23.如权利要求16所述的存储器件，其中所述绝缘层围绕所述一个或多个第二垂直结构的下端。
24.如权利要求16所述的存储器件，其中所述导电材料的宽度大于所述一个或多个第一垂直结构和所述一个或多个第二垂直结构的宽度，使得所述导电材料从所述一个或多个第一垂直结构和所述一个或多个第二垂直结构向外突出。
25.一种电子系统，包括如权利要求1-24中任一项所述的存储器件。
26.一种用于形成存储器件的方法，包括：
在衬底之上形成第一叠层，所述第一叠层具有交替的牺牲层和电介质层；
形成穿过所述第一叠层的一个或多个第一开口；
在所述一个或多个第一开口中形成一个或多个第一垂直结构；
去除所述一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷；
在所述一个或多个第一凹陷内沉积导电材料；
在所述第一叠层之上形成第二叠层，所述第二叠层具有交替的牺牲层和电介质层；
形成穿过所述第二叠层并穿过所述导电材料的一部分的一个或多个第二开口；以及
在所述一个或多个第二开口中形成一个或多个第二垂直结构。
27.如权利要求26所述的方法，其中形成所述一个或多个第一垂直结构包括：
沉积多个存储层，所述多个存储层包括阻挡层、存储层、隧穿层和沟道层；以及
沉积芯绝缘体材料。
28.如权利要求27所述的方法，其中所述去除包括：
使用第一蚀刻工艺回蚀刻所述芯绝缘材料的一部分；
使用第二蚀刻工艺回蚀刻所述沟道层的一部分；以及
使用一个或多个其他蚀刻工艺回蚀刻所述阻挡层、所述存储层和所述隧穿层的一部分。
29.如权利要求27所述的方法，还包括使所述存储器件退火，使得来自所述导电材料的掺杂体扩散到与所述导电材料相邻的所述沟道层中。
30.如权利要求26所述的方法，其中沉积所述导电材料包括沉积多晶硅。
31.如权利要求26所述的方法，还包括：
去除所述第一叠层和所述第二叠层的所述牺牲层；以及
用导电层替换所述第一叠层和所述第二叠层的所去除的牺牲层。
32.一种用于形成存储器件的方法，包括：
在衬底之上形成第一叠层，所述第一叠层具有交替的牺牲层和电介质层；
形成穿过所述第一叠层的一个或多个第一开口；
在所述一个或多个第一开口中形成一个或多个第一垂直结构；
去除所述一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷；
在所述一个或多个第一凹陷内沉积导电材料；
去除所述导电材料的顶部以形成一个或多个第二凹陷；
在所述一个或多个第二凹陷中沉积绝缘材料；
在所述第一叠层之上形成第二叠层，所述第二叠层具有交替的牺牲层和电介质层；
形成穿过所述第二叠层并穿过所述绝缘材料的一部分的一个或多个第二开口；
去除所述绝缘材料；以及
在所述一个或多个第二开口中形成一个或多个第二垂直结构。
33.如权利要求32所述的方法，其中形成所述一个或多个第一垂直结构包括：
沉积多个存储层，所述多个存储层包括阻挡层、存储层、隧穿层和沟道层；以及
沉积芯绝缘体材料。
34.如权利要求33所述的方法，其中去除所述一个或多个第一垂直结构的顶部包括：
使用第一蚀刻工艺回蚀刻所述芯绝缘材料的一部分；
使用第二蚀刻工艺回蚀刻所述沟道层的一部分；以及
使用一个或多个其他蚀刻工艺回蚀刻所述阻挡层、所述存储层和所述隧穿层的一部分。
35.如权利要求33所述的方法，还包括使所述存储器件退火，使得来自所述导电材料的掺杂体扩散到与所述导电材料相邻的所述沟道层中。
36.如权利要求32所述的方法，其中沉积所述导电材料包括沉积多晶硅。
37.如权利要求32所述的方法，其中沉积所述绝缘材料包括沉积氧化铝。
38.如权利要求32所述的方法，还包括：
去除所述第一叠层和所述第二叠层的所述牺牲层；以及
用导电层替换所述第一叠层和所述第二叠层的所去除的牺牲层。
39.一种用于形成存储器件的方法，包括：
在衬底之上形成第一叠层，所述第一叠层具有交替的牺牲层和电介质层；
形成穿过所述第一叠层的一个或多个第一开口；
在所述一个或多个第一开口中形成一个或多个第一垂直结构；
去除所述一个或多个第一垂直结构的顶部以形成一个或多个第一凹陷；
在所述一个或多个第一凹陷内沉积导电材料；
在所述第一叠层之上和所述导电材料之上沉积绝缘层；
在所述绝缘层之上形成第二叠层，所述第二叠层具有交替的牺牲层和电介质层；
形成穿过所述第二叠层并穿过所述绝缘层的一部分的一个或多个第二开口；
去除在所述一个或多个第二开口的底部的所述绝缘层的附加部分；以及
在所述一个或多个第二开口中形成一个或多个第二垂直结构。
40.如权利要求39所述的方法，其中形成所述一个或多个第一垂直结构包括：
沉积多个存储层，所述多个存储层包括阻挡层、存储层、隧穿层和沟道层；以及
沉积芯绝缘体材料。
41.如权利要求40所述的方法，其中去除所述一个或多个第一垂直结构的顶部包括：
使用第一蚀刻工艺回蚀刻所述芯绝缘材料的一部分；
使用第二蚀刻工艺回蚀刻所述沟道层的一部分；以及
使用一个或多个其他蚀刻工艺回蚀刻所述阻挡层、所述存储层和所述隧穿层的一部分。
42.如权利要求40所述的方法，还包括使所述存储器件退火，使得来自所述导电材料的掺杂体扩散到与所述导电材料相邻的所述沟道层中。
43.如权利要求39所述的方法，其中沉积所述导电材料包括沉积多晶硅。
44.如权利要求39所述的方法，其中沉积所述绝缘层包括沉积氧化铝。
45.如权利要求39所述的方法，还包括：
去除所述第一叠层和所述第二叠层的所述牺牲层；以及
用导电层替换所述第一叠层和所述第二叠层的所去除的牺牲层。
CN201880001688.1A 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法 Active CN109155316B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110612897.3A CN113345910B (zh) 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/100388 WO2020034084A1 (en) 2018-08-14 2018-08-14 Stacked connections in 3d memory and methods of making the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110612897.3A Division CN113345910B (zh) 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法

Publications (2)

Publication Number Publication Date
CN109155316A true CN109155316A (zh) 2019-01-04
CN109155316B CN109155316B (zh) 2021-05-14

Family

ID=64806279

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110612897.3A Active CN113345910B (zh) 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法
CN201880001688.1A Active CN109155316B (zh) 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110612897.3A Active CN113345910B (zh) 2018-08-14 2018-08-14 3d存储器中的堆叠连接件及其制造方法

Country Status (5)

Country Link
US (5) US10892275B2 (zh)
CN (2) CN113345910B (zh)
SG (1) SG11202103738WA (zh)
TW (2) TWI711162B (zh)
WO (1) WO2020034084A1 (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109891588A (zh) * 2019-01-08 2019-06-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110114880A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
CN110114879A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
CN110544695A (zh) * 2019-09-09 2019-12-06 长江存储科技有限责任公司 一种三维存储器的制造方法
US10714490B1 (en) 2019-04-30 2020-07-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having bent backside word lines
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
US10770478B1 (en) 2019-04-30 2020-09-08 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN113224077A (zh) * 2020-02-05 2021-08-06 旺宏电子股份有限公司 立体存储器元件及其制备方法
JP2022521842A (ja) * 2019-04-01 2022-04-12 アプライド マテリアルズ インコーポレイテッド ３ｄ－ｎａｎｄモールド
JP2022544525A (ja) * 2019-08-15 2022-10-19 マイクロン テクノロジー，インク． 隣接するデッキ間に酸化物材料を含むマイクロ電子デバイス、電子システム、及び関連する方法
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345910B (zh) 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法
US11121153B1 (en) * 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11127759B2 (en) 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
TWI729794B (zh) * 2020-05-04 2021-06-01 旺宏電子股份有限公司 半導體裝置及其製造方法
JP2022043893A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
JP2022143037A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US12114495B2 (en) 2021-09-16 2024-10-08 International Business Machines Corporation Vertical three-dimensional stack NOR flash memory
US20240074201A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Memory Circuitry And Method Used In Forming Memory Circuitry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110312174A1 (en) * 2010-06-22 2011-12-22 Samsung Electronics Co., Ltd. Methods Of Manufacturing Three-Dimensional Semiconductor Devices
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
CN106256005A (zh) * 2014-05-07 2016-12-21 桑迪士克科技有限责任公司 具有堆叠的导电沟道的三维存储器装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326275B1 (en) * 2000-04-24 2001-12-04 International Business Machines Corporation DRAM cell with vertical CMOS transistor
KR101065140B1 (ko) * 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20130102399A (ko) 2012-03-07 2013-09-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
KR101487746B1 (ko) 2014-02-07 2015-02-04 한국과학기술원 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법
US11018149B2 (en) * 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9595531B2 (en) * 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
EP3262680B1 (en) * 2015-06-15 2019-08-21 SanDisk Technologies LLC Passive devices for integration with three-dimensional memory devices
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR102440221B1 (ko) 2015-09-09 2022-09-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9691781B1 (en) * 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9754820B2 (en) * 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US9859337B2 (en) * 2016-02-26 2018-01-02 Sandisk Technologies Llc Three-dimensional memory device with vertical semiconductor bit lines located in recesses and method of making thereof
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
CN110010620B (zh) 2017-11-21 2021-04-13 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
EP3779048A4 (en) 2018-03-27 2022-01-12 Sumitomo Seika Chemicals Co., Ltd. SAND BAG AND METHOD OF PRODUCTION
CN113345910B (zh) 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110312174A1 (en) * 2010-06-22 2011-12-22 Samsung Electronics Co., Ltd. Methods Of Manufacturing Three-Dimensional Semiconductor Devices
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
CN106256005A (zh) * 2014-05-07 2016-12-21 桑迪士克科技有限责任公司 具有堆叠的导电沟道的三维存储器装置

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854628B2 (en) 2019-01-08 2020-12-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
US11515329B2 (en) 2019-01-08 2022-11-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
US11069712B2 (en) 2019-01-08 2021-07-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device
CN109891588A (zh) * 2019-01-08 2019-06-14 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2020142904A1 (en) * 2019-01-08 2020-07-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
JP2022510650A (ja) * 2019-01-18 2022-01-27 長江存儲科技有限責任公司 三次元メモリ装置のソースコンタクト構造、および三次元メモリ装置のソースコンタクト構造の製作方法
US10971517B2 (en) 2019-01-18 2021-04-06 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
US11849582B2 (en) 2019-03-29 2023-12-19 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
WO2020198943A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
US11605644B2 (en) 2019-03-29 2023-03-14 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
CN110114880A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
TWI698005B (zh) * 2019-03-29 2020-07-01 大陸商長江存儲科技有限責任公司 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
US11424266B2 (en) 2019-03-29 2022-08-23 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
US11114456B2 (en) 2019-03-29 2021-09-07 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
CN110114879A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
JP7443393B2 (ja) 2019-04-01 2024-03-05 アプライド マテリアルズ インコーポレイテッド ３ｄ－ｎａｎｄモールド
JP2022521842A (ja) * 2019-04-01 2022-04-12 アプライド マテリアルズ インコーポレイテッド ３ｄ－ｎａｎｄモールド
US10770478B1 (en) 2019-04-30 2020-09-08 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
WO2020220269A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
US10714490B1 (en) 2019-04-30 2020-07-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having bent backside word lines
JP2022544525A (ja) * 2019-08-15 2022-10-19 マイクロン テクノロジー，インク． 隣接するデッキ間に酸化物材料を含むマイクロ電子デバイス、電子システム、及び関連する方法
JP7362900B2 (ja) 2019-08-15 2023-10-17 マイクロン テクノロジー，インク． 隣接するデッキ間に酸化物材料を含むマイクロ電子デバイス、電子システム、及び関連する方法
US11917825B2 (en) 2019-08-15 2024-02-27 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks
CN110544695B (zh) * 2019-09-09 2022-05-24 长江存储科技有限责任公司 一种三维存储器的制造方法
CN110544695A (zh) * 2019-09-09 2019-12-06 长江存储科技有限责任公司 一种三维存储器的制造方法
CN113224077A (zh) * 2020-02-05 2021-08-06 旺宏电子股份有限公司 立体存储器元件及其制备方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts

Also Published As

Publication number Publication date
US20210091115A1 (en) 2021-03-25
US11600637B2 (en) 2023-03-07
TW202010105A (zh) 2020-03-01
SG11202103738WA (en) 2021-05-28
US20210118904A1 (en) 2021-04-22
CN113345910A (zh) 2021-09-03
CN113345910B (zh) 2024-02-27
US10892275B2 (en) 2021-01-12
US20210134835A1 (en) 2021-05-06
US11910602B2 (en) 2024-02-20
TW202025459A (zh) 2020-07-01
US11765898B2 (en) 2023-09-19
TWI711162B (zh) 2020-11-21
WO2020034084A1 (en) 2020-02-20
CN109155316B (zh) 2021-05-14
TWI693700B (zh) 2020-05-11
US11600636B2 (en) 2023-03-07
US20200058675A1 (en) 2020-02-20
US20210134834A1 (en) 2021-05-06

Similar Documents

Publication Publication Date Title
CN109155316A (zh) 3d存储器中的堆叠连接件及其制造方法
TWI685953B (zh) 使用梳狀繞線結構減少金屬線裝載的記憶元件
TWI709231B (zh) 三維記憶體元件及其製造方法
US11031413B2 (en) Three-dimensional memory devices and fabricating methods thereof
TWI667774B (zh) 具有貫穿階梯接觸的立體儲存裝置及其形成方法
CN109155319A (zh) 存储器件以及形成存储器件的方法
CN109417077B (zh) 使用梳状路由结构以减少金属线装载的存储器件
CN109075174A (zh) 多堆叠层三维存储器件及其制造方法
CN110140211A (zh) 三维存储器件及其制作方法
CN109314117A (zh) 操作3d存储器件的方法
CN109196643B (zh) 存储器件及其形成方法
CN109844949A (zh) 三维存储器件的源极接触结构及该存储器件的制造方法
CN109643643A (zh) 键合存储器件及其制造方法
TW202021094A (zh) 立體記憶體件及其製造方法
TWI733471B (zh) 三維記憶體元件及其製造方法
TW202213729A (zh) 三維記憶體元件中具有突出部分的通道結構及其製作方法
TW202220110A (zh) 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant