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CN109155301A - 具有帽盖层的键合触点及其形成方法 - Google Patents

具有帽盖层的键合触点及其形成方法 Download PDF

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CN109155301A
CN109155301A CN201880001687.7A CN201880001687A CN109155301A CN 109155301 A CN109155301 A CN 109155301A CN 201880001687 A CN201880001687 A CN 201880001687A CN 109155301 A CN109155301 A CN 109155301A
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CN
China
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bonding
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cap layer
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CN201880001687.7A
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潘杰
吕术亮
马亮
李�远
胡思平
万先进
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

公开了键合的半导体结构及其制造方法的实施例。在示例中，一种半导体器件包括第一半导体结构、第二半导体结构、以及第一和第二半导体结构之间的键合界面。第一半导体结构包括衬底、设置于衬底上的第一器件层、以及设置于第一器件层上方并包括第一键合触点的第一键合层。第二半导体结构包括第二器件层、以及设置于第二器件层下方并包括第二键合触点的第二键合层。第一键合触点在键合界面处与第二键合触点接触。第一键合触点和第二键合触点中的至少一个包括帽盖层，所述帽盖层在所述键合界面处并且具有与相应的所述第一键合触点或所述第二键合触点的其余部分不同的导电材料。

Description

具有帽盖层的键合触点及其形成方法
背景技术
本公开的实施例涉及键合的半导体结构及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造过程，诸如存储器单元的平面半导体器件被缩放到更小尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。三维(3D)器件架构可以解决例如闪存存储器件的一些平面半导体器件中的密度限制。
可以通过堆叠半导体晶圆或管芯并例如使用贯穿硅通孔(TSV)或铜到铜(Cu-Cu)连接而将它们竖直互连来形成3D半导体器件，以使得所得的结构充当单个器件，从而以与常规平面工艺相比减小的功率和更小的占用面积实现性能提高。在用于堆叠半导体衬底的各种技术之中，混合键合被认为是有希望的技术之一，因为其能够形成高密度互连。
发明内容
本文公开了半导体器件、键合结构、以及其制造方法的实施例。
在一个示例中，一种半导体器件包括第一半导体结构、第二半导体结构以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括衬底、设置于衬底上的第一器件层、以及设置于第一器件层上方并包括第一键合触点的第一键合层。第二半导体结构包括第二器件层、以及设置于第二器件层下方并包括第二键合触点的第二键合层。第一键合触点在键合界面处与第二键合触点接触。第一键合触点和第二键合触点中的至少一个包括帽盖层，所述帽盖层在键合界面处并且具有与相应的第一或第二键合触点的其余部分不同的导电材料。
在另一个示例中，一种键合结构包括：包括第一键合触点和第一电介质的第一键合层，包括第二键合触点和第二电介质的第二键合层，以及第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，并且第一电介质在键合界面处与第二电介质接触。第一键合触点和第二键合触点中的至少一个包括帽盖层，所述帽盖层在键合界面处并且具有与相应的第一或第二键合触点的其余部分不同的导电材料。
在不同示例中，公开了一种用于形成半导体器件的方法。第一器件层形成在第一衬底上。包括第一键合触点的第一键合层形成在第一器件层上方。第一帽盖层形成在第一键合触点的上端。第一帽盖层具有与第一键合触点的其余部分不同的导电材料。第二器件层形成在第二衬底上。包括第二键合触点的第二键合层形成在第二器件层上方。第一衬底和第二衬底以面对面的方式键合，以使得第一键合触点通过第一帽盖层与第二键合触点接触。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的包括具有帽盖层的键合触点的示例性半导体器件的截面。
图2A-图2C示出了根据本公开的各种实施例的具有帽盖层的各种示例性键合结构的截面。
图3A-图3D示出了根据本公开的一些实施例的用于形成包括具有帽盖层的键合触点的第一半导体结构的示例性制造过程。
图4A-图4D示出了根据本公开的一些实施例的用于形成包括具有帽盖层的键合触点的第二半导体结构的示例性制造过程。
图5A-图5B示出了根据本公开的一些实施例的用于键合第一半导体结构和第二半导体结构的示例性制造过程。
图6是根据本公开的一些实施例的用于形成包括具有帽盖层的键合触点的示例性半导体器件的方法的流程图。
图7示出了根据本公开的一些实施例的用于为混合键合形成选择性化学气相沉积(CVD)钴(Co)帽盖层的示例性制造过程。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但可能未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在高密度低特征尺寸(例如，100nm)混合键合过程中，用作导体层的两个半导体结构中的键合触点的金属包括铜。然而，在混合键合过程期间，由于热膨胀可能会发生铜迁移，从而可能导致在键合之后在键合触点中形成孔隙。此外，铜在键合界面处的扩散是混合键合的另一个问题，这可能导致泄漏并缩短键合结构的电迁移(EM)寿命。
根据本公开的各种实施例提供了具有帽盖层的键合触点，以用于改善混合键合过程界面。帽盖层能够防止铜扩散通过键合界面，由此减小泄漏并延长键合结构的EM寿命。此外，通过减小体积变化，帽盖层可以减少在混合键合之后由于铜迁移和体积收缩而形成的孔隙。例如，帽盖层可以填充在化学机械抛光(CMP)之后由于键合界面处的下陷而导致的键合触点的凹陷。在一些实施例中，通过在键合触点与周围电介质之间使用具有高选择性的导电材料(例如，钴)，可以仅在键合触点的上端选择性沉积帽盖层，这样简化了帽盖层的制造过程。
图1示出了根据本公开的一些实施例的包括具有帽盖层101的键合触点148的示例性半导体器件100的截面。为了容易描述，半导体器件100将被描述为非单片式3D存储器件。然而，要理解的是，半导体器件100不限于3D存储器件，并且可以包括能够使用帽盖层改善键合界面性质的任何适当的半导体器件，如下文详细所述。
半导体器件100代表非单片式3D存储器件的示例。术语“非单片式”表示半导体器件100的部件(例如，外围器件和存储器阵列器件)可以独立形成于不同衬底上并且随后被键合以形成键合的半导体器件。半导体器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当材料。
半导体器件100可以包括衬底102上的外围器件层103。外围器件层103可以包括形成于衬底102上的多个晶体管104。晶体管104可以形成于衬底102“上”，其中每个晶体管104的整体或部分形成于衬底102中(例如，在衬底102的顶表面下方)和/或直接形成于衬底102上。隔离区(例如，浅沟槽隔离(STI)，未示出)和掺杂区(例如，晶体管104的源极区和漏极区，未示出)也可以形成在衬底102中。
在一些实施例中，外围器件层103可以包括用于方便半导体器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围器件层103可以包括页缓冲区、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围器件层103使用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)形成在衬底102上。
半导体器件100可以包括外围器件层103上方的互连层106(本文称为“外围互连层”)以向和从外围器件层103传输电信号。外围互连层106可以包括多个互连(本文也称为“触点”)，包括横向互连线108和竖直互连接入(通孔)触点110。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连，例如中段工序(MEOL)互连和后段工序(BEOL)互连。外围互连层106还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线108和通孔触点110。亦即，外围互连层106可以包括多个ILD层中的互连线108和通孔触点110。外围互连层106中的互连线108和通孔触点110可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层106中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
在一些实施例中，外围互连层106还包括在其顶部部分处的键合层111。键合层111可以包括多个键合触点112以及将键合触点112电隔离的电介质113。键合触点112可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层111的其余区域可以利用电介质113形成，所述电介质113包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层111中的键合触点112和电介质113可以用于混合键合，如下文详细所述。
半导体器件100可以包括外围器件层103上方的存储器阵列器件层120。要指出的是，在图1中包括x轴和y轴以进一步例示半导体器件100中的部件之间的空间关系。衬底102包括在x方向(即，横向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在衬底(例如，衬底102)被定位于半导体器件(例如，半导体器件100)的y方向(竖直或厚度方向)上的最下平面中时，在y方向上相对于半导体器件的衬底判断半导体器件的一个部件(例如，层或器件)在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同标注。
在一些实施例中，半导体器件100是NAND闪速存储器件，其中以均在外围器件层103上方竖直延伸的NAND存储器串114的阵列的形式提供存储单元。存储器阵列器件层120可以包括竖直延伸通过多个对的NAND存储器串114，其中每个对包括导体层116和电介质层118(本文称为“导体/电介质层对”)。本文中还将堆叠的导体/电介质层对称为“存储器堆叠层”。存储器中的导体层116和电介质层118可以在竖直方向上交替堆叠。
如图1中所示，每个NAND存储器串114可以包括半导体沟道124和电介质层(也称为“存储器膜”)。在一些实施例中，半导体沟道124包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层126、存储层128(也称为“电荷捕获/存储层”)和阻挡层(未示出)的复合层。每个NAND存储器串114可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道124、隧穿层126、存储层128和阻挡层以次序从柱的中心向顶表面沿径向布置。隧穿层126可以包括氧化硅、氮氧化硅或其任何组合。存储层128可以包括氮化硅、氧氮化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储器串114还包括多个控制栅极(每个是字线的部分)。存储器堆叠层中的每个导体层116能够充当每个NAND存储器串114中的存储器单元的控制栅极。每个NAND存储器串114可以在其上端包括源极选择栅，在其下端包括漏极选择栅。如本文所用，部件(例如，NAND存储器串114)的“上端”是在y方向上更远离衬底102的端部，并且部件(例如，NAND存储器串114)的“下端”是在y方向上更接近衬底102的端部。
在一些实施例中，半导体器件100还包括设置于NAND存储器串114上方并与NAND存储器串接触的半导体层130。存储器阵列器件层120可以设置在半导体层130下方。在一些实施例中，半导体层130包括由隔离区电气分隔的多个半导体插塞132。在一些实施例中，每个半导体插塞132设置在对应NAND存储器串114的上端并充当对应NAND存储器串114的漏极，从而可以被视为对应NAND存储器串114的部分。半导体插塞132可以包括单晶硅。半导体插塞132可以是未掺杂、由p型或n型掺杂剂部分掺杂(在厚度方向和/或宽度方向上)、或完全掺杂的。
在一些实施例中，半导体器件100包括局部互连，其形成于一个或多个ILD层中并与存储器阵列器件层120中的部件接触，所述部件例如字线(例如，导体层116)和NAND存储器串114。局部互连可以包括字线通孔触点136、源极线通孔触点138和位线通孔触点140。每个局部互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。字线通孔触点136可以竖直延伸通过一个或多个ILD层。每个字线通孔触点136可以与对应的导体层116接触，以对半导体器件100的对应字线单独寻址。每个源极线通孔触点138可以与对应NAND存储器串114的源极接触。位线通孔触点140可以竖直延伸通过一个或多个ILD层。每个位线通孔触点140可以电连接到NAND存储器串114的对应半导体插塞132(例如，漏极)以对对应NAND存储器串114单独寻址。
类似于外围器件层103，半导体器件100的存储器阵列器件层120还可以包括互连层，以用于向和从NAND存储器串114传输电信号。如图1所示，半导体器件100可以包括存储器阵列器件层120下方的互连层142(本文中称为“阵列互连层”)。阵列互连层142可以包括多个互连，包括一个或多个ILD层中的互连线144和通孔触点146。在一些实施例中，阵列互连层142包括在其底部的键合层147。键合层147可以包括多个键合触点148以及将键合触点148电隔离的电介质149。键合触点148可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层147的其余区域可以利用电介质149形成，电介质149包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层147中的键合触点148和电介质149可以用于混合键合，如下文详细描述的。
如图1所示，另一互连层150(本文中称为“BEOL互连层”)可以设置在存储器阵列器件层120上方并可以包括互连，例如一个或多个ILD层中的互连线152和通孔触点154。BEOL互连层150还可以包括半导体器件100的顶部部分处的接触焊盘156和重新分布层(未示出)，以用于引线键合和/或与内插器键合。BEOL互连层150和阵列互连层142可以形成在存储器阵列器件层120的相对侧上。在一些实施例中，BEOL互连层150中的互连线152、通孔触点154和接触焊盘156能够在半导体器件100与外部电路之间传输电信号。
在一些实施例中，第一半导体结构(例如，存储器阵列器件芯片160)与第二半导体结构(例如，外围器件芯片162)以面对面的方式在键合界面158处键合，第一半导体结构包括存储器阵列器件层120(和其中的NAND存储器串114)、半导体层130(例如，减薄的衬底)、阵列互连层142(和其中的键合层147)以及BEOL互连层150，第二半导体结构包括衬底102、外围器件层103(及其中的晶体管104)和外围互连层106。
如图1中所示，键合界面158可以形成在键合层111和147之间。根据一些实施例，键合触点112在键合界面158处与键合触点148接触，并且电介质113也与电介质149接触。根据一些实施例，在半导体器件100中，键合界面158设置在存储器阵列器件层120与外围器件层103之间。可以使用混合键合(也称为“金属/电介质混合键合”)对键合层111和147进行键合，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的居间层)，并能够同时获得金属-金属键合和电介质-电介质键合。金属-金属键合可以形成在键合触点148与键合触点112之间，并且电介质-电介质键合可以形成在电介质149与电介质113之间。
如图1中所示，存储器阵列器件芯片160中的键合触点148的宽度(在x方向上)大于外围器件芯片162中的键合触点112的宽度(在x方向上)。每个键合触点148在键合界面158处可以包括形成于其顶部的帽盖层101。帽盖层101的宽度可以标称地与键合触点148在键合界面158处的宽度相同。亦即，帽盖层101可以横向延伸以覆盖键合触点148在键合界面158处的整个宽度，而不在键合界面158处延伸到存储器阵列器件芯片160中的电介质149中。因为键合触点148比键合触点112更宽，所以通过覆盖键合触点148在键合界面158处的整个宽度，帽盖层101能够完全密封键合界面158的相对侧上的键合触点148和键合触点112两者，以防止铜从键合触点148跨越键合界面158扩散到电介质113，以及避免由于双向(即，从下到上和从上到下)的热膨胀而导致的孔隙形成。另一方面，帽盖层101的导电材料对键合触点148的其余部分的选择性可以比对电介质149的选择性更大。结果，帽盖层101在键合界面158处可以仅选择性地被沉积在键合触点148的端部，而不沉积在电介质149上，无需进行图案化，由此降低了工艺复杂性和相关联的成本。
帽盖层101的厚度(y方向)可以介于大约1nm和大约5nm之间，例如介于1nm和5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。在一些实施例中，帽盖层101具有的导电材料与键合触点148的其余部分不同。键合触点148的其余部分可以包括导体(未示出)以及导体与电介质149之间的围绕键合触点148的阻挡/粘附层(未示出)。阻挡/粘附层可以改善导体在电介质149上的粘附，并防止导体原子扩散到电介质149中。在一些实施例中，阻挡/粘附层的材料包括但不限于钛/氮化钛(Ti/TiN)和钽/氮化钽(Ta/TaN)。在一些实施例中，导体的导电材料包括但不限于金属例如W、Co、Cu和Al。
在一些实施例中，键合触点148包括适合于混合键合的铜作为其导体，并且帽盖层101包括与铜导体不同的钴。钴可以充当铜导体和电介质之间的阻挡层，以有效防止铜扩散到电介质中。而且，钴相对于铜的选择性大于钴相对于电介质材料(例如，氧化硅)，例如，大10倍到1000倍(例如，10倍、20倍、30倍、40倍、50倍、60倍、70倍、80倍、90倍、100倍、200倍、300倍、400倍、500倍、600倍、700倍、800倍、900倍、1000倍，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。此外，可以控制帽盖层101中的钴的沉积以在CMP之后精确填充键合触点148的上端处的下陷(例如，厚度介于1nm和5nm之间)，以使得键合触点148的表面能够与键合层111的其它部分平齐。因此，键合触点148的帽盖层101能够改善半导体器件100的键合界面158处的各种性质。
图2A-图2C示出了根据各种实施例的具有帽盖层的各种示例性键合结构的截面。图1示出了具有帽盖层101的半导体器件100，其包括存储器阵列器件芯片160和外围器件芯片162的键合结构。要理解的是，可以将本文公开的帽盖层用于具有各种布置的任何适当键合结构中。图2A示出了根据一些实施例的包括下键合层204和上键合层206的键合结构201。下键合层204可以包括下键合触点208以及将下键合触点208电隔离的下电介质210。类似地，上键合层206可以包括上键合触点212以及将上键合触点212电隔离的上电介质214。键合结构201还可以包括形成于下键合层204和上键合层206之间的键合界面216。
如图2A中所示，每个上键合触点212与对应的下键合触点208接触，并且上电介质214与下电介质210接触。在一些实施例中，上键合触点212和下键合触点208包括铜导体，并且上电介质214和下电介质210包括氧化硅。上键合层206可以通过混合键合与下键合层204键合，从而能够同时形成上键合触点212与下键合触点208之间的Cu-Cu融合键合，以及上电介质214与下电介质210之间的SiOx-SiOx共价键合。
类似于图1中的键合结构，上键合触点212的宽度大于下键合触点208的宽度。每个上键合触点212可以包括在键合界面216处形成于其一端的帽盖层218。帽盖层218的宽度可以标称地与上键合触点212在键合界面216处的宽度相同。帽盖层218的厚度可以介于大约1nm和大约5nm之间，例如介于1nm和5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。在一些实施例中，帽盖层218具有的导电材料与上键合触点212的其余部分不同。在一些实施例中，帽盖层218的导电材料对上键合触点212的其余部分的选择性比对上电介质214的选择性更大。在一个示例中，上键合触点212包括铜导体，并且帽盖层218包括钴。
图2B示出了类似于图2A中所示的键合结构201的键合结构203，只是交换了上和下键合层206和204中的部件的相对竖直位置。换言之，可以沿键合界面216竖直翻转键合结构201以变成键合结构203。尽管如此，帽盖层218仍然可以在键合界面216处形成在较宽的键合触点(例如，键合触点212)的一端，而不论较宽的键合触点在键合界面216上方还是下方。
图2C示出了类似于图2A中所示的键合结构201的键合结构205，只是下键合层204中的每个下键合触点208还包括帽盖层220。亦即，上键合触点212和下键合触点208都在键合界面216处包括各自的端部处的帽盖层218和220。在一些实施例中，类似于帽盖层218，帽盖层220的宽度标称地与下键合触点208在键合界面216处的宽度相同。在一些实施例中，帽盖层218和220两者的导电材料相同，例如钴。在一些实施例中，帽盖层218和220两者的厚度大体上相同，例如在1nm和5nm之间。要理解的是，在一些实施例中，帽盖层218和220的厚度彼此不同。通过在键合界面的相对侧上具有双帽盖层，可以进一步改善键合界面性质，例如防止铜扩散、减少孔隙形成以及填充下陷。
要理解的是，键合结构201、203或205可以包括诸如器件层、互连层和衬底的其它结构或者与所述其它结构组合，以在2D、2.5D或3D架构中形成任何适当的半导体器件，例如逻辑器件、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))和非易失性存储器件(例如，闪存存储器)。
图3A-图3D出了根据一些实施例的用于形成包括具有帽盖层的键合触点的第一半导体结构的示例性制造过程。图4A-图4D出了根据一些实施例的用于形成包括具有帽盖层的键合触点的第二半导体结构的示例性制造过程。图5A-图5B出了根据一些实施例的用于将第一半导体结构和第二半导体结构键合的示例性制造过程。图6是根据一些实施例的用于形成包括具有帽盖层的键合触点的示例性半导体器件的方法600的流程图。图3-图6中所示的半导体器件的示例包括图1中所示的半导体器件100。将一起描述图3-图6。要理解的是，方法600中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。此外，可以同时、或以与图3-图6所示的次序不同的次序执行所述操作中的一些操作。
参考图6，方法600开始于操作602，其中第一器件层形成在第一衬底上。第一衬底可以是硅衬底。如图3A中所示，器件层304形成在硅衬底302上方。器件层304可以是包括多个NAND存储器串(未示出)的存储器阵列器件层，每个NAND存储器串竖直延伸通过形成于硅衬底302上的存储器堆叠层(未示出)。
为了形成存储器堆叠层，包括牺牲层(例如，氮化硅)和电介质层(例如，氧化硅)的交替堆叠层的电介质堆叠层可以通过一种或多种薄膜沉积工艺而形成在硅衬底302上，所述薄膜沉积工艺包括但不限于CVD、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。存储器堆叠层然后可以通过栅极替换工艺而形成在硅衬底302上，所述栅极替换工艺即利用导体层替换电介质堆叠层中的牺牲层。在一些实施例中，形成NAND存储器串的制造过程包括：形成竖直延伸通过电介质堆叠层的半导体沟道，在半导体沟道和电介质堆叠层之间形成复合电介质层(存储器膜)，该复合电介质层包括但不限于隧穿层、存储层和阻挡层。可以通过一种或多种薄膜沉积工艺形成半导体沟道和存储器膜，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其它适当的工艺、或其任何组合。
如图3A所示，阵列互连层306可以形成在存储器阵列器件层304上方。阵列互连层306可以包括互连(未示出)，互连包括处于多个ILD层中的互连线和通孔触点，以与存储器阵列器件层304形成电连接。在一些实施例中，阵列互连层306包括多个ILD层以及通过多种工艺形成于其中的互连。例如，互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法600进行到操作604，如图6所示，其中，包括第一键合触点的第一键合层形成在第一器件层上方。第一电介质也可以形成在第一键合层中。如图3B中所示，电介质308通过一种或多种薄膜沉积工艺而沉积在阵列互连层306的顶表面上，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3C所示，键合触点310形成在电介质308中，以在阵列互连层306和存储器阵列器件层304上方形成键合层312。可以以多种工艺形成键合触点310。例如，键合触点310可以包括阻挡/粘合层和导体，其是随后以此次序通过一种或多种薄膜沉积工艺沉积的，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。形成键合触点310的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或任何其它适当工艺，以图案化并刻蚀出开口(例如，通孔开口和/或沟槽)，可以在开口中沉积阻挡/粘合层和导体。
方法600进行到操作606，如图6中所示，其中第一帽盖层形成在第一键合触点的上端。第一帽盖层可以具有与第一键合触点的其余部分不同的导电材料。形成第一帽盖层可以包括：在第一键合触点的上端刻蚀凹陷，以及在凹陷中选择性沉积导电材料。在一些实施例中，第一帽盖层的导电材料包括钴，并且第一键合触点的其余部分包括铜。在一些实施例中，第一帽盖层的厚度被形成为介于大约1nm和大约5nm之间。
如图3D中所示，帽盖层314形成在键合层312中的键合触点310的上端。根据一些实施例，帽盖层314的宽度标称地与其顶表面上的键合触点310的宽度相同。为了形成帽盖层314，可以通过湿法/干法刻蚀和/或CMP刻蚀出凹陷，并通过使用一种或多种薄膜沉积工艺在凹陷中选择性沉积导电材料来填充凹陷，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。在一些实施例中，帽盖层314的导电材料对键合触点310的其余部分的选择性比对电介质308的选择性更大，以使得导电材料仅沉积在暴露键合触点310的导体的凹陷中，但不沉积在电介质308上。
图7示出了根据一些实施例的用于为混合键合形成选择性CVD钴帽盖层711的示例性制造过程700。帽盖层711可以是图3D中的帽盖层314的一个示例，并且制造过程700可以是图6中的操作606的一个示例。键合触点701可以包括沿铜导体703的侧壁和底表面的铜导体703和阻挡/粘合层705(例如，包括Ta/TaN或Ti/TiN)。在一些实施例中，可以使用镶嵌工艺形成铜导体703，这涉及铜CMP工艺702以使键合触点701的顶表面平面化。铜CMP工艺702能够在键合触点701的上端创建下陷，并且可以对铜导体703的顶表面进行氧化，由此在暴露于空气时形成氧化铜层707。亦即，铜导体703的顶表面可以低于阻挡/粘合层705的顶表面，留下空间以用于形成帽盖层711，如图7所示。
然后可以例如通过向键合触点701的顶表面应用热退火和/或等离子体处理而执行表面制备工艺704，以去除氧化铜层707。如图7中所示，可以通过铜CMP工艺702(以形成下陷)和/或表面制备工艺704(以去除氧化铜层707，即，去除氧化物)而在铜导体703的上端刻蚀出凹陷709。
然后可以执行钴沉积工艺706结合后期处理工艺708以选择性沉积钴帽盖层711，以例如仅在铜导体703的顶表面上填充凹陷709。在一些实施例中，钴前体(例如，双(环戊二烯基)钴(II)、双(乙基环戊二烯基)钴(II)和双(五甲基环戊二烯基)钴(II))和反应气体用于热CVD以在铜导体703上选择性沉积钴，接着进行等离子体处理(例如，使用氨(NH3))，以去除残余的碳，以进一步改善钴沉积的选择性。可以重复钴沉积工艺706然后是后期处理工艺708的循环，直到所得的钴帽盖层711填充凹陷709，使得键合触点701的顶表面为平面为止。亦即，钴帽盖层711的厚度可以标称地与凹陷709的深度相同。
返回到图6，方法600还包括操作608，其中第二器件层形成在第二衬底上方。第二衬底可以是硅衬底。如图4A中所示，器件层404形成在硅衬底402上。器件层404可以是外围器件层，包括通过多种工艺形成在硅衬底402上的多个晶体管(未示出)，所述多种工艺包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、CMP和任何其它适当工艺。
如图4A所示，外围互连层406可以形成在外围器件层404上方。外围互连层406可以包括互连(未示出)，所述互连包括多个ILD层中的互连线和通孔触点，以与外围器件层404形成电连接。在一些实施例中，外围互连层406包括多个ILD层以及通过多种工艺形成于其中的互连。例如，互连可以包括通过一种或多种薄膜沉积工艺所沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。ILD层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法600进行到操作610，如图6所示，其中，包括第二键合触点的第二键合层形成在第二器件层上方。第二电介质也可以形成在第二键合层中。在一些实施例中，第一键合触点在其上端的宽度大于第二键合触点在其上端的宽度，第一键合触点在其上端的宽度标称地与第一帽盖层的宽度相同。于是，第二帽盖层可以不需要形成于第二键合触点的上端。此外或任选地，第二帽盖层可以形成在第二键合触点的上端，以进一步增强键合界面的性质，如上文详细所述。第二帽盖层可以具有与第二键合触点的其余部分不同的导电材料。第一帽盖层的宽度可以大于第二帽盖层的宽度。
如图4B中所示，电介质408通过一种或多种薄膜沉积工艺沉积在外围互连层406的顶表面上，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。如图4C所示，键合触点410形成在电介质408中，以在外围互连层406和外围器件层404上方形成键合层412。键合触点410可以以多种工艺形成。例如，每个键合触点410可以包括阻挡/粘合层和导体，它们是通过一种或多种薄膜沉积工艺以该次序顺序沉积的，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。形成键合触点410的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或任何其它适当工艺，以图案化并刻蚀出开口(例如，通孔开口和/或沟槽)，可以在开口中沉积阻挡/粘合层和导体。
如图4D中所示，帽盖层414形成在键合层412中的键合触点410的上端。根据一些实施例，帽盖层414的宽度标称地与其顶表面上的键合触点410的宽度相同。帽盖层314的宽度可以大于帽盖层414的宽度。为了形成帽盖层414，可以通过湿法/干法刻蚀和/或CMP刻蚀出凹陷，并通过使用一种或多种薄膜沉积工艺在凹陷中选择性沉积导电材料来填充凹陷，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合。在一些实施例中，帽盖层414的导电材料对键合触点410的其余部分的选择性比对电介质408的选择性更大，以使得导电材料仅沉积于暴露键合触点410的导体的凹陷中，但不沉积于电介质408上。在一些实施例中，通过上文参考图7详细例示的制造过程700形成帽盖层414。
方法600进行到操作612，如图6中所示，其中第一衬底和第二衬底以面对面的方式键合，以使得第一键合触点通过第一帽盖层与第二键合触点接触。第一电介质也可以在键合之后与第二电介质接触。在第二帽盖层形成于第二键合触点的上端的一些实施例中，在键合之后，第一键合触点通过第一帽盖层和第二帽盖层与第二键合触点接触。键合可以是混合键合。
如图5A所示，将硅衬底302和其上形成的存储器阵列器件层304上下翻转。面向下的键合层312将与面向上的键合层412键合，即，以面对面的方式。在一些实施例中，在混合键合之前将键合触点410与键合触点310对准，以使得根据一些实施例，在混合键合之后，键合触点410通过帽盖层314和414与键合触点310接触。在一些实施例中，在混合键合之前向键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。作为混合键合的结果，键合触点410(例如，其帽盖层414)可以与键合触点310(例如，其帽盖层314)相互混合，并且电介质408可以与电介质308共价键合，由此在键合层412与键合层312之间形成键合界面502，如图5B所示。
要理解的是，尽管存储器阵列器件层304被上下翻转，并且在所得的半导体器件中处于外围器件层404上方，如图5B所示，在一些实施例中，外围器件层404被上下翻转，并在所得半导体器件中处于存储器阵列器件层304上方。还要理解的是，尽管器件层304被例示为存储器阵列器件层，并且器件层404被例示为外围器件层，但示例仅仅用于例示的目的并且不限制本公开的实施例。在一个示例中，器件层304可以是外围器件层，并且器件层404可以是存储器阵列器件层。在另一个示例中，器件层304和404可以都是外围器件层。在又一个示例中，器件层304和404可以都是存储器阵列器件层。
根据本公开的一个方面，一种半导体器件包括第一半导体结构、第二半导体结构、以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括衬底、设置于衬底上的第一器件层、以及设置于第一器件层上方并包括第一键合触点的第一键合层。第二半导体结构包括第二器件层、以及设置于第二器件层下方并包括第二键合触点的第二键合层。第一键合触点在键合界面处与第二键合触点接触。第一键合触点和第二键合触点中的至少一个包括帽盖层，帽盖层在键合界面处并且具有与相应的第一或第二键合触点的其余部分不同的导电材料。
在一些实施例中，帽盖层的导电材料包括钴，并且相应的第一或第二键合触点的其余部分包括铜。在一些实施例中，帽盖层的厚度介于大约1nm和大约5nm之间。在一些实施例中，帽盖层的导电材料对相应的第一或第二键合触点的其余部分的选择性比对第一或第二电介质的选择性更大。
在一些实施例中，在键合界面处第二键合触点的宽度大于第一键合触点的宽度，并且第二键合触点包括帽盖层。帽盖层的宽度可以标称地与第二键合触点在键合界面处的宽度相同。在一些实施例中，在键合界面处第一键合触点的宽度大于第二键合触点的宽度，并且第一键合触点包括帽盖层。帽盖层的宽度可以标称地与第一键合触点在键合界面处的宽度相同。在一些实施例中，第一和第二键合触点中的每者包括相应的帽盖层。
在一些实施例中，第一键合层还包括第一电介质，并且第二键合层还包括在键合界面处与第一电介质接触的第二电介质。
在一些实施例中，第一器件层和第二器件层中的一个包括NAND存储器串，并且第一器件层和第二器件层中的另一个包括外围器件。
根据本公开的另一个方面，一种键合结构包括：包括第一键合触点和第一电介质的第一键合层，包括第二键合触点和第二电介质的第二键合层，以及第一键合层和第二键合层之间的键合界面。第一键合触点在键合界面处与第二键合触点接触，并且第一电介质在键合界面处与第二电介质接触。第一键合触点和第二键合触点中的至少一个包括帽盖层，帽盖层在键合界面处并且具有与相应的第一或第二键合触点的其余部分不同的导电材料。
在一些实施例中，帽盖层的导电材料包括钴，并且相应的第一或第二键合触点的其余部分包括铜。在一些实施例中，帽盖层的厚度介于大约1nm和大约5nm之间。在一些实施例中，帽盖层的导电材料对相应的第一或第二键合触点的其余部分的选择性比对第一或第二电介质的选择性更大。
在一些实施例中，在键合界面处第二键合触点的宽度大于第一键合触点的宽度，并且第二键合触点包括帽盖层。帽盖层的宽度可以标称地与第二键合触点在键合界面处的宽度相同。在一些实施例中，在键合界面处第一键合触点的宽度大于第二键合触点的宽度，并且第一键合触点包括帽盖层。帽盖层的宽度可以标称地与第一键合触点在键合界面处的宽度相同。在一些实施例中，第一和第二键合触点包括相应的帽盖层。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。第一器件层形成在第一衬底上。包括第一键合触点的第一键合层形成在第一器件层上方。第一帽盖层形成在第一键合触点的上端。第一帽盖层具有与第一键合触点的其余部分不同的导电材料。第二器件层形成在第二衬底上。包括第二键合触点的第二键合层形成在第二器件层上方。第一衬底和第二衬底以面对面的方式键合，以使得第一键合触点通过第一帽盖层与第二键合触点接触。
在一些实施例中，第二帽盖层形成在第二键合触点的上端。第二帽盖层可以具有与第二键合触点的其余部分不同的导电材料。在键合之后，第一键合触点可以通过第一帽盖层和第二帽盖层与第二键合触点接触。
在一些实施例中，为了形成第一帽盖层，在第一键合触点的上端刻蚀出凹陷，并在凹陷中选择性沉积导电材料。根据一些实施例，凹陷的刻蚀包括CMP，接着是氧化物去除。导电材料的选择性沉积包括多个周期的CVD和等离子体处理。
在一些实施例中，帽盖层的导电材料包括钴，并且相应的第一或第二键合触点的其余部分包括铜。在一些实施例中，帽盖层的厚度介于大约1nm和大约5nm之间。在一些实施例中，第一帽盖层的宽度大于第二键合触点的宽度。
在一些实施例中，第一电介质形成于第一键合层中，第二电介质形成于第二键合层中，并且第一电介质在键合之后与第二电介质接触。
在一些实施例中，键合包括混合键合。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (28)

1.一种半导体器件，包括：
第一半导体结构，包括衬底、设置于所述衬底上的第一器件层、以及设置于所述第一器件层上方并包括第一键合触点的第一键合层；
第二半导体结构，包括第二器件层、以及设置于所述第二器件层下方并包括第二键合触点的第二键合层；以及
所述第一半导体结构和所述第二半导体结构之间的键合界面，
其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触，并且
所述第一键合触点和所述第二键合触点中的至少一个包括帽盖层，所述帽盖层在所述键合界面处、具有与相应的所述第一键合触点或所述第二键合触点的其余部分不同的导电材料。
2.根据权利要求1所述的半导体器件，其中，所述帽盖层的导电材料包括钴，并且相应的所述第一键合触点或所述第二键合触点的所述其余部分包括铜。
3.根据权利要求1或2所述的半导体器件，其中
在所述键合界面处所述第二键合触点的宽度大于所述第一键合触点的宽度；并且
所述第二键合触点包括所述帽盖层。
4.根据权利要求3所述的半导体器件，其中，所述帽盖层的宽度标称地与所述第二键合触点在所述键合界面处的宽度相同。
5.根据权利要求1或2所述的半导体器件，其中
在所述键合界面处所述第一键合触点的宽度大于所述第二键合触点的宽度；并且
所述第一键合触点包括所述帽盖层。
6.根据权利要求5所述的半导体器件，其中，所述帽盖层的宽度标称地与所述第一键合触点在所述键合界面处的宽度相同。
7.根据权利要求1或2所述的半导体器件，其中，所述第一键合触点和所述第二键合触点中的每个包括相应的所述帽盖层。
8.根据权利要求1-7的任一项所述的半导体器件，其中，所述帽盖层的厚度介于大约1nm和大约5nm之间。
9.根据权利要求1-8的任一项所述的半导体器件，其中，所述第一键合层还包括第一电介质，并且所述第二键合层还包括在所述键合界面处与所述第一电介质接触的第二电介质。
10.根据权利要求9所述的半导体器件，其中，所述帽盖层的导电材料对相应的所述第一键合触点或所述第二键合触点的所述其余部分的选择性比对所述第一电介质或所述第二电介质的选择性更大。
11.根据权利要求1-10的任一项所述的半导体器件，其中，所述第一器件层和所述第二器件层中的一个包括NAND存储器串，并且所述第一器件层和所述第二器件层中的另一个包括外围器件。
12.一种键合结构，包括：
包括第一键合触点和第一电介质的第一键合层；
包括第二键合触点和第二电介质的第二键合层；以及
所述第一键合层与所述第二键合层之间的键合界面，
其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触，并且所述第一电介质在所述键合界面处与所述第二电介质接触，并且
所述第一键合触点和所述第二键合触点中的至少一个包括帽盖层，所述帽盖层在所述键合界面处、具有与相应的所述第一键合触点或所述第二键合触点的其余部分不同的导电材料。
13.根据权利要求12所述的键合结构，其中，所述帽盖层的导电材料包括钴，并且相应的所述第一键合触点或所述第二键合触点的所述其余部分包括铜。
14.根据权利要求12或13所述的键合结构，其中
在所述键合界面处所述第二键合触点的宽度大于所述第一键合触点的宽度；并且
所述第二键合触点包括所述帽盖层。
15.根据权利要求14所述的键合结构，其中，所述帽盖层的宽度标称地与所述第二键合触点在所述键合界面处的宽度相同。
16.根据权利要求12或13所述的键合结构，其中，所述第一键合触点或所述第二键合触点中的每个包括相应的所述帽盖层。
17.根据权利要求12-16的任一项所述的键合结构，其中，所述帽盖层的厚度介于大约1nm和大约5nm之间。
18.根据权利要求12-17的任一项所述的键合结构，其中，所述帽盖层的导电材料对相应的所述第一键合触点或所述第二键合触点的所述其余部分的选择性比对所述第一电介质或所述第二电介质的选择性更大。
19.一种用于形成半导体器件的方法，包括：
在第一衬底上形成第一器件层；
在所述第一器件层上方形成包括第一键合触点的第一键合层；
在所述第一键合触点的上端形成第一帽盖层，所述第一帽盖层具有与所述第一键合触点的其余部分不同的导电材料；
在第二衬底上形成第二器件层；
在所述第二器件层上方形成包括第二键合触点的第二键合层；以及
以面对面的方式将所述第一衬底和所述第二衬底键合，以使得所述第一键合触点通过所述第一帽盖层与所述第二键合触点接触。
20.根据权利要求19所述的方法，还包括：
在所述第二键合触点的上端形成第二帽盖层，所述第二帽盖层具有与所述第二键合触点的其余部分不同的导电材料，
其中，在键合之后，所述第一键合触点通过所述第一帽盖层和所述第二帽盖层与所述第二键合触点接触。
21.根据权利要求19或20所述的方法，其中，形成所述第一帽盖层包括：
在所述第一键合触点的上端刻蚀出凹陷；以及
在所述凹陷中选择性沉积所述导电材料。
22.根据权利要求21所述的方法，其中，所述凹陷的刻蚀包括化学机械抛光(CMP)、以及随后的氧化物去除。
23.根据权利要求21或22所述的方法，其中，所述导电材料的选择性沉积包括多个周期的化学气相沉积(CVD)和等离子体处理。
24.根据权利要求19-23的任一项所述的方法，其中，所述第一帽盖层的所述导电材料包括钴，并且所述第一键合触点的所述其余部分包括铜。
25.根据权利要求19-24的任一项所述的方法，其中，所述第一帽盖层的宽度大于所述第二键合触点的宽度。
26.根据权利要求19-25的任一项所述的方法，其中，所述第一帽盖层的厚度介于大约1nm和大约5nm之间。
27.根据权利要求19-26的任一项所述的方法，其中：
形成所述第一键合层包括在所述第一键合层中形成第一电介质；
形成所述第二键合层包括在所述第二键合层中形成第二电介质；并且
所述第一电介质在所述键合之后与所述第二电介质接触。
28.根据权利要求19-27中任一项所述的方法，其中，所述键合包括混合键合。
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