CN109003989B - 阵列基板及其制备方法、显示面板和显示装置 - Google Patents
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Abstract
本发明公开了一种阵列基板及其制备方法、显示面板和显示装置，涉及显示技术领域，设置有显示区和非显示区，显示区包括开口区和非开口区，包括：衬底基板；第一缓冲层，覆盖在衬底基板的第一表面；第一隔离层，设置在第一缓冲层远离衬底基板的表面；第二缓冲层，覆盖在第一隔离层远离衬底基板的表面；位于非开口区的像素驱动电路，像素驱动电路设置在第二缓冲层远离衬底基板的一侧，并包括挖孔区；其中，第一隔离层和第二缓冲层在衬底基板上的正投影均与挖孔区交叠，第一隔离层和第二缓冲层在衬底基板上的正投影均与开口区不交叠。通过引入第一隔离层，有效改善了在阵列基板的开口区和挖孔区进行挖槽的过程中导致的过刻或欠刻的问题。
Description
技术领域
本发明涉及显示技术领域，更具体地，涉及一种阵列基板及其制备方法、显示面板和显示装置。
背景技术
近年来，随着液晶显示技术的不断发展，液晶显示(LCD，Liquid CrystalDisplay)装置别是彩色液晶显示器的应用领域也在不断拓宽。由于液晶显示装置在显示运动图像方面的优越性和高对比度，已经被广泛应用于电视或监视器。总体上，液晶显示装置利用液晶分子的光学各异性和偏振特性来产生图像。液晶显示装置通常包括相对设置的一基板和第二基板以及位于第一基板和第二基板之间的液晶层，液晶层中的液晶分子通过电场重新取向。因此，液晶分子的取向根据电场方向改变且液晶面板的透光率也变化，由此实现图像的显示功能。
有机电致发光器件(OLED，Organic Light-Emitting Diode)也已经成为海内外非常热门的平板显示器产业，被喻为下一代的“明星”平板显示技术，这主要是因为OLED具有功耗低、自发光、反应时间快、发光效率高、面板厚度薄、可制作大尺寸与可弯曲式面板、制程简单、低成本等特点。有机电致发光器件包括多个有机发光结构，有机发光结构包括反射电极(阳极)、发光材料层和半反射电极(阴极)。空穴和电子分别从阳极和阴极注入到发光材料层中，在发光材料层中结合产生激子且激子从激发态转变到基态时产生能量，以此来实现发光。
发明内容
有鉴于此，本发明提供了一种阵列基板及其制备方法、显示面板和显示装置，在像素驱动电路和第一缓冲层之间引入了第一隔离层，阵列基板的开口区和挖孔区可分开刻蚀，还有效改善了在阵列基板的开口区和挖孔区进行挖槽的过程中导致的过刻或欠刻的问题。
第一方面，本申请提供一种阵列基板，设置有显示区和非显示区，所述显示区包括开口区和非开口区，所述阵列基板包括：
衬底基板；
第一缓冲层，覆盖在所述衬底基板的第一表面；
第一隔离层，设置在所述第一缓冲层远离所述衬底基板的表面；
第二缓冲层，覆盖在所述第一隔离层远离所述衬底基板的表面；
位于所述非开口区的像素驱动电路，所述像素驱动电路设置在所述第二缓冲层远离所述衬底基板的一侧，并包括挖孔区；
其中，所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述挖孔区交叠，所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述开口区不交叠。
第二方面，本申请提供一种阵列基板的制备方法，所述阵列基板设置有显示区和非显示区，所述显示区包括开口区和非开口区，所述制备方法包括：
提供衬底基板；
制作第一缓冲层，使所述第一缓冲层覆盖在所述衬底基板的第一表面；
制作第一隔离层，使所述第一隔离层覆盖在所述第一缓冲层远离所述衬底基板的表面；
制作第二缓冲层，使所述第二缓冲层覆盖在所述第一隔离层远离所述衬底基板的表面；
在所述第二缓冲层远离所述衬底基板的一侧制作像素驱动电路，采用分步刻蚀的方式形成所述开口区和所述挖孔区，所述所述挖孔区位于所述非开口区，使所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述挖孔区交叠，并使所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述开口区不交叠。
第三方面，本申请提供一种显示面板，包括本申请所提供的阵列基板。
第四方面，本申请提供一种显示装置，包括本申请所提供的显示面板。
与现有技术相比，本发明提供的阵列基板及其制备方法、显示面板和显示装置，至少实现了如下的有益效果：
本申请所提供的阵列基板及其制备方法、显示面板和显示装置中，在第一缓冲层远离衬底基板的一侧引入了第一隔离层和第二缓冲层，像素驱动电路中的挖孔区设置在第二缓冲层远离衬底基板的一侧且与第一隔离层和第二缓冲层交叠，开口区与第一隔离层和第二缓冲层不交叠，在形成挖孔区和开口区的过程中需要进行挖槽设计，本申请引入第一隔离层后可将开口区的挖槽刻蚀过程和挖孔区的挖槽刻蚀过程分开进行，可分别精确控制挖孔区和开口区对应的刻蚀时间，从而有利于提升挖孔区和开口区的刻蚀精度，从而有效避免了由于挖孔区和开口区的面积相差太大若同时刻蚀会导致挖孔区过刻或开口区欠刻的问题。
当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1所示为本申请实施例所提供的一种阵列基板的一种俯视图；
图2所示为本申请实施例所提供的一种阵列基板中一个子像素单元的一种俯视图；
图3所示为图2中对应子像素单元的一种AA’截面图；
图4所示为图2中对应子像素单元的另一种AA’截面图；
图5所示为为图2中对应子像素单元的另一种AA’截面图；
图6所示为图2所示子像素单元的一种BB’截面图；
图7所示为本申请实施例所提供的一种阵列基板的制备方法的流程图；
图8所示为本申请实施例所提供的一种阵列基板的制备方法中在衬底基板上形成第一缓冲层的示意图；
图9所示为本申请实施例所提供的一种阵列基板的制备方法中形成第一隔离层的示意图；
图10所示为本申请实施例所提供的一种阵列基板的制备方法中形成第二缓冲层的示意图；
图11所示为利用本申请实施例所提供的一种阵列基板的制备方法形成的阵列基板的一种结构图；
图12所示为在图11的基础上形成色阻层和平坦化层后的一种示意图；
图13所示为采用分步刻蚀的方法形成开口区和挖孔区的一种流程图；
图14所示为本申请实施例所提供的一种阵列基板的制备方法中阵列基板的一种形成过程图；
图15所示为采用第一次刻蚀工艺去除位于第一区域的层间绝缘层和栅极绝缘层的示意图；
图16所示为采用第二次刻蚀工艺去除位于第二区域的层间绝缘层和栅极绝缘层的示意图；
图17所示为采用第三次刻蚀工艺去除位于第一区域的第一隔离层的示意图；
图18所示为在层间绝缘层上涂布光刻胶的示意图；
图19所示为对图18中的光刻胶进行曝光显影的示意图；
图20所示为对图19中第一区域对应的层间绝缘层、栅极绝缘层和第二缓冲层进行刻蚀后的示意图；
图21所示为对图20中的光刻胶进行灰化后的示意图；
图22所示为对第二区域对应的层间绝缘层和栅极绝缘层进行刻蚀后的示意图；
图23所示为采用第三次刻蚀工艺对第一隔离层进行刻蚀的示意图；
图24所示在图23的基础上为去除所有光刻胶后后形成半导体有源层的示意图；
图25所示为本申请实施例所提供的一种显示面板的一种示意图；
图26所示为本申请实施例所提供的一种显示装置的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
现有技术中，为提升显示面板的穿透率，通常会在阵列基板的像素开口区进行挖槽设计，而由于阵列基板上的像素驱动电路中通常包括挖孔区域，该挖孔区域也是通过挖槽设计形成的。由于开口区对应的挖槽区域的面积远远大于挖孔区域所对应的挖槽区域的面积，刻蚀过程通常是同时进行的，在挖槽刻蚀过程中，等离子主要聚集在面积较大的挖槽区域，使其反应速度远远大于挖孔区域，使得开口区和挖孔区域所对应的刻蚀时间大不相同，因此导致刻蚀时间无法准确管控，从而可能导致挖孔区域出现欠刻的现象或导致开口区出现过刻的现象。
有鉴于此，本发明提供了一种阵列基板及其制备方法、显示面板和显示装置，在像素驱动电路和第一缓冲层之间引入了第一隔离层，阵列基板的开口区和挖孔区可分开刻蚀，还有效改善了在阵列基板的开口区和挖孔区进行挖槽的过程中导致的过刻或欠刻的问题。
图1所示为本申请实施例所提供的一种阵列基板的一种俯视图，图2所示为本申请实施例所提供的一种阵列基板中一个子像素单元的一种俯视图，图3所示为图2中对应子像素单元的一种AA’截面图，结合图1-图3，本申请实施例提供一种阵列基板100，设置有显示区11和非显示区12，显示区11包括开口区21和非开口区22，阵列基板100包括：
衬底基板20；
第一缓冲层31，覆盖在衬底基板20的第一表面；
第一隔离层32，设置在第一缓冲层31远离衬底基板20的表面；
第二缓冲层33，覆盖在第一隔离层32远离衬底基板20的表面；
位于非开口区22的像素驱动电路40，像素驱动电路40设置在第二缓冲层33远离衬底基板20的一侧，并包括挖孔区23；
其中，第一隔离层32和第二缓冲层33在衬底基板20上的正投影均与挖孔区23交叠，第一隔离层32和第二缓冲层33在衬底基板20上的正投影均与开口区21不交叠。
具体地，请参见图1和图2，本申请实施例所提供的阵列基板100设置有沿第一方向延伸且沿第二方向排布的多条栅极线13，沿第一方向排布且沿第二方向延伸的多条数据线14，栅极线13和数据线14交叉限定多个子像素单元15；显示区11设置有开口区21和非开口区22，其中，开口区21指的是每个子像素单元15可透光的有效区域，而显示区11中除开口区21以外的其他区域，例如像素驱动电路40对应的区域则为非开口区22。需要说明的是，图1仅示意性地给出了栅极线13、数据线14和子像素单元15的相对位置关系，并不代表实际的尺寸和数量。请结合图2和图3，本申请实施例所提供的阵列基板100中，位于非开口区22的驱动电路设置在第二缓冲层33远离阵列基板100的一侧，也就是说，驱动电路中的挖孔区23与第二缓冲层33和第一隔离层32是交叠的；而开口区21与第二缓冲层33和第一隔离层32是不交叠的，在阵列基板100制备的过程中会将开口区21对应的第二缓冲层33和第一隔离层32刻蚀掉。在制备阵列基板100的过程中，在上述挖孔区23和上述开口区21会分别进行挖槽设计，本申请实施例在引入第一隔离层32后，使得对挖孔区23和开口区21进行挖槽刻蚀的过程可分开进行，如此挖孔区23和开口区21进行挖槽刻蚀的时间即可分别得到精确控制，有效避免了现有技术中对二者进行刻蚀的过程中出现过刻或欠刻的问题，因而有利于提升阵列基板100中挖槽刻蚀的精度。此外，由于在阵列基板100制备过程中，开口区21对应位置的第一隔离层32以及位于第一隔离层32远离衬底基板20一侧的诸多膜层在挖槽刻蚀的过程中均会被刻蚀掉，从而使得最终开口区21对应的膜层结构简单，因而有利于提升阵列基板100开口区21的穿透率，进而还有利于提升整个阵列基板100的穿透率。而且，本申请引入第一隔离层后，有利于对第一缓冲层31起到保护的作用，避免在刻蚀过程中第一缓冲层31出现受损的现象，从而有利于保证第一缓冲层的完整性。
需要说明的是，为提升显示面板400的穿透率，本申请上述实施例所提供的阵列基板100可应用于液晶显示面板400，也可应用于有机电致发光显示面板400，当应用于有机电致发光显示面板400时，在开口区21对应的位置可仅填充平坦化层50，请参见图4，图4所示为图2中对应子像素单元15的另一种AA’截面图，本申请对此不进行具体限定，以下将对应用于液晶显示面板400时阵列基板100的具体构造进行说明。
可选地，请参见图5，图5所示为为图2中对应子像素单元15的另一种AA’截面图，本申请实施例所提供的阵列基板100还包括：色阻层60，设置在第一缓冲层31远离衬底基板20的表面并位于开口区21；以及，
平坦化层50，覆盖在色阻层60和像素驱动电路40远离衬底基板20的表面。
具体地，请继续参见图5，在开口区21对应的挖槽区域填充有色阻，本申请实施例所提供的阵列基板100中，子像素单元15可包括红色子像素单元15、绿色子像素单元15和蓝色子像素单元15，对应地，红色子像素单元15填充红色色阻，绿色子像素单元15填充绿色色阻，蓝色子像素单元15填充蓝色色阻。在色阻层60和像素驱动电路40远离衬底基板20的表面填充有平坦化层50，从而为阵列基板100的后续膜层结构(例如图6所示的公共电极71层和像素电极72层等)提供平坦化的表面。
可选地，图6所示为图2所示子像素单元15的一种BB’截面图，结合图5和图6，本申请实施例所提供的阵列基板100中，像素驱动电路40包括薄膜晶体管41，薄膜晶体管41的源漏极金属层39与色阻层60之间的高度差为h，h≤0.6μm。可选地，色阻层60的厚度为D0，1.5μm≤D0≤3μm。
具体地，图6所示实施例中，薄膜晶体管41包括半导体有源层35、栅极绝缘层36、栅极金属层37、层间绝缘层38和源漏极金属层39，其中源漏极金属层39通过在挖孔区23形成的过孔与半导体有源层35电连接。特别是，请参见图5，源漏极金属层39远离衬底基板20的一侧与色阻层60远离衬底基板20的一侧之间的距离h≤0.6μm。在现有技术中，当将色阻层60设置在阵列基板100上时，色阻层60通常会设置在上述层间绝缘层38远离衬底基板20一侧的表面，因此，当色阻层60高度保持不变的情况下，色阻层60与源漏极金属层39之间的高度差通常为1.4μm及以上。而本申请实施例所提供的阵列基板100中，在对开口区21的位置进行挖槽设计时，会将对应位置的层间绝缘层38、栅极绝缘层36以及第二缓冲层33和第一隔离层32全部刻蚀掉，色阻层60填充于第一缓冲层31远离衬底基板20的表面，这样相当于将色阻层60相对于与源漏极金属层39进行了向下移动，通常层间绝缘层38的高度会大于0.8μm，因此色阻层60向下移动的距离也至少大于0.8μm，这就使得源漏极金属层39与色阻层60之间的高度差h≤0.6μm，也就是说，与现有技术相比，源漏极金属层39与色阻层60之间的高度差至少下降了至少0.8μm，高度差越小，在后续填充平坦化层50的过程中所需的平坦化层50的厚度将越小，因而越有利于改善后续平坦化制程中的平坦化能力。此外，参见图6，由于阵列基板100上的像素电极72与源漏极金属层39之间需要通过贯穿平坦化层50的过孔70实现电连接，当平坦化层50的厚度越小时，就越容易形成该过孔70，因而越有利于简化对平坦化层50进行开孔的工艺，提升阵列基板100的生产效率。
需要说明的是，图6所示实施例中仅示出了顶栅结构的薄膜晶体管41，即栅极金属层37位于半导体有源层35远离衬底基板20的一侧，在本申请的其它一些实施例中，还可采用底栅结构的薄膜晶体管41，即栅极金属层37位于半导体有源层35靠近衬底基板20的一侧，本申请对此不进行具体限定。
可选地，本申请实施例所提供的阵列基板100中，第一隔离层32为氧化铟锡。具体地，本申请采用氧化铟锡作为第一隔离层32时，考虑到其耐高温性能较强，耐高温达到600℃，且高温情形下氧化铟锡不易发生peeling(其在应用领域发生peeling(剥落)的原因往往是衬底表面存在脏污或水汽)，因此后续在形成像素驱动电路40等相关膜层的时候不会对第一隔离层32的性能造成影响。此外，氧化铟锡还具备较好的易刻蚀性，在对开口区21对应位置第一隔离层32进行刻蚀时，采用常规的湿刻工艺即可完成。当然，除采用氧化铟锡作为第一隔离层32外，本申请实施例还可采用其他耐高温、易刻蚀且不易peeling的其他材料来替代，本申请对此不进行具体限定。
可选地，参见图6，本申请实施例所提供的第一隔离层32的厚度为D1，
具体地，将第一隔离层32的厚度设计为
一方面使得第一隔离层32具备较好的成膜能力，另一方面该厚度范围的第一隔离层32还较易刻蚀，能够满足后续刻蚀工艺的量产性需求。当采用氧化铟锡作为第一隔离层32时，例如可将氧化铟锡的厚度设计为
成膜后可使得第一隔离层32的穿透率达到95％以上，因此采用氧化铟锡作为第一隔离层32时对阵列基板100的穿透率没有影响或影响很小。
可选地，参见图6，本申请实施例所提供的第二缓冲层33的厚度为D2，
一方面，厚度范围为
的第二缓冲层33能够为像素驱动电路40的形成提供平坦的表面，对阵列基板100整体的厚度影响较小，另一方面，还能进一步阻挡外界的水分和氧气通过第二缓冲层33进入到像素驱动电路40中，避免对像素驱动电路40的性能造成影响。
可选地，参见图6，本申请实施例所提供的阵列基板100中，第一缓冲层31、第一隔离层32和第二缓冲层33的总厚度为D3，其中，
具体地，本申请在引入第一隔离层32后，由于后续制程中需要形成像素驱动电路40中的薄膜晶体管41，薄膜晶体管41中的半导体有源层35形成在平坦的缓冲层上时有利于提升晶化效果，因此在第一隔离层32远离第一缓冲层31的一侧引入了第二缓冲层33。此外，第一缓冲层31和第二缓冲层33还可对外界的水分和氧气起到双重的阻隔作用，有效避免外界的水分和氧气进入到像素驱动电路40中，避免对像素驱动电路40的性能造成影响。
基于同一发明构思，参见图7，本申请还提供一种阵列基板100的制备方法，图7所示为本申请实施例所提供的一种阵列基板100的制备方法的流程图，其中阵列基板100的结构可参见图1和图2，阵列基板100设置有显示区11和非显示区12，显示区11包括开口区21和非开口区22，上述制备方法包括：
步骤101、提供衬底基板20；
步骤102、制作第一缓冲层31，使第一缓冲层31覆盖在衬底基板20的第一表面，参见图8，图8所示为本申请实施例所提供的一种阵列基板100的制备方法中在衬底基板20上形成第一缓冲层31的示意图；
步骤103、制作第一隔离层32，使第一隔离层32覆盖在第一缓冲层31远离衬底基板20的表面，参见图9，图9所示为本申请实施例所提供的一种阵列基板100的制备方法中形成第一隔离层32的示意图；
步骤104、制作第二缓冲层33，使第二缓冲层33覆盖在第一隔离层32远离衬底基板20的表面，参见图10，图10所示为本申请实施例所提供的一种阵列基板100的制备方法中形成第二缓冲层33的示意图；
步骤105、在第二缓冲层33远离衬底基板20的一侧制作像素驱动电路40，采用分步刻蚀的方式形成开口区21和挖孔区23，挖孔区23位于非开口区22，使第一隔离层32和第二缓冲层33在衬底基板20上的正投影均与挖孔区23交叠，并使第一隔离层32和第二缓冲层33在衬底基板20上的正投影均与开口区21不交叠，参见图11，图11所示为利用本申请实施例所提供的一种阵列基板的制备方法形成的阵列基板100的一种结构图。
具体地，结合图7-图11，本申请实施例所提供的一种阵列基板100的制备方法中，在制备阵列基板100的过程中，在上述挖孔区23和上述开口区21会分别进行挖槽设计，本申请实施例在引入第一隔离层32后，使得对挖孔区23和开口区21进行挖槽刻蚀的过程可分开进行，如此挖孔区23和开口区21进行挖槽刻蚀的时间即可分别得到精确控制，有效避免了现有技术中对二者进行刻蚀的过程出现过刻或欠刻的问题，因而有利于提升阵列基板100中挖槽刻蚀的精度。此外，由于在阵列基板100制备过程中，开口区21对应位置的第一隔离层32以及位于第一隔离层32远离衬底基板20一侧的诸多膜层在挖槽刻蚀的过程中均会被刻蚀掉，从而使得最终开口区21对应的膜层结构简单，因而有利于提升阵列基板100开口区21的穿透率，进而还有利于提升整个阵列基板100的穿透率。而且，本申请引入第一隔离层后，有利于对第一缓冲层31起到保护的作用，避免在刻蚀过程中第一缓冲层31出现受损的现象，从而有利于保证第一缓冲层31的完整性。
可选地，请参见图12，图12所示为在图11的基础上形成色阻层60和平坦化层50后的一种示意图，本申请实施例所提供的一种阵列基板100的制备方法还包括：在开口区21制作色阻层60，使色阻层60位于第一缓冲层31远离衬底基板20的表面；
在色阻层60和像素驱动电路40远离衬底基板20的表面形成平坦化层50。
具体地，请继续参见图12，在开口区21对应的挖槽区域填充有色阻，本申请实施例所提供的阵列基板100中，子像素单元15可包括红色子像素单元15、绿色子像素单元15和蓝色子像素单元15，对应地，红色子像素单元15填充红色色阻，绿色子像素单元15填充绿色色阻，蓝色子像素单元15填充蓝色色阻。在色阻层60和像素驱动电路40远离衬底基板20的表面填充有平坦化层50，以为阵列基板100的后续膜层结构(例如图6所示的公共电极71层和像素电极72层等)提供平坦化的表面。
可选地，请参见图13，图13所示为采用分步刻蚀的方法形成开口区21和挖孔区23的一种流程图，上述步骤105中，在第二缓冲层33远离衬底基板20的一侧制作像素驱动电路40，采用分步刻蚀的方式形成开口区21和挖孔区23，进一步为：
步骤201、在第二缓冲层33远离衬底基板20的一侧依次形成半导体有源层35、栅极绝缘层36、栅极金属层37和层间绝缘层38，参见图14，图14所示为本申请实施例所提供的一种阵列基板100的制备方法中阵列基板100的一种形成过程图；
步骤202、执行第一次刻蚀工艺，参见图15，去除位于第一区域91的层间绝缘层38、栅极绝缘层36和第二缓冲层33，暴露位于第一区域91的第一隔离层32，第一区域91与半导体有源层35不交叠，图15所示为采用第一次刻蚀工艺去除位于第一区域91的层间绝缘层38和栅极绝缘层36的示意图；
步骤203、执行第二次刻蚀工艺，参见图16，去除位于第二区域92的层间绝缘层38和栅极绝缘层36，暴露位于第二区域92的半导体有源层35，形成挖孔区23，第二区域92与半导体有源层35交叠并与栅极金属层37不交叠，图16所示为采用第二次刻蚀工艺去除位于第二区域92的层间绝缘层38和栅极绝缘层36的示意图；
步骤204、执行第三次刻蚀工艺，参见图17，去除位于第一区域91的第一隔离层32，在第一区域91形成开口区21；在挖孔区23及层间绝缘层38远离衬底基板20的一侧形成源漏极金属层，图17所示为采用第三次刻蚀工艺去除位于第一区域91的第一隔离层32的示意图。
具体地，结合图13-图17，本申请实施例中形成开口区21和挖孔区23的过程是分别通过三次刻蚀工艺形成的，在第一次刻蚀工艺中，去除位于第一区域91的层间绝缘层38、栅极绝缘层36和第二缓冲层33；在第二次刻蚀工艺中，去除位于第二区域92的层间绝缘层38和栅极绝缘层36，形成了挖孔区23；第三次刻蚀工艺中，去除了位于第一区域91的第一隔离层32，从而形成了开口区21。可见，挖孔区23和开口区21的刻蚀过程是分开执行的，而且开口区21的形成是通过两次刻蚀工艺(第一次刻蚀工艺和第三次刻蚀工艺)形成的，如此，第一次刻蚀工艺和第二次刻蚀工艺的执行过程是完全独立的，不会相互影响，因此可以单独控制第一次刻蚀工艺和第二次刻蚀工艺的刻蚀时间，有利于提升了刻蚀精度，避免出现过刻或欠刻的现象。此外，第一次刻蚀工艺中，在刻蚀第一区域91的层间绝缘层38和栅极绝缘层36的过程中，由于第一隔离层32的保护作用，因此不会对第一缓冲层31造成损坏，而采用第三刻蚀工艺对第一隔离层32进行单独刻蚀的过程，也可以通过刻蚀工艺的把控使得刻蚀过程不对第一缓冲层31造成影响，因而本申请实施例所提供的阵列基板100的制备方法有利于保证第一缓冲层31的完整性。
可选地，在执行第一次刻蚀工艺之前，也就是在执行上述步骤202之前，还包括：
在层间绝缘层38远离衬底基板20的一侧涂布光刻胶90，请参见图18，并使用半透过掩膜版对光刻胶90进行曝光显影，请参见图19，去除位于第一区域91的光刻胶90、暴露位于第一区域91的层间绝缘层38，并去除位于第二区域92的部分光刻胶90，其中图18所示为在层间绝缘层38上涂布光刻胶90的示意图，图19所示为对图18中的光刻胶90进行曝光显影的示意图；
需要说明的是，在执行第一次刻蚀工艺时，是对图19中对应的第一区域91中层间绝缘层38、栅极绝缘层36和第二缓冲层33进行刻蚀，刻蚀后的结构可参见图20，其中图20所示为对图19中第一区域91对应的层间绝缘层38、栅极绝缘层36和第二缓冲层33进行刻蚀后的示意图；
在执行第二次刻蚀工艺之前，也就是在执行上述步骤203之前，还包括：
对位于层间绝缘层38远离衬底基板20一侧的光刻胶90进行灰化处理，去除位于第二区域92的光刻胶90以及位于第二区域92周围的部分光刻胶90，暴露位于第二区域92的层间绝缘层38，参见图21，图21所示为对图20中的光刻胶90进行灰化后的示意图。需要说明的是，光刻胶的灰化过程就是将光刻胶90作为被刻蚀的目标刻蚀掉，作为被刻蚀的对象，光刻胶90的成分例如可以为由C、H、O、N组成的有机物，一般用氧气与之反应即可，生成CO、CO2、H2O、N2等挥发性物质，本申请通过控制灰化速率和灰化时间即可控制需要被刻蚀掉的光刻胶90的厚度，从而达到图20所示的效果，将位于第二区域92的层间绝缘层38暴露出来。
在图21所示结构的基础上，即可采用第二次刻蚀工艺对第二区域92对应的层间绝缘层38和栅极绝缘层36进行刻蚀，从而形成如图22所示的挖孔区23域，图22所示为对第二区域92对应的层间绝缘层38和栅极绝缘层36进行刻蚀后的示意图。在完成第二次刻蚀工艺后，在图22所示的结构下，采用第三次刻蚀工艺对位于第一区域91的第一隔离层32进行刻蚀，从而形成图23所示的结构，其中图23所示为采用第三次刻蚀工艺对第一隔离层32进行刻蚀的示意图。需要说明的是，在形成源漏极金属层39之前还包括去除图23中所示的光刻胶90的步骤，最终形成图24所示的结构，图24所示在图23的基础上为去除所有光刻胶90后形成半导体有源层39的示意图。
可选地，第一次刻蚀工艺和第二次刻蚀工艺为干法刻蚀，第三次刻蚀工艺为湿法刻蚀。
具体地，通常栅极绝缘层36和层间绝缘层38通常由氧化硅或氮化硅等构成，采用干法刻蚀的方式例如采用气体CF4即可将栅极绝缘层36和层间绝缘层38刻蚀掉，而在干法刻蚀的过程中，气体CF4并不会对第一隔离层32造成影响，因而第一隔离层32的存在能够保护第一缓冲层31不受第一刻蚀工艺和第二刻蚀工艺的影响。第三次刻蚀工艺为湿法刻蚀，即采用特定的溶液(例如盐酸溶液等)对第一隔离层32进行刻蚀，刻蚀的速率通常可借由溶液的浓度及温度予以控制，溶液浓度可改变反应物质到达及离开待刻蚀物表面的速率，一般而言，当溶液浓度增加时，刻蚀速率将会提高，提高溶液温度可加速化学反应速率，进而可以加快刻蚀速率。采用湿法刻蚀对第一隔离层32进行刻蚀时，不会对第一缓冲层31造成影响，因而可保证第一缓冲层31的完整性。
基于同一发明构思，本申请还提供一种显示面板400，参见图25，包括阵列基板100，阵列基板100为上述实施例所提供的阵列基板100，其中，图25所示为本申请实施例所提供的一种显示面板400的一种示意图，该显示面板400除包括阵列基板100外，还包括与阵列基板100相对设置的彩膜基板200以及位于阵列基板100和彩膜基板200之间的液晶层300，该显示面板400的实施例可参见上述阵列基板100的实施例，重复之处不再赘述。
基于同一发明构思，本申请还提供一种显示装置500，参见图26，包括显示面板400，该显示面板400上述实施例所提供的显示面板400，其中图26所示为本申请实施例所提供的一种显示装置500的示意图。本申请所提供的显示装置500可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有现实功能的产品或部件。本申请中显示装置500的实施例可参见上述显示面板400的实施例，重复之处此处不再赘述。
通过上述实施例可知，本发明提供的阵列基板及其制备方法、显示面板及显示装置，至少实现了如下的有益效果：
本申请所提供的阵列基板及其制备方法、显示面板和显示装置中，在第一缓冲层远离衬底基板的一侧引入了第一隔离层和第二缓冲层，像素驱动电路中的挖孔区设置在第二缓冲层远离衬底基板的一侧且与第一隔离层和第二缓冲层交叠，开口区与第一隔离层和第二缓冲层不交叠，在形成挖孔区和开口区的过程中需要进行挖槽设计，本申请引入第一隔离层后可将开口区的挖槽刻蚀过程和挖孔区的挖槽刻蚀过程分开进行，可分别精确控制挖孔区和开口区对应的刻蚀时间，从而有利于提升挖孔区和开口区的刻蚀精度，从而有效避免了由于挖孔区和开口区的面积相差太大若同时刻蚀会导致挖孔区过刻或开口区欠刻的问题。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (15)
1.一种阵列基板，其特征在于，设置有显示区和非显示区，所述显示区包括开口区和非开口区，所述阵列基板包括：
衬底基板；
第一缓冲层，覆盖在所述衬底基板的第一表面；
第一隔离层，设置在所述第一缓冲层远离所述衬底基板的表面；
第二缓冲层，覆盖在所述第一隔离层远离所述衬底基板的表面；
位于所述非开口区的像素驱动电路，所述像素驱动电路设置在所述第二缓冲层远离所述衬底基板的一侧，并包括挖孔区；
其中，所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述挖孔区交叠，所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述开口区不交叠。
2.根据权利要求1所述的阵列基板，其特征在于，还包括：
色阻层，设置在所述第一缓冲层远离所述衬底基板的表面并位于所述开口区；以及，
平坦化层，覆盖在所述色阻层和所述像素驱动电路远离所述衬底基板的表面。
3.根据权利要求2所述的阵列基板，其特征在于，所述像素驱动电路包括薄膜晶体管，所述薄膜晶体管的源漏极金属层与所述色阻层之间的高度差为h，h≤0.6μm。
4.根据权利要求2所述的阵列基板，其特征在于，所述色阻层的厚度为D0，1.5μm≤D0≤3μm。
5.根据权利要求1所述的阵列基板，其特征在于，所述第一隔离层为氧化铟锡。
6.根据权利要求1所述的阵列基板，其特征在于，所述第一隔离层的厚度为D1，
7.根据权利要求1所述的阵列基板，其特征在于，所述第二缓冲层的厚度为D2，
8.根据权利要求1所述的阵列基板，其特征在于，所述第一缓冲层、所述第一隔离层和所述第二缓冲层的总厚度为D3，其中，
9.一种阵列基板的制备方法，其特征在于，所述阵列基板设置有显示区和非显示区，所述显示区包括开口区和非开口区，所述制备方法包括：
提供衬底基板；
制作第一缓冲层，使所述第一缓冲层覆盖在所述衬底基板的第一表面；
制作第一隔离层，使所述第一隔离层覆盖在所述第一缓冲层远离所述衬底基板的表面；
制作第二缓冲层，使所述第二缓冲层覆盖在所述第一隔离层远离所述衬底基板的表面；
在所述第二缓冲层远离所述衬底基板的一侧制作像素驱动电路，采用分步刻蚀的方式形成所述开口区和挖孔区，所述挖孔区位于所述非开口区，使所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述挖孔区交叠，并使所述第一隔离层和所述第二缓冲层在所述衬底基板上的正投影均与所述开口区不交叠。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，还包括：
在所述开口区制作色阻层，使所述色阻层位于所述第一缓冲层远离所述衬底基板的表面；
在所述色阻层和所述像素驱动电路远离所述衬底基板的表面形成平坦化层。
11.根据权利要求9所述的阵列基板的制备方法，其特征在于，所述在所述第二缓冲层远离所述衬底基板的一侧制作像素驱动电路，采用分步刻蚀的方式形成所述开口区和所述挖孔区，进一步为：
在所述第二缓冲层远离所述衬底基板的一侧依次形成半导体有源层、栅极绝缘层、栅极金属层和层间绝缘层；
执行第一次刻蚀工艺，去除位于第一区域的所述层间绝缘层、所述栅极绝缘层和所述第二缓冲层，暴露位于所述第一区域的所述第一隔离层，所述第一区域与所述半导体有源层不交叠；
执行第二次刻蚀工艺，去除位于第二区域的所述层间绝缘层和所述栅极绝缘层，暴露位于第二区域的所述半导体有源层，形成挖孔区，所述第二区域与所述半导体有源层交叠并与所述栅极金属层不交叠；
执行第三次刻蚀工艺，去除位于所述第一区域的所述第一隔离层，在所述第一区域形成所述开口区；
在所述挖孔区及所述层间绝缘层远离所述衬底基板的一侧形成源漏极金属层。
12.根据权利要求11所述的阵列基板的制备方法，其特征在于，在所述执行第一次刻蚀工艺之前，还包括：
在所述层间绝缘层远离衬底基板的一侧涂布光刻胶，并使用半透过掩膜版对光刻胶进行曝光显影，去除位于所述第一区域的所述光刻胶、暴露位于所述第一区域的所述层间绝缘层，并去除位于所述第二区域的部分光刻胶；
在所述执行第二次刻蚀工艺之前，还包括：
对位于所述层间绝缘层远离所述衬底基板一侧的光刻胶进行灰化处理，去除位于所述第二区域的光刻胶以及位于所述第二区域周围的部分光刻胶，暴露位于所述第二区域的所述层间绝缘层。
13.根据权利要求11所述的阵列基板的制备方法，其特征在于，所述第一次刻蚀工艺和所述第二次刻蚀工艺为干法刻蚀，所述第三次刻蚀工艺为湿法刻蚀。
14.一种显示面板，其特征在于，包括阵列基板，所述阵列基板为权利要求1至8之任一所述的阵列基板。
15.一种显示装置，其特征在于，包括显示面板，所述显示面板为权利要求14所述的显示面板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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