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CN108880212A - 一种防浪涌的电源钳位电路、芯片及通信终端 - Google Patents

一种防浪涌的电源钳位电路、芯片及通信终端 Download PDF

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CN108880212A CN201810703426.1A CN201810703426A CN108880212A CN 108880212 A CN108880212 A CN 108880212A CN 201810703426 A CN201810703426 A CN 201810703426A CN 108880212 A CN108880212 A CN 108880212A
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Abstract

本发明公开了一种防浪涌的电源钳位电路、芯片及通信终端。该电源钳位电路包括至少一个驱动单元和泄放单元，泄放单元分别连接对应的驱动单元，驱动单元分别连接同一个延时单元，延时单元和泄放单元分别连接电源电压和地线。通过沿着电源电压走线方向，依次控制驱动单元或泄放单元，或者依次控制延时单元，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以抵消每个泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻不同而引起的NMOS晶体管导通不均匀，增强每个泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力，增强电子产品的可靠性。

Description

一种防浪涌的电源钳位电路、芯片及通信终端
技术领域
本发明涉及一种电源钳位电路，尤其涉及一种防浪涌的电源钳位电路(以下简称为电源钳位电路)，同时也涉及包括该电源钳位电路的芯片及相应的通信终端，属于模拟集成电路技术领域。
背景技术
在集成电路设计中，浪涌是指电源刚开通的那一瞬间产生的强力脉冲。它很可能使芯片在浪涌的一瞬间烧坏，所以芯片在设计时需要优先考虑浪涌问题。在现有技术中，芯片一般采用多级防护、逐级消减的防护原理来解决浪涌问题。
如图1所示，该多级防护电路一般包括第一级保护电路和被保护芯片内部的电源钳位电路；其中，第一级保护电路可以采用瞬态抑制二极管(Transient VoltageSuppressor吸收一个瞬间大电流，并把其两端电压箝制在一个预定的数值上，从而保护后面的电路元件不受瞬态高压尖峰脉冲的冲击；电源钳位电路设置在电源电压与地线之间，并通过该电路中的多个NMOS晶体管实现泄放瞬时大电流，进而避免芯片因瞬时大电流而被烧坏。
由于电源钳位电路的NMOS晶体管的导通均匀性会影响其浪涌保护能力，因此，通常采用增大NMOS晶体管的漏极与栅极的间距来提高其导通均匀性。但是，这种做法会增加芯片面积，降低集成度；或者，在NMOS晶体管上增加硅化物保护层来提高其导通均匀性，但这种做法会显著增加成本。
发明内容
本发明所要解决的首要技术问题在于提供一种防浪涌的电源钳位电路。
本发明所要解决的另一技术问题在于提供一种包括该电源钳位电路的芯片及相应的通信终端。
为实现上述发明目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种防浪涌的电源钳位电路，包括至少一个驱动单元和泄放单元，所述泄放单元分别连接对应的所述驱动单元，所述驱动单元分别连接同一个延时单元，所述延时单元和所述泄放单元分别连接电源电压和地线；
沿着所述电源电压走线方向，依次控制所述驱动单元或所述泄放单元，使得每个所述泄放单元的等效导通电阻和等效金属走线电阻之和相同。
其中较优地，所述延时单元包括电阻模块和电容模块，所述电阻模块的一端连接所述电源电压，所述电阻模块的另一端分别连接所述电容模块的一端和所述驱动单元的输入端，所述电容模块的另一端连接地线。
其中较优地，沿着所述电源电压走线方向，依次控制所述驱动单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述驱动单元中最后一个反相器的尺寸沿着所述电源电压走线方向依次增大。
其中较优地，沿着所述电源电压走线方向，依次控制所述泄放单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括至少一个NMOS晶体管，所述驱动单元的输入端分别连接所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述泄放单元中，所述NMOS晶体管的个数沿着所述电源电压走线方向依次减少。
根据本发明实施例的第二方面，提供一种防浪涌的电源钳位电路，包括至少一个延时单元、驱动单元及泄放单元，所述延时单元和所述泄放单元分别连接电源电压和地线，所述延时单元分别连接对应的所述驱动单元，所述驱动单元分别连接对应的所述泄放单元；
沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的等效导通电阻和等效金属走线电阻之和相同。
其中较优地，所述延时单元包括电阻模块和电容模块，所述电阻模块的一端连接电源电压，所述电阻模块的另一端分别连接所述电容模块的一端和对应的驱动单元的输入端，所述电容模块的另一端连接地线。
其中较优地，所述电阻模块包括至少一个电阻；当所述电阻为多个时，各所述电阻相互串联；
所述电容模块包括至少一个电容；当所述电容为多个时，各所述电容相互并联。
其中较优地，沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接对应所述延时单元的所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述延时单元中所述电阻模块的等效电阻沿着所述电源电压走线方向依次增大；
或者，所述延时单元中所述电容模块的等效电容沿着所述电源电压走线方向依次增大；
或者，所述延时单元中所述电阻模块的等效电阻和所述电容模块的等效电容沿着所述电源电压走线方向依次同时增大。
其中较优地，采用工作于线性区的NMOS晶体管或PMOS晶体管来代替所述电阻；采用MOS电容代替所述电容。
根据本发明实施例的第三方面，提供一种芯片，包括上述防浪涌的电源钳位电路。
根据本发明实施例的第四方面，提供一种通信终端，包括上述防浪涌的电源钳位电路。
本发明所提供的电源钳位电路通过沿着电源电压走线方向，依次控制每个驱动单元或每个泄放单元，或者依次控制每个延时单元，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以抵消每个泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻不同而引起的NMOS晶体管导通不均匀，增强每个泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力，增强电子产品的可靠性。
附图说明
图1为现有的多级防护电路的原理图；
图2为现有电源钳位电路中，多个NMOS晶体管连接的版图结构示意图；
图3为本发明所提供的电源钳位电路中，电源电压走线方向的示意图；
图4为本发明实施例1所提供的电源钳位电路的原理图；
图5为本发明实施例2所提供的电源钳位电路的原理图；
图6为本发明实施例3所提供的电源钳位电路的原理图；
图7为本发明所提供的电源钳位电路中，反相器的电路原理图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
现有的电源钳位电路采用多个NMOS晶体管作为防浪涌主要器件，利用该NMOS晶体管较大的瞬时大电流泄放能力实现泄放瞬时大电流，以避免芯片因瞬时大电流而被烧坏。具体地说，当发生瞬时大电流时，需要保证电源钳位电路中的每个NMOS晶体管同时被开启导通，实现将瞬时大电流泄放到大地。由于每个NMOS晶体管到电源电压的距离不同，且每个NMOS晶体管到电源电压的金属走线长度也不同，根据如下公式：
其中，Rs表示各NMOS晶体管到电源电压的每一层金属走线的方块电阻值，L表示各各NMOS晶体管到电源电压的每一层金属走线的长度，W表示NMOS晶体管到电源电压的每一层金属走线的宽度；根据公式(1)可以得到每一个NMOS晶体管到电源电压的金属走线电阻R不同。如图2所示，现有电源钳位电路中，每一个NMOS晶体管到电源电压的金属走线电阻指的是每一个NMOS晶体管到电源电压VDD的焊盘PAD的金属走线电阻；并且，每一个NMOS晶体管采用同样的排列方式，那么沿着电源电压走线方向，每一个NMOS晶体管到电源电压VDD的焊盘PAD的金属走线电阻依次增大；当浪涌现象发生时，将会选择金属走线电阻小的，且距离电源电压VDD的焊盘PAD近的NMOS晶体管先导通，此时如果能量足够高，导通的NMOS晶体管可能会被烧毁，而其他的NMOS晶体管还来不及导通，导致现有电源钳位电路的浪涌保护效果不佳。
为此，本发明提供了一种电源钳位电路，用于针对电源钳位电路的多个NMOS晶体管的金属走线电阻依次增大的情况下，即每一个NMOS晶体管到电源电压的焊盘的金属走线电阻处于依次增大的状态，通过本电源钳位电路解决因金属走线电阻依次增大而导致的浪涌保护效果不佳的问题。
本电源钳位电路包括至少一个延时单元、驱动单元及泄放单元，每个延时单元和泄放单元分别连接电源电压和地线，并且每个泄放单元分别连接对应的驱动单元；当每个驱动单元连接同一个延时单元时，沿着电源电压走线方向，依次控制每个驱动单元或每个泄放单元，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以增强泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力。或者当每个驱动单元分别连接对应的延时单元时，沿着电源电压走线方向，依次控制每个延时单元，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以增强泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力。其中，每个泄放单元的等效导通电阻指的是每个泄放单元中各NMOS晶体管的导通电阻之和；每个泄放单元的等效金属走线电阻指的是每个泄放单元中各NMOS晶体管的金属走线电阻之和，每个泄放单元中各NMOS晶体管的金属走线电阻指的是每个泄放单元中各NMOS晶体管到电源电压的金属走线电阻。
下面结合图4～图6，通过以下实施例对本发明所提供的电源钳位电路的结构及工作原理进行详细说明。
实施例1
本实施例所提供的电源钳位电路包括至少一个驱动单元和泄放单元，以及一个延时单元，延时单元和每个泄放单元分别连接电源电压VDD和地线，并且每个泄放单元分别连接对应的驱动单元，每个驱动单元分别连接延时单元。其中，延时单元包括电阻模块和电容模块，电阻模块的一端连接电源电压，电阻模块的另一端分别连接电容模块的一端和每个驱动单元的输入端，电容模块的另一端连接地线。电阻模块包括至少一个电阻，当电阻为多个时，各电阻相互串联；电容模块包括至少一个电容，当电容为多个时，各电容相互并联；每个驱动单元由奇数个反相器相互串联组成，并且，奇数个反相器相互串联后，以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。因此，每个驱动单元的输入端分别连接电阻模块的另一端，每个驱动单元的输出端分别连接对应的泄放单元。每个泄放单元包括相同个数的NMOS晶体管，每个NMOS晶体管的栅极分别连接对应驱动单元的输出端，每个NMOS晶体管的漏极分别连接电源电压VDD，每个NMOS晶体管的源极分别连接地线。
由于每个泄放单元包括相同个数的NMOS晶体管，因此，每个泄放单元具有相同的寄生电容和阈值电压，由如下公式：
Q＝CU=It (2)
其中，Q表示每个泄放单元的电荷量，C表示每个泄放单元的寄生电容，U表示每个泄放单元的阈值电压，I表示对泄放单元栅极充电的电流，t表示对每个泄放单元的电容充电时间；可知，当每个泄放单元的阈值电压相同，且寄生电容也相同的情况下，对泄放单元栅极充电的电流越大，对泄放单元的电容充电时间就越短，使得泄放单元的导通能力越强。由于每个泄放单元中NMOS晶体管的寄生电容随其工艺不同而不同，根据每个泄放单元中NMOS晶体管的工艺和个数可以选择不同尺寸的反相器，以实现采用不同驱动能力的反相器提高每个泄放单元中等效NMOS晶体管(各NOMS晶体管之和)的导通均匀性。因此，沿着电源电压走线方向(如图3所示)，依次增加每个驱动单元中的最后一个反相器的尺寸，以便依次增大对每个泄放单元充电的等效电流(泄放单元中各NMOS晶体管的栅极充电电流之和)，相应实现依次减小每个泄放单元的等效导通电阻(每个泄放单元中各NMOS晶体管的导通电阻之和)。由于沿着电源电压走线方向，每个泄放单元的等效金属走线电阻(每个泄放单元中各NMOS晶体管的金属走线电阻之和)依次增大，并且，每个泄放单元中各NMOS晶体管的金属走线电阻可以根据公式(1)计算得到，因此，可以根据每个泄放单元的等效金属走线电阻，依次增加每个驱动单元中的最后一个反相器的尺寸，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以增强每个泄放单元中等效NMOS晶体管(各NOMS晶体管之和)的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
下面以本电源钳位电路包括3个驱动单元和泄放单元，以及1个延时单元。并且，延时单元包括一个电阻和电容，每个驱动单元由奇数个反相器相互串联组成，以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。每个泄放单元均包括一个相同的NMOS晶体管为例，对本实施例所提供的电源钳位电路的结构及工作原理进行详细说明。
如图4所示，本实施例所提供的电源钳位电路包括延时单元1、第一驱动单元2、第二驱动单元3、第三驱动单元4、第一泄放单元5、第二泄放单元6、第三泄放单元7；其中，延时单元1包括电阻101和电容102；第一驱动单元2由奇数个反相器相互串联组成；第二驱动单元3由奇数个反相器相互串联组成；第三驱动单元4由奇数个反相器相互串联组成；第一泄放单元5包括NMOS晶体管501；第二泄放单元6包括NMOS晶体管601；第三泄放单元7包括NMOS晶体管701。本电源钳位电路各部分的具体连接关系如下，电阻101的一端及NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的漏极分别连接电源电压VDD，电阻101的另一端分别连接电容102的一端及第一驱动单元2、第二驱动单元3、第三驱动单元4的输入端，第一驱动单元2的输出端连接NMOS晶体管501的栅极，第二驱动单元3的输出端连接NMOS晶体管601的栅极，第三驱动单元4的输出端连接NMOS晶体管701的栅极，电容102的另一端及NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的源极分别连接地线。因此，根据公式(1)分别得到的NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的金属走线电阻，并沿着电源电压的走线方向，依次增加第一驱动单元2、第二驱动单元3、第三驱动单元4中最后一个反相器的尺寸，即第一驱动单元2中最后一个反相器的尺寸小于第二驱动单元3中最后一个反相器的尺寸，第二驱动单元3中最后一个反相器的尺寸小于第三驱动单元4中最后一个反相器的尺寸，使得NMOS晶体管501的导通电阻和金属走线电阻之和、NMOS晶体管601的导通电阻和金属走线电阻之和、NMOS晶体管701的导通电阻和金属走线电阻之和相同，以增强NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
实施例2
本实施例所提供的电源钳位电路包括至少一个驱动单元和泄放单元，以及一个延时单元，延时单元和每个泄放单元分别连接电源电压VDD和地线，并且每个泄放单元分别连接对应的驱动单元，每个驱动单元分别连接延时单元。其中，延时单元包括电阻模块和电容模块，电阻模块的一端连接电源电压，电阻模块的另一端分别连接电容模块的一端和每个驱动单元的输入端，电容模块的另一端连接地线。电阻模块包括至少一个电阻，当电阻为多个时，各电阻相互串联；电容模块包括至少一个电容，当电容为多个时，各电容相互并联；每个驱动单元由奇数个且尺寸相同的反相器相互串联组成，并且，奇数个反相器相互串联后，以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。每个驱动单元的输入端分别连接电阻模块的另一端，每个驱动单元的输出端分别连接对应的泄放单元。各泄放单元包括至少一个NMOS晶体管，每个NMOS晶体管的栅极分别连接对应驱动单元的输出端，每个NMOS晶体管的漏极分别连接电源电压VDD，每个NMOS晶体管的源极分别连接地线。
由于每个驱动单元由奇数个且尺寸相同的反相器相互串联组成，因此，每个驱动单元的驱动能力相同，即对每个泄放单元中NMOS晶体管栅极的充电电流是相同的。由公式(2)可知，同样的阈值电压，及同样驱动能力的驱动单元的情况下，每个泄放单元的等效寄生电容(每个泄放单元中各NMOS晶体管的寄生电容之和)越小，则该泄放单元的导通能力越强，因此，为抵消泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻(每个泄放单元中各NMOS晶体管的金属走线电阻之和)不同而引起的等效NMOS晶体管导通不均匀，并根据公式(1)得到的每个泄放单元中等效NMOS晶体管的金属走线电阻(每个泄放单元中各NMOS晶体管的金属走线电阻之和)，可沿着电源电压VDD的走线方向，依次减少每个泄放单元中NMOS晶体管的个数，使得依次减小每个泄放单元的等效寄生电容，实现依次减小每个泄放单元中的等效导通电阻(每个泄放单元中各NMOS晶体管的导通电阻之和)，使得每个泄放单元等效导通电阻和等效金属走线电阻之和相同，以增强每个泄放单元(各NOMS晶体管之和)的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
下面以本电源钳位电路包括3个驱动单元和泄放单元，以及1个延时单元，并且，延时单元包括一个电阻和电容，每个驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。每个泄放单元包括至少一个相同的NMOS晶体管为例，对本实施例所提供的电源钳位电路的结构及工作原理进行详细说明。
如图5所示，本实施例所提供的电源钳位电路包括延时单元1、第一驱动单元2、第二驱动单元3、第三驱动单元4、第一泄放单元5、第二泄放单元6、第三泄放单元7；其中，延时单元1包括电阻101和电容102；第一驱动单元2、第二驱动单元3及第三驱动单元4均由奇数个且尺寸相同的反相器相互串联组成；第一泄放单元5包括3个NMOS晶体管501；第二泄放单元6包括2个NMOS晶体管601；第三泄放单元7包括一个NMOS晶体管701。本电源钳位电路各部分的具体连接关系如下，电阻101的一端及各个NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的漏极分别连接电源电压VDD，电阻101的另一端分别连接电容102的一端及第一驱动单元2、第二驱动单元3、第三驱动单元4的输入端，第一驱动单元2的输出端分别连接各个NMOS晶体管501的栅极，第二驱动单元3的输出端分别连接各个NMOS晶体管601的栅极，第三驱动单元4的输出端分别连接各个NMOS晶体管701的栅极，电容102的另一端及各个NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的源极分别连接地线。
因此，根据公式(1)得到的NMOS晶体管501、NMOS晶体管601、NMOS晶体管701的金属走线电阻，并沿着电源电压的走线方向，依次减少第一泄放单元5、第二泄放单元6、第三泄放单元7中NMOS晶体管的个数，使得依次减小每个泄放单元的等效寄生电容(每个泄放单元中各NMOS晶体管的寄生电容之和)，实现依次减小每个泄放单元的等效导通电阻(每个泄放单元中各NMOS晶体管的导通电阻之和)，使得每个泄放单元的等效导通电阻和等效金属走线电阻(每个泄放单元中各NMOS晶体管的金属走线电阻之和)之和相同，以增强每个泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
实施例3
本实施例所提供的电源钳位电路包括至少一个延时单元、驱动单元和泄放单元，各个延时单元和泄放单元分别连接电源电压VDD和地线，并且每个泄放单元分别连接对应的驱动单元，每个驱动单元分别连接对应的延时单元。其中，每个延时单元包括电阻模块和电容模块，电阻模块的一端连接电源电压，电阻模块的另一端分别连接电容模块的一端和对应的驱动单元，电容模块的另一端连接地线。电阻模块包括至少一个电阻，当电阻为多个时，各电阻相互串联；电容模块包括至少一个电容，当电容为多个时，各电容相互并联；每个驱动单元由奇数个且尺寸相同的反相器相互串联组成，并且，奇数个反相器相互串联后，以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。每个驱动单元的输入端分别连接电阻模块的另一端，每个驱动单元的输出端分别连接对应的泄放单元。每个泄放单元包括相同个数的NMOS晶体管，每个NMOS晶体管的栅极分别连接对应驱动单元的输出端，每个NMOS晶体管的漏极分别连接电源电压VDD，每个NMOS晶体管的源极分别连接地线。
因此，为抵消泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻不同而引起的NMOS晶体管导通不均匀，并根据公式(1)得到的每个泄放单元的等效金属走线电阻(每个泄放单元中各NMOS晶体管的金属走线电阻之和)，可沿着电源电压VDD的走线方向，依次增大每个延时单元中的电阻模块的等效电阻，或者依次增大每个延时单元中的电容模块的等效电容，或者依次同时增大每个延时单元中的电阻模块的等效电阻和电容模块的等效电容，使得电容模块中电容上的电压变化更缓慢，实现依次减小每个泄放单元的等效导通电阻(每个泄放单元中各NMOS晶体管的导通电阻之和)，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以增强每个泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
下面以本电源钳位电路包括2个延时单元、驱动单元及泄放单元，并且，延时单元包括至少一个电阻和电容，每个驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为驱动单元的输入端，以最后一个反相器的输出端作为驱动单元的输出端。每个泄放单元均包括一个相同的NMOS晶体管为例，对本实施例所提供的电源钳位电路的结构及工作原理进行详细说明。
如图6所示，本实施例所提供的电源钳位电路包括第一延时单元8、第二延时单元9、第一驱动单元10、第二驱动单元11、第一泄放单元12、第二泄放单元13；其中，第一延时单元8包括电阻801和电容802；第二延时单元9包括电阻模块901和电容模块902，电阻模块由2个电阻串联组成，电容模块902由2个电容并联组成；第一驱动单元10及第二驱动单元11均由奇数个且尺寸相同的反相器相互串联组成；第一泄放单元12包括NMOS晶体管120；第二泄放单元13包括NMOS晶体管130。本电源钳位电路各部分的具体连接关系如下，电阻801和电阻模块901的一端及NMOS晶体管120、NMOS晶体管130的漏极分别连接电源电压VDD，电阻801的另一端分别连接电容802的一端及第一驱动单元10的输入端，第一驱动单元10的输出端分别连接NMOS晶体管120的栅极，电阻模块901的另一端分别连接电容模块902的一端及第二驱动单元11的输入端，第二驱动单元11的输出端分别连接NMOS晶体管130的栅极，电容802的另一端及NMOS晶体管120、NMOS晶体管130的源极分别连接地线。
因此，为抵消泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻不同而引起的NMOS晶体管导通不均匀，并根据公式(1)得到的每个泄放单元的等效金属走线电阻(每个泄放单元中所有NMOS晶体管的金属走线电阻之和)，可沿着电源电压VDD的走线方向，依次增大第一延时单元8、第二延时单元9中的电阻模块的等效电阻，即依次增大电阻801、电阻模块901(两个电阻串联的总电阻)的电阻值，使得电容模块中电容上的电压变化更缓慢；或者依次增大第一延时单元8、第二延时单元9中的电容模块的等效电容，即依次增大电容802、电容模块902(两个电容并联的总电容)的电容值，使得电容模块中电容上的电压变化更缓慢；或者依次同时增大第一延时单元8、第二延时单元9中的电阻模块的等效电阻和电容模块的等效电容，即依次增大电阻801和电容802、电阻模块901的等效电容和电容模块902的等效电容，使得电容模块中电容上的电压变化更缓慢；通过使电容模块中电容上的电压变化更缓慢，实现依次减小NMOS晶体管120、NMOS晶体管130的导通电阻，使得NMOS晶体管120的导通电阻和金属走线电阻之和与NMOS晶体管130的导通电阻和金属走线电阻之和相同，以增强NMOS晶体管120、NMOS晶体管130的导通均匀性，从而提高本电源钳位电路的防浪涌能力。
如图7所示，在实施例1～实施例3中，每个驱动单元中的反相器包括PMOS晶体管14和NMOS晶体管15，PMOS晶体管14和NMOS晶体管15的栅极连接在一起作为反相器的输入端，PMOS晶体管14和NMOS晶体管15的漏极连接一起作为反相器的输出端，PMOS晶体管14的源极连接电源电压VDD，NMOS晶体管15的源极连接地线。通过反相器可以驱动对应的泄放单元中的NMOS晶体管导通，从而实现泄放浪涌现象发生时的大电流。
在本电源钳位电路中，延时单元中的电阻可以用工作于线性区的NMOS晶体管或PMOS晶体管来代替，延时单元中的电容可以用MOS电容代替。
本发明所提供的电源钳位电路通过沿着电源电压走线方向，依次控制每个驱动单元或每个泄放单元，或者依次控制每个延时单元，使得每个泄放单元的等效导通电阻和等效金属走线电阻之和相同，以抵消每个泄放单元中NMOS晶体管因金属走线长度不同导致的金属走线电阻不同而引起的NMOS晶体管导通不均匀，增强每个泄放单元的导通均匀性，从而提高本电源钳位电路的防浪涌能力，增强电子产品的可靠性。
本发明所提供的电源钳位电路可以被用在模拟芯片中。对于该模拟芯片中的电源钳位电路的具体结构，在此就不再一一详述了。
另外，上述电源钳位电路还可以被用在通信终端中，作为模拟集成电路的重要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持GSM、EDGE、TD_SCDMA、TDD_LTE、FDD_LTE等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他模拟集成电路应用的场合，例如通信基站等。
以上对本发明所提供的电源钳位电路、芯片及通信终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (13)

1.一种防浪涌的电源钳位电路，其特征在于包括至少一个驱动单元和泄放单元，所述泄放单元分别连接对应的所述驱动单元，所述驱动单元分别连接同一个延时单元，所述延时单元和所述泄放单元分别连接电源电压和地线；
沿着所述电源电压走线方向，依次控制所述驱动单元或所述泄放单元，使得每个所述泄放单元的等效导通电阻和等效金属走线电阻之和相同。
2.如权利要求1所述的电源钳位电路，其特征在于：
所述延时单元包括电阻模块和电容模块，所述电阻模块的一端连接所述电源电压，所述电阻模块的另一端分别连接所述电容模块的一端和所述驱动单元的输入端，所述电容模块的另一端连接地线。
3.如权利要求2所述的电源钳位电路，其特征在于：
沿着所述电源电压走线方向，依次控制所述驱动单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述驱动单元中最后一个反相器的尺寸沿着所述电源电压走线方向依次增大。
4.如权利要求2所述的电源钳位电路，其特征在于：
沿着所述电源电压走线方向，依次控制所述泄放单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括至少一个NMOS晶体管，所述驱动单元的输入端分别连接所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述泄放单元中，所述NMOS晶体管的个数沿着所述电源电压走线方向依次减少。
5.一种防浪涌的电源钳位电路，其特征在于包括至少一个延时单元、驱动单元及泄放单元，所述延时单元和所述泄放单元分别连接电源电压和地线，所述延时单元分别连接对应的所述驱动单元，所述驱动单元分别连接对应的所述泄放单元；
沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的等效导通电阻和等效金属走线电阻之和相同。
6.如权利要求5所述的电源钳位电路，其特征在于：
所述延时单元包括电阻模块和电容模块，所述电阻模块的一端连接电源电压，所述电阻模块的另一端分别连接所述电容模块的一端和对应的驱动单元的输入端，所述电容模块的另一端连接地线。
7.如权利要求2或6所述的电源钳位电路，其特征在于：
所述电阻模块包括至少一个电阻；当所述电阻为多个时，各所述电阻相互串联；
所述电容模块包括至少一个电容；当所述电容为多个时，各所述电容相互并联。
8.如权利要求6所述的电源钳位电路，其特征在于：
沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接对应所述延时单元的所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述延时单元中所述电阻模块的等效电阻沿着所述电源电压走线方向依次增大。
9.如权利要求6所述的电源钳位电路，其特征在于：
沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接对应所述延时单元的所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述延时单元中所述电容模块的等效电容沿着所述电源电压走线方向依次增大。
10.如权利要求6所述的电源钳位电路，其特征在于：
沿着所述电源电压走线方向，依次控制所述延时单元，使得每个所述泄放单元的所述等效导通电阻和所述等效金属走线电阻之和相同时，所述驱动单元由奇数个且尺寸相同的反相器相互串联组成，并以第一个反相器的输入端作为所述驱动单元的输入端，以最后一个反相器的输出端作为所述驱动单元的输出端；
所述泄放单元包括相同个数的NMOS晶体管，所述驱动单元的输入端分别连接对应所述延时单元的所述电阻模块的另一端，所述驱动单元的输出端分别连接对应所述泄放单元的所述NMOS晶体管的栅极，所述NMOS晶体管的漏极分别连接所述电源电压，所述NMOS晶体管的源极分别连接地线；
所述延时单元中所述电阻模块的等效电阻和所述电容模块的等效电容沿着所述电源电压走线方向依次同时增大。
11.如权利要求7所述的电源钳位电路，其特征在于：
采用工作于线性区的NMOS晶体管或PMOS晶体管来代替所述电阻；采用MOS电容代替所述电容。
12.一种芯片，其特征在于所述芯片中包括权利要求1～11中任意一项所述的电源钳位电路。
13.一种通信终端，其特征在于所述通信终端中包括权利要求1～11中任意一项所述的电源钳位电路。
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