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CN108807527B - 具有栅极堆叠中的隧道二极管的iiia族氮化物hemt - Google Patents

具有栅极堆叠中的隧道二极管的iiia族氮化物hemt Download PDF

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Abstract

本申请涉及具有栅极堆叠中的隧道二极管的IIIA族氮化物HEMT。一种增强型高电子迁移率晶体管(HEMT)(150)包括：衬底(102)、衬底上的IIIA族氮化物有源层(104)、有源层上的IIIA族氮化物阻挡层(106)以及至少一个隔离区域(115)，该隔离区域穿过阻挡层以在有源层上提供具有阻挡层的隔离有源区。阻挡层上存在p型GaN层(116)。栅极堆叠中的隧道二极管(110)包括n型GaN层(110b)、InGaN层(110a)和p型GaN层，其中InGaN层在p型GaN层上，n型GaN层在InGaN层上。栅电极(114)在n型GaN层上方。具有漏极触点的漏极(120)位于阻挡层上以提供对有源层的接触，并且具有源极触点的源极(122)位于阻挡层上以提供对有源层的接触。隧道二极管提供栅极触点以消除直接对p型GaN层形成栅极触点的需要。

Description

具有栅极堆叠中的隧道二极管的IIIA族氮化物HEMT
技术领域
所公开的实施例涉及IIIA族氮化物(例如，氮化镓)高电子迁移率场效应晶体管(HEMT)。
背景技术
氮化镓(GaN)是用于电子器件的常用的IIIA族氮化物材料，其中IIIA族元素(诸如Ga(以及硼、铝、铟和铊))有时也被称为13族元素。GaN是二元IIIA/V族直接带隙半导体，其具有纤锌矿晶体结构。室温下相对宽的带隙3.4eV(相比之下，硅在室温下具有1.1eV的带隙)赋予其特殊性能，从而广泛应用于光电子以及高功率和高频率电子器件。
已知基于GaN的HEMT的特征在于具有不同带隙的两种材料之间的结以形成异质结(或“异质结构”)。HEMT结构基于非常高的电子迁移率，其被描述为二维电子气(2DEG)，由于压电效应和自然极化效应，该2DEG刚好形成在普通固有有源层(其通常包含GaN)上的阻挡层(其通常包含AlGaN)之间的异质结构界面以下。正如任何功率场效应晶体管(FET)器件那样，存在栅极、源电极和漏电极，其中源电极和漏电极各自包括触点，这些触点通常延伸穿过阻挡层的一部分以形成与有源层的表面中的下方2DEG的低电阻欧姆触点。
已知的增强型(E型)IIIA族氮化物HEMT通常利用金属栅极与阻挡层之间的p型GaN来提供增强型操作(阈值电压(VT)>0，因此正常情况下其截止)。镁(Mg)是在IIIA族氮化物材料中使用的用于掺杂该p型GaN层的常用的p型掺杂剂种类。
发明内容
提供本发明内容以便以简化形式介绍所公开的概念的简单的选择，这些概念将在以下具体实施方式包括提供的附图中进一步被描述。本发明内容不旨在限制要求保护的主题的范围。
所公开的实施例认识到，已知的E型IIIA族氮化物HEMT利用Mg掺杂的GaN层作为金属栅极和阻挡层之间的p型GaN层以提供E型操作，其展现出不良的掺杂效率。该不良的掺杂效率是由于以下原因导致的：由作为掺杂剂的Mg在Ga中的深度性质(对于在Ga晶格格点上的Mg，在室温下通常为0.2eV或更大)导致的低电离百分比，使得高浓度的Mg需要在GaN中产生足够的空穴密度，并且Mg掺杂的GaN层的总导电率通常依然低。结果，为Mg掺杂的GaN层制造统一的低电阻栅极触点是困难的并且通常需要特殊金属栅极材料(诸如，Pd、Ni、Pt和铟锡氧化物(ITO))以稍微降低串联栅极电阻，这些材料通常不能用于基于硅的制造设施中。
所公开的E型IIIA族氮化物HEMT在栅极堆叠中增加隧道二极管，消除了直接对Mg掺杂的GaN层或其他p型GaN层形成栅极触点的需要。隧道二极管使得使用E型IIIA族氮化物HEMT的栅极的n型触点来代替p型触点。这提供了能够使用常规栅电极材料(诸如在硅制造中通常可用的Ti或Al)的优点。
如本文所用以及本领域所知，对于作为分立器件使用，隧道二极管在其两侧均具有1018cm-3的最小掺杂水平的重掺杂，以提供通常在10nm数量级上的狭窄耗尽层宽度，这在操作中在其操作范围的一部分内提供了独特的负微分电阻。由于IIIA族氮化物半导体的大能量带隙，因此其被认为非常难以或几乎不可能在p型GaN层和n型GaN层之间没有InxGa1-xN层(下文称为InGaN层)的情况下发生隧穿，该InGaN层可以是p型掺杂的、n型掺杂的或随意掺杂的。已知InGaN是具有氮化镓(GaN)和氮化铟(InN)的混合物的半导体材料，并且是三元III族/V族直接带隙半导体，其带隙通过改变InGaN材料中的In的浓度而可调谐。InGaN被认为能够具有与GaN相比更狭窄的带隙，并且更重要的是被认为提供内置极化场以有助于相比传统的基于GaN的半导体二极管在更薄层中产生带偏移。此外，对于所公开的E型IIIA族氮化物HEMT，InGaN层的厚度被认为是新的可用的“解决方式(knob)”，其使得具有独立地增加E型IIIA族氮化物HEMT的VT而不会负面地影响其导通电阻(RON)的新器件设计能力。
附图说明
现在参考附图，这些附图不必按比例绘制，其中：
图1是根据示例实施例的具有栅极堆叠中的隧道二极管的所公开E型IIIA族氮化物HEMT的截面图。
图2A和图2B提供了针对没有栅极堆叠中的隧道二极管的E型IIIA族氮化物HEMT与根据示例实施例的具有栅极堆叠中的隧道二极管的所公开E型IIIA族氮化物HEMT的在栅极以下的区域中的能带图比较。
图3示出根据示例实施例的所公开E型IIIA族氮化物HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图，其中所提供的插图示出在正向偏置下隧穿所示的InGaN层，其中示出相应的费米能级(Efp和Efn)。
图4示出根据示例实施例的在不同InGaN层厚度的情况下所公开E型IIIA族氮化物HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图。
图5是根据示例实施例的示例IC的一部分截面图，该IC具有阈值为VT1的E型IIIA族氮化物HEMT功率器件、阈值为VT2的E型低电压(LV)IIIA族氮化物HEMT器件，以及阈值为VT3的D型LV IIIA族氮化物HEMT器件，其中VT1>VT2>VT3。
图6A示出针对常规的非缓变隧道二极管异质结的在所公开E型IIIA族氮化物HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图，而图6B示出根据示例实施例的针对缓变隧道二极管结的在所公开E型IIIA族氮化物HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图，其中该缓变隧道二极管结呈现为InGaN层中的In浓度梯度变化以减小阻挡层。
图7A-图7E示出对应于用于根据示例实施例形成具有栅极堆叠中的隧道二极管的E型IIIA族氮化物HEMT的示例方法的步骤的连续截面图。
具体实施方式
参照附图描述示例实施例，其中相似的附图标记用于指定类似或等效元件。动作或事件的所图示说明的顺序不应被理解为限制，因为一些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，一些图示说明的动作或事件并不是实施根据本公开的方法所必需的。
而且，在没有进一步限制的情况下，本文所使用的术语“耦合到”或“与…耦合”(或类似术语)旨在描述间接电连接或直接电连接。因此，如果第一器件“耦合”到第二器件，则该连接可以是通过直接电连接(其中路径中仅存在寄生效应)，或者通过经由包括其他器件和连接的中间物件进行的间接电连接。对于间接耦合，中间物件通常不修改信号的信息，但是可能调整其电流电平、电压电平和/或功率电平。
如本文所描述的，所公开的E型HEMT包括栅极堆叠中的隧道二极管，并且相比于已知的E型HEMT具有不同的栅极金属化。图1是具有栅极堆叠中的隧道二极管110的所公开的E型IIIA族氮化物HEMT(E型HEMT)150的截面图。所示出的3层堆叠包括n型GaN层110b、InGaN层110a和p型GaN层116，以形成隧道二极管110，其中InGaN层110a在p型GaN层116上，n型GaN层110b在InGaN层110a上。不像已知的E型HEMT那样，E型HEMT 150利用n型GaN栅极触点(而不是已知的E型HEMT所需要的p型GaN栅极触点)，该n型GaN栅极触点更易于形成和提供较低的RON，相比于用于E型HEMT的常规p型GaN触点，该RON也更加统一，并且如上述所，E型HEMT150可以利用通常可用于半导体制造的常规金属，诸如基于Ti、Al或TiN的金属或金属堆叠。
E型HEMT 150包含衬底102、衬底102上的至少一个IIIA族氮化物缓冲层103、缓冲层103上的IIIA族氮化物有源层(有源层)104，以及有源层104上的IIIA族氮化物阻挡层106。如本领域已知的，示出的2DEG被形成在有源层104中靠近其异质结处遍及其与阻挡层106的界面。阻挡层106、有源层104和缓冲层103通常都是衬底102上的外延层。图案化的掩模材料(例如，光刻胶)被用于蚀刻穿透阻挡层106以限定隔离区域115(参见下面描述的图5中的隔离区域115)，该隔离区域115为有源区提供边界。
衬底102可以包含蓝宝石、硅、碳化硅(SiC)或GaN。IIIA族氮化物缓冲层103通常呈现在衬底102上，但当使用氮化镓(GaN)衬底时不需要该IIIA族氮化物缓冲层103。有源层104可以包括例如1nm到5000nm(5μm)的GaN。有源层104可以被形成为使得可能对电子迁移率具有不利影响的晶体缺陷最小化。有源层104通常是无掺杂的(例如，无掺杂的GaN)。
阻挡层106可以包括例如1纳米到50纳米的AlxGa1-xN或InxAlyGa1-x-yN。阻挡层106中的IIIA族元素的成分可以是例如5％到35％原子量的氮化铝和65％到95％原子量的GaN。在有源层104上形成阻挡层106产生了有源层104中的2DEG，该2DEG遍及有源层104与阻挡层106的界面并且刚好在阻挡层106的下面，该2DEG的电子密度为例如1×1012至2×1013cm-2。阻挡层106可以包括在阻挡层106的顶表面上的可选的包覆层(例如，包含GaN)。
充当隔离掩模的图案化的掩模材料被用于形成隔离区域115，该隔离区域115在有源层104的顶部上至少限定来自阻挡层106的隔离有源区。通常没有阻挡层106的隔离区域115围绕有源层104上的具有阻挡层106的隔离有源区106/104以提供所示的2DEG。使用图案化的掩模材料的隔离掩模可以包括例如通过光刻工艺形成的200纳米到2微米的光刻胶。形成隔离区域115可以包括台面蚀刻工艺。例如，可以使用灰度掩模随后进行蚀刻以提供圆形边缘来图案化全覆盖(blanket)阻挡层106。台面蚀刻工艺除了蚀刻穿透阻挡层106以外，也通常移除有源层104的一部分。
栅极114、具有漏极触点的漏极120以及具有源极触点的源极122被形成在有源区106/104内。栅极114被示出为形成在阻挡层106上的p型GaN层116上方。源极触点和漏极触点通常由掩模蚀刻工艺形成，该掩模蚀刻工艺选择性地蚀刻阻挡层106的厚度的一部分以延伸进入阻挡层106，从而提供与有源层104内的靠近阻挡层106与有源层104之间的界面的2DEG的良好(低电阻欧姆)接触。
尽管在提供的视图中未示出，但源极122可以形成包围漏极的完整回路，并且漏极可以被配置为指状件(finger)。栅极114、包括漏极触点的漏极120以及包括源极触点的源极122通常全部包括金属。因为栅极区上的p型GaN层116，如上所述由于考虑接触电阻(对p型GaN层116的接触是阻挡/隧穿型接触，并且因此具有非常大的阻抗)，因此源极和漏极通常需要使用诸如Ni、Pt、Pd或铟锡氧化物(ITO)的金属(使得该材料也用于栅极)，这些材料通常在半导体制造中不可用。尽管未示出，但源极金属层和漏极金属层通常在阻挡层106的顶部上的介电层的顶部上并且在栅极114的上方以防止与栅极114短路。可以通过溅射形成相应的电极。
在AlGaN用于阻挡层106的情况中，已知的E型HEMT的VT和RON主要由阻挡层106(例如，AlGaN)的厚度和Al的百分比确定。因此对于该已知的E型HEMT，不可以通过阻挡层106(例如，AlGaN)的厚度和Al的百分比来独立控制VT和导通电阻(RON)，因此使得通常在更加正的VT导致更高的RON的情况下进行折中。可以设计p型GaN层116的掺杂浓度/空穴浓度以独立于RON控制VT，但是非常难以获得确保一致的栅极接触电阻所需的统一的掺杂浓度/空穴浓度，以及横跨整个IC器件的VT。此外，难以在可以包含无掺杂的AlGaN的阻挡层106的上方直接生长p型GaN层116。因此，实际上没有允许将已知的E型HEMT的VT增加到更加正的电压电平而不增加RON的“解决方式(knob)”。相比而言，所公开的E型HEMT(诸如，具有栅极堆叠中的隧道二极管的E型HEMT 150)提供另一解决方式，即InGaN层110a的厚度，以独立地增加E型HEMT的VT而不增加RON。
InGaN层110a被p型掺杂(例如，Mg)或被n型掺杂都是可能的。此外，对InGaN层110a的掺杂可以不是刻意的，因为难以保持掺杂剂种类与包含掺杂的GaN材料的相邻层完全隔离，使得由于存储效应/来自高温工艺的扩散而将可能存在无意的掺杂剂。这对于p型掺杂尤其如此。尽管InGaN层110a中不需要p型掺杂或n型掺杂，但隧道结110将依然如预期的那样起作用，即使存在p型掺杂或n型掺杂。
因此所公开的E型IIIA族氮化物HEMT(诸如E型HEMT 150)通过在阻挡层106上方添加隧道二极管110而消除了已知的E型HEMT所需要的p型栅极触点的需要。IIIA族氮化物沿其c轴的自发特性和压电特性使得所公开的隧道二极管能够以低隧穿导通电压(诸如大约1V)跟随高电流密度。隧道二极管110使得对栅极金属使用n型顶部触点(例如，n型GaN层110b)能够进行接触从而代替常规的p型顶部触点。硅(Si)是基于III-N材料中的主要的n型掺杂剂种类，并且n型GaN比p型GaN展现出显著优越的传输特性，使得能够实现跨大范围(功率开关应用中的栅极宽度可以是几百毫米)的更低的接触电阻和更好的接触电阻的统一性。此外，由于E型HEMT的源极触点和漏极触点是n型的，因此栅极使用n型触点使得能够结合两个步骤，从而消除用于形成已知的E型HEMT的常规工艺流程中所需的掩模层、金属沉积和蚀刻步骤。
如上所述，隧道二极管110的隧穿电压可以通过调整InGaN层110a的厚度来控制，该InGaN层110a通常为35埃到100埃厚。通过降低InGaN层110a的厚度，可以增加隧道二极管110的隧穿电压。因此，E型HEMT的VT可以增加到超出已知的E型HEMT中的常规p型GaN 116/AlGaN阻挡层106/GaN有源层104堆叠的极限。此外，通过在一些HEMT中蚀刻掉p型GaN层116上方的n型GaN层110b和InGaN层110a从而选择性地蚀刻掉隧道二极管，可以为同一个管芯上的E型HEMT提供两个不同的VT。
图2A和图2B提供了针对没有栅极堆叠中的隧道二极管的E型HEMT与具有栅极堆叠中的隧道二极管的所公开E型HEMT的在其栅极以下的区域中的能带图比较。y轴是电子能量，其针对以μm为单位的从p型GaN层116和阻挡层106之间的界面(界面处深度＝0)的深度(或距离)进行描绘。示出了价带(在底部)和导带(在顶部)两者。导带和价带的边缘由示出为大约3.3eV的带隙能量隔开。对于E型HEMT 150，n型GaN层110b具有500埃的厚度并且InGaN层110a具有64埃的厚度，并且对于没有栅极堆叠中的隧道二极管的E型HEMT和具有栅极堆叠中的隧道二极管110的E型HEMT 150两者，p型GaN层116均具有600埃的厚度，并且具有4x 1019cm-3的Mg掺杂和1x 1019cm-3的Si掺杂。从该能带图比较中可以得到以下结论：在p型GaN层116上方添加隧道二极管110对能带结构下方不具有可测量的影响，因此维持通过保持在零伏的E型HEMT的栅极114来阻挡侧电流的相同的能力。
图3示出根据示例实施例的所公开E型HEMT(图1中的诸如E型HEMT 150)的栅极堆叠下方的区域中的作为深度的函数的能带图，其中再次示出价带(在底部)和导带(在顶部)，其中提供的插图示出在正向偏置下空穴隧穿InGaN层110a，其中示出了两个相应的费米能级(Efp和Efn)。当对栅极114施加正偏置时，p型GaN层116中的空穴通过隧道二极管110(如上所述，其是薄的)隧穿，并且朝向栅极114被扫出。因此2DEG“通道”将刚好形成在阻挡层106(例如，AlGaN)有源层104(例如，GaN)界面下方，从而在E型HEMT的漏极触点和源极触点之间施加电压的情况下允许电流流过有源层104。
图4示出在不同InGaN层110a厚度的情况下所公开的E型HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图，其中再次示出价带(在底部)和导带(在顶部)。该图证实InGaN层110a的不同厚度导致不同的能带偏移量。更小的能带偏移需要在发生隧穿之前施加更多的栅极电压，导致更高的VT。InGaN层的厚度值示出为64埃(示出了最高能量)、54埃(示出的中间能量)、和44埃(示出了最低能量)，证实了可以通过降低InGaN层110a的厚度来增加隧穿电压，从而提供了用于增加E型HEMT的VT的附加解决方式。更薄的InGaN层110a意味着将有更小的能带偏移，需要更加正的偏置(更高的VT)来强迫发生隧穿。因此，除了用于E型HEMT的仅仅是p型GaN层116厚度/掺杂和阻挡层106(例如，AlGaN)厚度/成分的常规解决方式之外，InGaN层110a的厚度是用于增加所公开的E型HEMT的VT的附加解决方式。
图5是示例IC 500的一部分截面图，该IC具有阈值为VT1的E型HEMT功率器件(示出为E型HEMT 150’)、阈值为VT2的E型低电压(LV)HEMT器件(示出为E型HEMT 150”)、以及阈值为VT3的耗尽(D)型LV HEMT器件(示出为HEMT 180)。VT1>VT2>VT3。仅对于E型HEMT在栅极区上具有p型GaN层116，E型HEMT和D型HEMT可以在同一管芯上(并且在制造期间在同一晶片上)被一起制造，以便将作为高VT E型高电压HEMT的功率开关器件与作为较低电压器件的包括较低VT E型HEMT和耗尽型HEMT的控制电路集成。然而，在没有再生长工艺的情况下，高电压功率开关E型器件的VT和用于控制电路的低电压E型器件的VT将是相同的。功率开关器件期望较高的VT，而对于控制电路较低的VT通常是可取的。因此，所公开的实施例对于示出为E型HEMT 150’的功率开关器件通过在阻挡层106上方包括隧道二极管110而实现较高的VT，并且对于示出为E型HEMT 150”的控制电路器件通过在p型GaN层116上方不包括隧道二极管110(例如，通过将其蚀刻掉)而实现较低的VT，以及通过在栅极区上缺乏隧道二极管和p型GaN层116来实现可选的D型HEMT 180。如上所述，不同的E型HEMT的VT值可以通过具有不同的InGaN层110a厚度来设置。
图6A示出针对非缓变隧道二极管异质结的在所公开E型HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图。非缓变隧道二极管异质结是所公开的E型HEMT的隧道结的最简单实施方式。不同的曲线针对InGaN层110a的不同厚度，该厚度同样为64埃(所示的最高能量)、54埃(所示的中间能量)以及44埃(所示的最低能量)。如前所述，示出了价带(在底部)和导带(在顶部)两者。
图6B示出针对缓变隧道二极管结的在所公开E型HEMT的栅极堆叠下方的区域中的作为深度的函数的能带图，其中该缓变隧道二极管结具有从0％到33％的InGaN层中的In浓度梯度变化以减小阻挡层，其中不同的曲线同样针对InGaN层110a的不同厚度。示出的四条曲线表示InGaN层110a的缓变区域的厚度从90埃以10埃为步长变化到120埃。从p型GaN 116侧，In含量从0变到33％。类似地，从n型GaN 110b侧，In含量从0变到33％。两侧都在超出InGaN层110a的一半厚度的范围内线性梯度变化。如前所述，示出了价带(在底部)和导带(在顶部)两者。由于在p型GaN层116和n型GaN层110b以及InGaN层110a之间存在导带和价带偏移(off-sets)，因此存在有助于隧穿电阻的能量势垒(所示的圆圈区域)。导带和价带偏移通常存在于GaN和InGaN之间，无论是p型掺杂还是n型掺杂。在图6B中示出的缓变隧道二极管结E型HEMT实施方式的情况下，不存在图6A中所述的能带偏移，从而允许E型HEMT的低电阻电流。
图7A-图7E示出对应于用于根据示例实施例形成具有栅极堆叠中的隧道二极管的E型HEMT的示例方法的步骤的连续截面图。图7A中的起始材料被示出为包括n型GaN层110b、InGaN层110a、p型GaN层116和阻挡层106，其中n型GaN层110b在InGaN层110a上，InGaN层110a在p型GaN层116上，p型GaN层116在阻挡层106上。阻挡层106在IIIA族氮化物有源层104(例如，GaN)上，有源层104在至少一个IIIA族氮化物缓冲层103上，缓冲层103在衬底102上。图案化的掩模材料108在n型IIIA族氮化物层110b上。如上所述，衬底102可以包含蓝宝石、硅、硅碳化硅(SiC)或GaN。所示的IIIA族氮化物缓冲层103通常呈现在衬底102上，但当使用GaN衬底时不需要该IIIA族氮化物缓冲层103。衬底102上的所有层(IIIA族氮化物层110b、InGaN层110a、p型IIIA族氮化物层116、阻挡层106、IIIA族氮化物有源层104和IIIA族氮化物缓冲层103)可以在一个生长周期(growth run)中放置在相同的反应器中而无需打破真空。
n型GaN层110b、InGaN层110a、p型GaN层116、阻挡层106、有源层104和缓冲层103通常全部是在衬底102上(诸如使用分子束外延(MBE)或金属有机气相沉积(MOCVD))形成的外延层。在一种布置中，衬底102包含硅，IIIA族氮化物有源层104包含未掺杂的GaN，阻挡层106包含AlGaN，并且p型GaN层116具有Mg和Si掺杂两者。示出在阻挡层106上的图案化掩模材料108(例如，光刻胶)用于限定隔离区域115(参见下面描述的图7B中的隔离区域115)，该隔离区域成为有源区(有源层104上的阻挡层106)的边界，HEMT被形成在该有源区中。
图7B示出了在形成穿过n型GaN层110b、InGaN层110a、p型GaN层116和阻挡层106的至少一个隔离区域之后的处理中的(in-process)示例E型HEMT，还示出了移除有源层104的一部分以在有源层104上提供包含阻挡层106的至少一个隔离有源区。然后掩模材料108将被剥离。
图7C示出在限定包含n型GaN层110b、InGaN层110a和p型GaN层116的隧道二极管110之后的处理中的示例E型HEMT，其中n型GaN层110b在InGaN层110a上，InGaN层110a在p型GaN层116上。可以使用掩模蚀刻来蚀刻包含n型GaN层110b、InGaN层110a和p型GaN层116(其中n型GaN层110b在InGaN层110a上，InGaN层110a在p型GaN层116上)的堆叠以在管芯的一个或多个区域上限定隧道二极管110。为了形成图5中所示的在同一个管芯上具有不同VT的E型器件的IC 500，隧道二极管蚀刻工艺可以为HV E型HEMT 150’限定隧道二极管以提供阈值电压VT1、可以移除隧道二极管以形成具有阈值电压VT2的LV E型HEMT 150”，并且还可以移除隧道二极管(并且然后以分开的步骤中移除p型IIIA族氮化物层116)以形成具有VT3的LV D型HEMT 180，其中VT1>VT2>VT3。另一种方法在较早步骤处使用另一个掩模步骤蚀刻掉InGaN层110a和n型GaN层110b，并且以分开的步骤中蚀刻VT1E型HEMT栅极堆叠和VT2E型HEMT栅极堆叠。
图7D示出在n型GaN层110b上方形成栅电极114之后的处理中的示例E型HEMT。该步骤可以在管芯或晶片上的其他器件上方形成栅电极114。如上所述，提供n型表面的隧道二极管110允许栅极金属包含包括钛(Ti)或铝的常规硅制造金属材料，诸如TiW或Ti/Al/TiN金属堆叠。可替代地，其他金属堆叠可以包括Ti/Al/Ni/Au堆叠、Ti/Al堆叠、Ti/Al/Ni/Ti堆叠、Ti/Al/Mo/Au堆叠、Ni/Al堆叠或Ti/Au/Ti堆叠。
在替代实施例中，可以使用自对准栅极制造流程。在该替代实施例中，单个掩模级(level)蚀刻用于栅极114的栅极金属以及n型GaN 110b/InGaN 110a/p型GaN 116堆叠。在另一个实施例中，首先在“接入(access)”区域和除了为隧道二极管准备的栅极区域以外的所有其他区中蚀刻掉n型GaN 110b/InGaN 110a/p型GaN 116堆叠，并且然后用于栅极114的栅极金属与图案化n型GaN 110b/InGaN 110a/p型GaN 116重新对准。该重新对准方法通常包括：某种形式的沉积介电材料(例如，SiN)覆盖栅极堆叠，随后在介电材料中形成开口以提供对栅极的接触，随后形成栅极金属。
图7E示出在形成漏极120和源极122之后的现在示出为150的处理中的示例E型HEMT，该漏极120具有在阻挡层106上示出的漏极触点以提供对有源层104的接触，该源极122具有在阻挡层106上示出的源极触点。尽管在图7E中未示出，但如上所述，源极的源极触点和漏极的漏极触点在阻挡层106的减薄区(thinned areas)中，以提供对有源层104中靠近阻挡层106和有源层104之间的界面的2DEG的良好(低电阻欧姆)接触。
该步骤可以为管芯或晶片上的其他器件形成具有漏极触点的漏极120和具有源极触点的源极122。用于源极122、漏极120和栅极114的金属可以在单次沉积且随后进行单次光刻层级中形成。可替代地，栅极114可以被沉积并且随后被限定，并且漏极120和源极122可以一起被沉积和限定。
所公开的实施例可以用于形成半导体管芯，其可以集成到用于形成各种不同器件和相关产品的各种组装流程中。半导体管芯可以包括其中的各种元件和/或其上的层，这些元件和/或层包括阻挡层、介电层、器件结构、有源元件和无源元件(包括源极区域、漏极区域、位线、基极、发射极、集电极、导线、导电通孔等)。然而，可以根据各种工艺来形成半导体管芯，包括双极晶体管、绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS和MEMS。
本公开相关领域的技术人员将认识到，在要求保护的发明的范围内，多种其他实施例和实施例的变体是可能的，并且在不偏离所公开的范围的情况下，可以对所描述的实施例进行进一步添加、删除、替换和修改。

Claims (39)

1.一种形成晶体管的方法，其包含：
在衬底上提供有源层，在所述有源层上提供IIIA族氮化物阻挡层，在所述IIIA族氮化物阻挡层上提供p型GaN层，在所述p型GaN层上提供InGaN层，在所述InGaN层上提供n型GaN层；
形成至少一个隔离区域，所述至少一个隔离区域穿过所述阻挡层以在所述有源层上提供包含所述阻挡层的至少一个隔离有源区；
通过对所述n型GaN层图案化以限定隧道二极管；
在所述n型GaN层上方形成栅电极；
在所述阻挡层上形成具有漏极触点的漏极；以及
在所述阻挡层上形成具有源极触点的源极。
2.根据权利要求1所述的方法，其中所述InGaN层是n型掺杂的。
3.根据权利要求1所述的方法，其中所述InGaN层是p型掺杂的。
4.根据权利要求1所述的方法，其中所述InGaN层包括沿厚度方向线性缓变In浓度，以用于降低所述隧道二极管的势垒电压。
5.根据权利要求1所述的方法，其中所述InGaN层具有在3.5nm至10nm的范围内的厚度。
6.根据权利要求1所述的方法，其中所述栅电极包含钛或铝。
7.根据权利要求1所述的方法，其中所述晶体管是形成在所述衬底中或形成在所述衬底上的集成电路即IC的一部分。
8.根据权利要求1所述的方法，其中所述晶体管是第一晶体管并且进一步包含至少一个第二晶体管，并且所述方法进一步包含以下步骤：为所述第一晶体管和所述第二晶体管的所述InGaN层提供不同厚度。
9.根据权利要求8所述的方法，其中提供所述不同厚度的所述步骤包含选择性地蚀刻所述n型GaN层和所述InGaN层，使得所述第二晶体管没有所述隧道二极管，而所述第一晶体管包括所述n型GaN层和所述InGaN层使得所述第一晶体管包括所述隧道二极管。
10.一种电子器件，其包含：
衬底；
所述衬底上的IIIA族氮化物有源层；
所述有源层上的IIIA族氮化物阻挡层；
至少一个隔离区域，其穿过所述阻挡层以在所述有源层上提供包含所述阻挡层的至少一个隔离有源区；
所述阻挡层上的p型GaN层；
隧道二极管，其包含n型GaN层、InGaN层、所述p型GaN层，其中所述InGaN层在所述p型GaN层上，所述n型GaN层在所述InGaN层上；
所述n型GaN层上方的栅极；
漏极，其在所述阻挡层上具有漏极触点以提供对所述有源层的接触；以及
源极，其在所述阻挡层上具有源极触点以提供对所述有源层的接触。
11.根据权利要求10所述的电子器件，其中所述InGaN层是n型掺杂的。
12.根据权利要求10所述的电子器件，其中所述InGaN层是p型掺杂的。
13.根据权利要求10所述的电子器件，其中所述InGaN层包括沿厚度方向线性缓变的In浓度，以用于降低所述隧道二极管的势垒电压。
14.根据权利要求10所述的电子器件，其中所述InGaN层的厚度从3.5nm到10nm。
15.根据权利要求10所述的电子器件，其中所述衬底包含蓝宝石、硅或碳化硅即SiC。
16.根据权利要求10所述的电子器件，其中所述栅极包含钛或铝。
17.根据权利要求10所述的电子器件，其中所述栅极、漏极和源极限定E型高电子迁移率晶体管，所述E型高电子迁移率晶体管是形成在所述衬底中或形成在所述衬底上的集成电路即IC的一部分。
18.根据权利要求10所述的电子器件，其中所述栅极、漏极和源极限定具有第一InGaN层的第一E型高电子迁移率晶体管即第一E型HEMT，并且所述电子器件进一步包含具有第二InGaN层的至少一个第二E型HEMT，其中所述第一InGaN层和所述第二InGaN层具有不同厚度，以便为所述第一E型HEMT提供相比于所述第二E型HEMT不同的阈值电压VT。
19.根据权利要求18所述的电子器件，进一步包括IC上的耗尽型HEMT。
20.根据权利要求10所述的电子器件，其中所述p型GaN层包括镁和硅掺杂两者。
21.一种形成电子器件的方法，其包含：
在第一IIIA族氮化物层上方形成栅极堆叠，所述第一IIIA族氮化物层位于第二IIIA族氮化物层上，并且所述栅极堆叠具有最顶部n型IIIA族氮化物层；
直接在所述最顶部n型IIIA族氮化物层上形成栅电极，
其中所述栅极堆叠包含在两个GaN层之间的InGaN层，以形成隧道二极管。
22.根据权利要求21所述的方法，其中所述n型层包含硅。
23.根据权利要求21所述的方法，其中所述栅电极包含Ti或Al。
24.根据权利要求21所述的方法，其进一步包含与所述栅电极同时在所述第一IIIA族氮化物层上方形成源电极和漏电极。
25.根据权利要求21所述的方法，其中所述栅极堆叠是第一晶体管的第一栅极堆叠，并且所述方法进一步包含在所述第一IIIA族氮化物层上形成第二晶体管的第二栅极堆叠，所述第一栅极堆叠包含在两个二元半导体层之间的第一三元半导体层，并且所述第一栅极堆叠包含在两个二元半导体层之间的第二三元半导体层，其中所述第一三元半导体层与所述第二三元半导体层具有不同的厚度。
26.一种形成电子器件的方法，其包含：
在IIIA族氮化物阻挡层上形成包含隧道二极管的栅极堆叠；
在所述栅极堆叠上方形成栅电极；以及
由与所述栅电极相同的金属层在所述阻挡层上形成源电极和漏电极，
其中所述栅极堆叠包含在n型GaN层与p型GaN层之间的InGaN层，以形成隧道二极管。
27.根据权利要求26所述的方法，其中所述栅极堆叠包含用硅掺杂的最顶部IIIA族氮化物层。
28.根据权利要求26所述的方法，其中所述栅电极直接形成在所述n型GaN层上。
29.根据权利要求26所述的方法，其中所述栅电极包含Ti或Al。
30.根据权利要求26所述的方法，其进一步包含由与所述栅电极相同的金属层在所述IIIA族氮化物层上形成源电极和漏电极。
31.一种集成电路，其包含：
栅极堆叠，其位于第一IIIA族氮化物层上方，所述第一IIIA族氮化物层位于第二IIIA族氮化物层上，并且所述栅极堆叠具有最顶部n型IIIA族氮化物层；以及
栅电极，其直接在所述最顶部n型IIIA族氮化物层上，
其中所述栅极堆叠包含在两个GaN层之间的InGaN层，以形成隧道二极管。
32.根据权利要求31所述的集成电路，其中所述n型层包含硅。
33.根据权利要求31所述的集成电路，其中所述栅电极包含Ti或Al。
34.根据权利要求31所述的集成电路，其中所述栅极堆叠是第一晶体管的第一栅极堆叠，并且所述集成电路进一步包含在所述第一IIIA族氮化物层上形成第二晶体管的第二栅极堆叠，所述第一栅极堆叠包含在两个二元半导体层之间的第一三元半导体层，并且所述第一栅极堆叠包含在两个二元半导体层之间的第二三元半导体层，其中所述第一三元半导体层与所述第二三元半导体层具有不同的厚度。
35.根据权利要求31所述的集成电路，其进一步包含源电极和漏电极，所述源电极和所述漏电极位于所述第一IIIA族氮化物层上方并由与所述栅电极相同的金属层形成。
36.一种晶体管，其包含：
位于IIIA族氮化物阻挡层上方的源电极和漏电极；以及
栅极堆叠，其包含隧道二极管，所述隧道二极管位于所述阻挡层上并处于所述源电极与所述漏电极之间，
其中所述栅极堆叠包含在n型GaN层与p型GaN层之间的InGaN层，以形成隧道二极管。
37.根据权利要求36所述的晶体管，其中所述栅极堆叠包含用硅掺杂的最顶部IIIA族氮化物层。
38.根据权利要求36所述的晶体管，其中栅电极直接形成在所述n型GaN层上。
39.根据权利要求38所述的晶体管，其中所述栅电极包含Ti或Al。
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