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CN108701618B - 用于晶体管集成的纳米线 - Google Patents

用于晶体管集成的纳米线 Download PDF

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CN108701618B CN201680082988.8A CN201680082988A CN108701618B CN 108701618 B CN108701618 B CN 108701618B CN 201680082988 A CN201680082988 A CN 201680082988A CN 108701618 B CN108701618 B CN 108701618B
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Abstract

本文描述的特定实施例提供了可以包括纳米线沟道的一种电子器件。纳米线沟道可以包括纳米线，并且纳米线可以间隔开大约十五(15)埃或小于15埃。纳米线沟道可以包括多于十(10)个纳米线，并且可以由MXene材料建立。

Description

用于晶体管集成的纳米线
技术领域
本公开总体上涉及集成电路的领域，并且更具体而言涉及实现用于晶体管集成的纳米线的衬底、组件和技术。
背景技术
为了提高具有特定占用区域的集成电路(IC)封装中的管芯的密度，一种方案是基于薄膜设计的。这些设计包括具有在厚度上从不足一纳米(单层)到几微米的范围内的材料的薄膜或层。需要能够有助于提高单位面积的逻辑元件的数量的一种薄膜设计。
附图说明
通过结合附图的以下具体实施方式，将容易地理解实施例。为了便于描述，类似的附图标记表示类似的结构元件。在附图的图示中通过示例的方式而非限制的方式示出了实施例。
为了提供对本公开及其特征和优点的更加全面的理解，将参考结合附图来理解的以下描述，其中，类似的附图标记表示类似的部分，在附图中：
图1是示出根据本公开的实施例的电子器件的部分的实施例的简化方框图；
图2是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图3是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图4是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图5是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图6是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图7是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图8是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图9是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图10是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图11是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图12是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图13是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图14是示出根据本公开的一个实施例的电子器件的部分的实施例的简化方框图；
图15是示出可以与本公开的一个实施例相关联的可能操作的简化流程图；
图16是示出可以与本公开的一个实施例相关联的可能操作的简化流程图；
图17是实施本文所公开的实施例中的一个或多个实施例的内插件；以及
图18是根据本文所公开的实施例的计算设备。
附图的图未必是按比例绘制的，因为可以在不脱离本公开的范围的情况下使其尺寸发生显著变化。
具体实施方式
示例性实施例
本文描述了包括纳米线沟道的系统和方法，其中，纳米线沟道包括纳米线，并且所述纳米线间隔开大约十五(15)埃或小于15埃。在示例中，纳米线沟道包括大约三十(30)到大约六十(60)个纳米线。在一个实例中，纳米线是由MXene材料建立的。
在一些示例中，纳米线是半导电的，其带隙处于0.5eV到4eV的范围内。此外，纳米线沟道可以处于衬底上，并且所述衬底可以具有非结晶表面结构。而且，所述衬底可以具有超过1000℃的熔点。在一些实例中，所述装置是晶体管。更具体而言，所述晶体管可以是MOS晶体管。
在下文的描述当中，将使用本领域技术人员常用的术语来描述说明性实施方式的各个方面，从而将其工作的实质传达给本领域技术人员。但是，对于本领域技术人员而言显而易见的是，可以只借助于所描述的方面中的一些实践本文所公开的实施例。出于解释的目的，阐述了具体的数字、材料和构造，以便提供对说明性实施方式的透彻理解。但是，对于本领域技术人员而言显而易见的是，可以在不需要具体细节的情况下实践本文所公开的实施例。在其它实例中，省略或简化了公知的特征，以免使说明性实施方式难以理解。
各种操作将进而以最有助于理解本公开的方式被描述为多个分立的操作，然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。具体而言，不需要以呈现的顺序来执行这些操作。
如本文所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一层之上或之下的另一层可以直接与所述一层接触，或者可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与这两层接触，或者可以具有一个或多个中间层。相比之下，第二层“上”的第一层与第二层直接接触。类似地，除非明确声明，否则设置在两个特征之间的一个特征可以与相邻的特征直接接触，或者可以具有一个或多个中间层。
在以下具体实施方式中参考形成其一部分的附图，在所有附图中，类似的附图标记标识类似的部分，并且在附图中通过说明的方式示出了可以实践的实施例。要理解，在不脱离本公开内容的范围的情况下，可以利用其它实施例，并且可以做出结构或逻辑变化。因此，以下的具体实施方式不应以限制性意义进行理解。
各种操作将进而以最有助于理解要求保护的主题的方式被描述为多个分立的操作。然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。具体而言，不需要以呈现的顺序来执行这些操作。所描述的操作可以按照不同于所描述的实施例的顺序执行。可以执行各种附加操作和/或可以在附加实施例中省略所述的操作。出于本公开的目的，短语“A和/或B”意指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。
本说明使用了短语“在一实施例中”或者“在实施例中”，这些短语均可以指代相同或不同的实施例中的一个或多个实施例。此外，如针对本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文所使用的，“封装”和“IC封装”是同义的。如本文所使用的，术语“芯片”和“管芯”可以是可互换地使用的。
随着电子技术的缩小，电子器件必须包括越来越小的部件。为了提高具有特定占用区域的集成电路(IC)封装中的管芯密度，可以将部件堆叠在彼此的顶部上。一种方案是基于薄膜设计的。这些设计包括具有在厚度上从不足一纳米(单层)到几微米的范围内的材料的薄膜或层。此外，提高单位面积的逻辑元件的数量常常是有帮助的。
用于提高单位面积的逻辑元件的数量的一种可能的解决方案是包括金属碳化物或者金属氮化物或者两者的混合物的层，所述层可以被形成为纳米线或者纳米带的大规模平行的阵列，以提供逻辑和功率开关微电子器件的沟道。使用这一方案，能够封装到给定栅极高度内的纳米带的数量大约是当前的硅纳米线器件的32倍。在示例中，可以使用MXene(因其与更常见的石墨烯所共享的2D形态而得名)类型的材料来建立用于微电子器件应用的薄(例如，厚度小于十五(15)埃或者在一个示例中厚度小于五(5)埃)半导电层。通过使用MXene类型的材料，与建立薄的半导电层相关联的一个技术问题(即用于防止接触到栅极短路的内部间隔体的问题)将变得无关紧要，因为有源半导体沟道纳米带之间所去除的层是薄到仅通过沉积栅极绝缘体被阻挡的。
MXene的类别为二维无机化合物。这些材料包括过渡金属碳化物或碳氮化物的几个原子厚的层。Mxene的前体的化合物(被称为MAX化合物)有六十(60)种以上的此类化合物具有在受到热处理时形成自组装层的特性。MAX材料可以包括含有铝或者其它软金属的软部分，所述软部分可以在酸或基础化学试剂中被溶解掉，从而释放出MXene的个体2-D层。这些材料中的很多材料是绝缘的或者金属的，但是一些是半导电的，其带隙处于大约0.5电子伏(eV)到大约四(4)eV的范围内，并且这些材料可以用于逻辑器件和功率器件。
与传统的基于硅的器件相比，Mxene具有很多不同的要求，而且还免除了基于硅的逻辑技术中的某些典型要求。使用MXene时的一个要求是高温处理兼容性。为了制作高度有序的MAX相材料的初始坯体，可以使用能够在腐蚀环境下承受超过1000℃的扩展高温浸渍的衬底。但是，顺便地，所述衬底未必是单晶的，其可以具有非结晶表面结构，而不是常规硅衬底上的典型的非常有序的晶体结构。
转到图1，图1示出了电子器件102的一个实施例。电子器件102可以包括晶体管104和其它电子部件。晶体管104可以包括纳米线沟道106。通过剖视图(穿过MOS晶体管沟道的中央截取的)示出的纳米线沟道106可以包括衬底108、源极/漏极110、绝缘体112以及一个或多个沟道114。每个沟道114可以包括纳米线116。纳米线116可以是厚度约等于15或小于15埃的纳米线或纳米带，并且在每个纳米线116之间可以具有大约15埃或小于15埃的距离134。在示例中，纳米线116可以是厚度约为5埃的纳米线或纳米带，并且在每个纳米线116之间可以具有大约5埃的间隙。在示例中，纳米线沟道106可以包括多于十(10)个纳米线116。在另一个示例中，纳米线沟道106可以包括多于一百(100)个纳米线116。
电子器件102可以在适当情况下并且根据特定需要包括处理器、存储器、软件、硬件、固件或者任何其它适合的部件、器件、元件或对象。存储器可以将信息保留在任何适合的存储器元件中(例如，随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、专用集成电路(ASIC)等)。处理器可以被配置为执行软件、算法或者任何类型的指令。电子器件102可以是独立器件或者网络元件，并且包括例如：台式计算机、膝上型计算机、移动设备、个人数字助理、智能电话、平板电脑、控制器、路由器、可穿戴计算机或者包括晶体管的其它电子器件。
晶体管104可以是场效应晶体管。在示例中，晶体管104可以是金属-氧化物-半导体场效应晶体管(MOSFET)、结型栅场效应晶体管(JFET)、隧道场效应晶体管(TFET)或者某种其它类似类型的金属-氧化物-半导体(MOS)器件。金属氧化物半导体是指晶体管的栅极部分。衬底108可以是折射体类型材料，其能够在腐蚀环境下承受超过1000℃的扩展高温浸渍，并且可以具有非结晶表面结构而不是常规硅衬底上的典型的非常有序的晶体结构。在示例中，衬底108可以是耐火陶瓷衬底。
当前的晶体管几何结构无法实现太多的外围区域，因为沟道不能非常紧密地靠在一起，其原因在于必须在沟道之间设置某种类型的间隔体。这可能限制沟道的密度，而且不允许存在非常多的沟道。因而，由于通过晶体管的电流的量与沟道的周围区域成正比，因而可得到的电流可能受到限制。纳米线106可以被配置为使用几个原子厚的纳米线，并且沟道可以包括大约三十(30)个到六十(60)个的由极薄(例如，厚度小于大约15埃)材料组成的纳米线。这可以提高沟道的密度，并且提高能够通过晶体管的电流的量。
转到图2，图2示出了根据本公开的实施例的在形成纳米线沟道106的早期阶段的简化方框图。如图2中所示，MAX材料118可以设置在衬底108上。MAX材料118可以是使用以下方式来沉积：来自浆料的旋涂沉积、溅射、CVD或任何组合或者可以将MAX材料118沉积在衬底108上的一些其它形式的沉积。MAX材料118可以包括通常具有高熔点的金属(MAX中的“M”)或者金属的组合，例如，所述金属可以是Mo、W、Ti、Sc、Zr、Ta、Nb等。MAX材料118还可以包括诸如铝之类的牺牲性材料(MAX中的“A”)，但是还可以包括其它“软”金属，例如周期表中的I、II或III族元素(例如，钠、钙、镓等)。MAX材料118还可以包括碳或氮或这两者(MAX中的“X”)。
MAX相形成了一大系列的三元碳化物，其通用公式为Mn+1AXn，其中，n＝1-3，M为早期过渡金属，A是A族元素(大部分为IIIA和IVA)，并且X为C和/或N。这些相是分层的六边形化合物，并且属于空间族D6h 4-P63/mmc，其每晶胞有两个化学式单位。可以根据MAX相的n值对MAX相分类：对于M2AX(n＝1)为“211”，对于M3AX2(n＝2)为“312”，并且对于M4AX3(n＝3)为“413”。当前，已经发现了大约六十种MAX相，并且将发现更多，并且这些应被包括在涉及用于逻辑、存储器、图形处理等的微电子器件的本申请的范围内。
转到图3，图3示出了根据本公开的实施例的在形成纳米线沟道106的早期阶段的简化方框图。MAX材料118和衬底108可以经历热处理，以建立或者增强MAX材料118的自有序性质。MAX材料118可以是多层结构，并且可以包括平面化。热处理可以包括在腐蚀环境下超过1000℃的扩展高温浸渍。在热处理之后，MAX材料118可以变得被排序成纳米线116层(例如，金属层)和牺牲性材料120的交替层。在示例性实施例中，MAX相是跨整个衬底的单晶体。在另一个实施例中，MAX相包含晶粒边界，然而各平面仍然主要平行于衬底进行取向。在又一个实施例中，每个个体层是在其连续性方面存在周期性的或者随机的断裂的平面，但是所述不连续处并未从一个平面单元至另一平面单元排列成线。
转到图4，图4示出了根据本公开的实施例的在形成纳米线沟道106的早期阶段的简化方框图。如图4中所示，可以使用诸如光刻和蚀刻(例如，与硅三栅技术中的浅沟槽凹陷(STR)类似)之类的图案化来建立MAX材料118的鳍状物。MAX材料118的每个鳍状物可以包括纳米线116和牺牲性材料120的交替层。
转到图5，图5示出了根据本公开的实施例的在形成纳米线沟道106的早期阶段的简化方框图。如图5中所示，虚设栅极122可以被添加到MAX材料118的每个鳍状物的部分。MAX材料118的每个鳍状物可以包括纳米线116层和牺牲性材料120的交替层。虚设栅极122可以是虚设栅极绝缘体和虚设栅极电极，并且可以是使用沉积、图案化等进行处理的。术语“虚设”指代替代栅极流。在示例中，所述工艺可以包括沉积SiO2和多晶硅，并且随后去除SiO2和多晶硅，并用高K绝缘体和金属栅极将其替代。在这种情况下，替代栅极处理的基本原理是栅极间隔体以及源极/漏极层被牢固地附接至衬底，并且使沟道材料的薄层在牺牲材料蚀刻期间以及之后物理地保持在适当位置上。
在制造具有栅极的纳米线沟道106时，栅极是先做还是后做的是没有关系的。例如，MOS器件由源极、沟道、围绕沟道的栅极以及处于另一侧上的漏极组成。如果使用栅极居先工艺，那么虚设栅极122将是高K绝缘体和金属栅极。不管使用实际栅极还是虚设栅极，虚设栅极122都能够限定所述结构以及晶体管的沟道部分所处位置。可以允许非沟道部分的部分变成源极和漏极。源极/漏极可以是使用几乎任何工艺建立的，并且可以利用某种金属材料将其替代或者其可以作为环绕式源极/漏极。关键在于识别接触将位于何处。
转到图6，图6示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图6中所示，可以对暴露的纳米线116和牺牲性材料120执行源极/漏极处理。作为源极/漏极处理的结果，纳米线116和牺牲性材料120可以被源极/漏极材料124覆盖。在一个实施例中，源极/漏极材料124可以被诸如TiN、TaN之类的金属碳化物或氮化物材料或者如W、Ni或Cu的金属替代或者用其包覆。在另一个实施例中，源极/漏极金属124可以保留，并且在栅极处理之后，源极/漏极材料124可以被替代，或者可以对源极/漏极使用环绕式工艺。
转到图7，图7示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。在实施例中，可以将暴露的纳米线116和牺牲性材料120蚀刻掉并且可以执行源极/漏极处理。例如，如图7中所示，将暴露的纳米线116、牺牲性材料120和不受虚设栅极122保护的任何部分蚀刻掉，并用临时源极/漏极材料126(例如，外延替代源极/漏极)替代。在示例中，后来添加的插塞或接触(参见图14)可以与围绕临时源极/漏极材料126的区域接触。在另一个实施例中，源极/漏极处理发生在此处而不是在栅极处理之后，如图13中所示。
转到图8，图8示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图8中所示，可以沉积接触绝缘体128，以隔离所述源极/漏极区或者隔离围绕源极/漏极材料124的区域。接触绝缘体128可以是氧化物或者某种其它类似类型的材料。在示例中，接触绝缘体128可以被平面化到虚设栅极122的顶部。
转到图9，图9示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图9中所示，已经去除了虚设栅极122。这使得纳米线116和牺牲性材料120重新露出。牺牲性材料120是铝或者某种其它更软的、低熔点的金属氧化物/碳化物/氮化物材料，其可以被蚀刻掉，从而留下纳米线116的层。
转到图10，图10示出了根据本公开的实施例的在形成纳米线沟道106的早期阶段的简化方框图。如图10中所示，已经去除了牺牲性材料120，从而在先前被虚设栅极122占据的区域内仅留下了纳米线116。每个纳米线116之间的距离134可以约为牺牲性材料120的厚度，其约等于15埃或者小于15埃。在示例中，纳米线沟道106可以包括多于十(10)个纳米线116。在另一个示例中，纳米线沟道106可以包括多于一百(100)个纳米线116。这是相对于现有应用的显著改进，在现有应用中，所述距离通常超过15埃，并且每晶体管的纳米线的数量小于10。
转到图11，图11示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图11中所示，绝缘体112可以围绕纳米线116的沉积。绝缘体112的沉积还将存在于接触绝缘体128和衬底108的壁或表面上，尽管它们在这些位置上将不起栅极绝缘体的作用。
转到图12，图12示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图12中所示，用金属来填充其余空间，以建立栅极电极132。栅极电极132可以是金属栅极，并且控制源极和漏极之间的电流流动。
转到图13，图13示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。如图13中所示，接触绝缘体128可以被去除。如果先前没有如图7所示做源极/漏极处理，那么在去除接触绝缘体128之后，可以完成源极/漏极处理。源极/漏极处理可以是如图7所示在纳米线沟道106的形成的早期完成的，或者可以如图中13所示，将源极/漏极与固有沟道材料留在一起，并且可以在对所有的栅极处理之后执行源极/漏极处理。
转到图14，图14示出了根据本公开的实施例的在形成纳米线沟道106的阶段的简化方框图。可以添加接触部136并且可以实现后端流程。接触部的添加和后端流程是本领域公知的。
转到图15，图15是示出可以与本公开的一个实施例相关联的可能操作的简化流程图。在1502，在衬底上沉积能够具有多层结构的材料。在1504，使用热处理创建或增强材料的自有序性质，以建立多层结构。在1506，对所述多层结构材料进行蚀刻。在1508，在经蚀刻的多层结构材料的部分上建立虚设栅极绝缘体和虚设栅极电极。在1510，执行源极/漏极处理。在1514，建立对源极/漏极区域的隔离。在1514，去除虚设栅极绝缘体和虚设栅极电极，以暴露所述多层结构材料的部分。在1516，去除所述多层结构材料的暴露部分的层，以建立沟道。在1518，在暴露的沟道上建立栅极绝缘体和栅极电极。在1520，添加接触部和后端流程，以建立纳米线沟道。
转到图16，图16是示出可以与本公开的一个实施例相关联的可能操作的简化流程图。在1602，在衬底上沉积能够具有多层结构的材料。在1604，使用热处理来创建或增强材料的自有序性质，以建立多层结构。在1606，对所述多层结构材料进行蚀刻。在1608，在经蚀刻的多层结构材料的部分上建立虚设栅极绝缘体和虚设栅极电极。在1610，建立对源极/漏极区的隔离。在1612，去除虚设栅极绝缘体和虚设栅极电极，以暴露所述多层结构材料的部分。在1614，去除所述多层结构材料的暴露部分的层，以建立沟道。在1616，在暴露沟道上建立栅极绝缘体和栅极电极。在1618，执行源极/漏极处理。在16，执行20源极/漏极处理，并且添加接触部和后端流程，以建立纳米线沟道。
在示例中，可以在衬底(例如，衬底108)上制造多个晶体管，例如，金属-氧化物-半导体场效应晶体管(MOSFET或仅称为MOS晶体管)。在各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管之类的FinFET晶体管以及诸如纳米带晶体管和纳米线晶体管之类的环绕式或者全绕式栅极晶体管。尽管本文描述的实施方式可能仅示出了平面晶体管，但是应当指出，本文讨论的特征、示例和实施例也可以使用非平面晶体管来实施。
每个MOS晶体管包括由至少两层(即栅极电介质层和栅极电极层)形成的栅极叠置体。栅极电介质层可以包括一个层或者层的叠置体。所述一个或多个层可以包括氧化硅、二氧化硅(SiO2)以及/或者高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽以及铌酸铅锌。在一些实施例中，在使用高k材料时，可以对栅极电介质层执行退火过程，以提高其质量。
栅极电极层形成于所述栅极电介质层上，并且可以由至少一种P型功函数金属或者N型功函数金属构成，这取决于所述晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的叠置体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其它目的可以包括其它金属层，例如，阻挡层。
转到图17，图17示出了能够包括本文所公开的一个或多个实施例或者与本文所公开的一个或多个实施例相互作用的内插件1700。内插件1700是用于将第一衬底1702桥接至第二衬底1704的中间衬底。第一衬底1702可以是例如集成电路管芯。第二衬底1704可以是例如存储器模块、计算机母板或者另一集成电路管芯。一般而言，内插件1700的作用在于将连接扩展至更宽的间距或者将连接重新布线成不同连接。例如，内插件1700可以将集成电路管芯耦合至球栅阵列(BGA)1706，球栅阵列1706随后可以耦合至第二衬底1704。在一些实施例中，第一和第二衬底1702/1704附接至内插件1700的相对侧。在其它实施例中，第一和第二衬底1702/1704附接至内插件1700的同一侧。并且在另外的实施例中，三个或更多衬底通过内插件1700的方式进行互连。
内插件1700可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，内插件可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在耐火陶瓷衬底或耐火陶瓷衬底和半导体衬底中的材料相同的材料，例如硅、锗、以及其它III-V族和IV族材料。
内插件可以包括金属互连1708和过孔1710，过孔1710包括但不限于穿硅过孔(TSV)1712。内插件1700可以进一步包括嵌入式器件1714，所述嵌入式器件1714包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器以及静电放电(ESD)器件。还可以在内插件1700上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更为复杂的器件。根据各种实施例，可以在内插件1700的制作当中使用本文所公开的装置或过程。
转到图18，图18示出了根据各种实施例的计算设备1800。计算设备1800可以包括多个部件。在一个实施例中，这些部件附接至一个或多个母板。在替代的实施例中，这些部件中的一些或所有部件被制作到单个片上系统(SoC)管芯上。计算设备1800中的部件包括但不限于集成电路管芯1802以及至少一个通信逻辑单元1808。在一些实施方式中，通信逻辑单元1808被制作在集成电路管芯1802内，而在其它实施方式中，通信逻辑单元1808被制作在单独的集成电路芯片内，所述单独集成电路芯片可以接合至与集成电路管芯1802共享的或者电耦合至集成电路管芯1802的衬底或母板。所述集成电路管芯1802可以包括CPU1804以及可以通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STT-MRAM)之类的技术提供的管芯上存储器1806(经常被用作高速缓冲存储器)。
计算设备1800可以包括其它部件，所述其它部件可以或可以不物理和电耦合至母板或者可以被制作在SoC管芯内。这些其它部件包括但不限于易失性存储器1810(例如，DRAM)、非易失性存储器1812(例如，ROM或闪速存储器)、图形处理单元1814(GPU)、数字信号处理器1816、密码处理器1842(在硬件内执行密码算法的专用处理器)、芯片组1820、天线1822、显示器或者触摸屏显示器1824、触摸屏控制器1826、电池1828或其它电源、功率放大器(未示出)、电压调节器(未示出)、全球定位系统(GPS)设备1828、罗盘1830、运动协处理器或传感器1832(其可以包括加速度器、陀螺仪和罗盘)、扬声器1834、相机1836、用户输入设备1838(例如，键盘、鼠标、触控笔和触控板)以及大容量存储设备1840(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。
通信逻辑单元1808实现了无线通信，以将数据传输到计算设备1800和从计算设备1800传输数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不含有任何电线，但是在一些实施例中它们可能不包含电线。通信逻辑单元1808可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1800可以包括多个通信逻辑单元1808。例如，第一通信逻辑单元1808可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信逻辑单元1808可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1800的处理器1804可以与根据各种实施例形成的一个或多个器件通信。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。通信逻辑单元1808还可以包括与本文所公开的实施例的各种器件通信的一个或多个器件，例如晶体管或金属互连。
在各种实施例中，计算设备1800可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，计算设备1800可以是处理数据的任何其它电子设备。
上文对例示实施方式的描述(包括摘要中描述的内容)并非意在具有排他性或者使本公开的范围局限于所公开的确切形式。尽管本文出于举例说明的目的描述了本文公开的实施例的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，这是本领域技术人员将认识到的。
对所示的实施方式的以上描述(包括在摘要中所述的内容)并非旨在是详尽的或者将本公开的范围局限于所公开的精确形式。如相关领域中的技术人员将认识到的，虽然出于说明性目的在本文中描述了本文所公开的实施例的具体实施方式和示例，但在本公开的范围内的各种等效修改是可能的。
其它注释和示例
示例1是一种装置，其包括纳米线沟道，其中，所述纳米线沟道包括纳米线，并且所述纳米线间隔开大约十五(15)埃或小于15埃。
在示例2中，示例1的主题可以任选地包括，其中，所述纳米线是由MXene材料建立的。
在示例3中，示例1-2中的任一项的主题可以任选地包括，其中，所述纳米线是半导电的，其带隙处于大约0.5电子伏(eV)到大约四(4)eV的范围内。
在示例4中，示例1-3中的任一项的主题可以任选地包括，其中，所述纳米线沟道位于耐火陶瓷衬底上。
在示例5中，示例1-4中的任一项的主题可以任选地包括，其中，所述衬底具有超过1000℃的熔点。
在示例6中，示例1-5中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括多于十(10)个纳米线。
在示例7中，示例1-6中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括多于一百(100)个纳米线。
在示例8中，示例1-7中的任一项的主题可以任选地包括，其中，所述装置是MOS晶体管。
在示例9中，一种方法可以包括建立纳米线沟道，其中，所述纳米线沟道包括纳米线，并且所述纳米线间隔开大约十五(15)埃或小于15埃。
在示例10中，示例9的主题可以任选地包括，其中，所述纳米线沟道是通过以下操作建立的：在衬底上沉积多层结构材料；建立或增强所述多层结构材料的自有序性质；蚀刻所述多层结构材料；在经蚀刻的多层结构材料的部分上建立虚设栅极绝缘体和虚设栅极电极；执行源极/漏极处理；建立对源极/漏极区的隔离；去除虚设栅极绝缘体和虚设栅极电极；去除所述多层结构材料的暴露部分的层，以建立沟道；以及在暴露沟道上建立栅极绝缘体和栅极电极。
在示例11中，示例9-10中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括大约三十(30)到大约六十(60)个纳米线。
在示例12中，示例9-11中的任一项的主题可以任选地包括，其中，所述纳米线是由MXene材料建立的。
在示例13中，示例9-12中的任一项的主题可以任选地包括，其中，所述衬底具有非结晶表面结构。
在示例14中，示例9-13中的任一项的主题可以任选地包括，其中，所述衬底具有超过1000℃的熔点。
在示例15中，示例9-14中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括多于十(10)个纳米线。
示例16是一种计算设备，其包括：安装在衬底上的处理器、所述处理器内的通信逻辑单元、所述处理器内的存储器、所述计算设备内的图形处理单元、所述计算设备内的天线、所述计算设备上的显示器、所述计算设备内的电池、所述处理器内的功率放大器以及所述处理器内的电压调节器。所述处理器包括氧化物半导体，其中，所述氧化物半导体包括纳米线沟道，其中，所述纳米线沟道包括纳米线，并且所述纳米线间隔开大约十五(15)埃或小于15埃。
在示例17中，示例16的主题可以任选地包括，其中，所述纳米线沟道包括大约三十(30)到大约六十(60)个纳米线。
在示例18中，示例16-17中的任一项的主题可以任选地包括，其中，所述纳米线是由MXene材料建立的。
在示例19中，示例16-18中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括多于十(10)个纳米线。
在示例20中，示例16-19中的任一项的主题可以任选地包括，其中，所述衬底具有非结晶表面结构。
示例21是一种电子器件，其包括MOS晶体管，其中，所述MOS晶体管包括纳米线沟道，其中，所述纳米线沟道包括纳米线，并且所述纳米线间隔开大约十五(15)埃或小于15埃。
在示例22中，示例21的主题可以任选地包括，其中，所述纳米线是半导电的，其带隙处于大约0.5电子伏(eV)到大约四(4)eV的范围内。
在示例23中，示例21-22中的任一项的主题可以任选包括，其中，所述纳米线是由MXene材料建立的。
在示例24中，示例21-22中的任一项的主题可以任选地包括，其中，所述纳米线沟道包括多于十(10)个纳米线。
在示例25中，示例21-24中的任一项的主题可以任选地包括，其中，所述衬底具有非结晶表面结构。

Claims (23)

1.一种晶体管装置，包括：
衬底之上的多个纳米线构成的第一堆叠体和第二堆叠体，其中，对于所述第一堆叠体和所述第二堆叠体中的每一个来说，所述多个纳米线包括至少三十个纳米线，各纳米线包括MXene材料，并且所述各纳米线被垂直间隔开小于15埃的距离；
第一源极电极，围绕所述衬底的第一部分之上的所述第一堆叠体的部分；
第一漏极电极，围绕所述衬底的第二部分之上的所述第一堆叠体的部分；
第二源极电极，围绕所述衬底的第三部分之上的所述第二堆叠体的部分；
第二漏极电极，围绕所述衬底的第四部分之上的所述第二堆叠体的部分；以及
栅极电极，具有围绕所述第一堆叠体的位于所述第一源极电极和所述第一漏极电极之间的部分的第一部分，并且具有围绕所述第二堆叠体的位于所述第二源极电极和所述第二漏极电极之间的部分的第二部分，其中，所述栅极电极的所述第一部分与所述栅极电极的所述第二部分是电连续的。
2.根据权利要求1所述的晶体管装置，其中，所述纳米线包括具有处于0.5电子伏(eV)到4电子伏(eV)的范围内的带隙的半导体材料。
3.根据权利要求1所述的晶体管装置，其中，所述衬底是耐火陶瓷衬底。
4.根据权利要求3所述的晶体管装置，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底接触。
5.根据权利要求3所述的晶体管装置，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底垂直间隔开小于15埃的距离。
6.根据权利要求1所述的晶体管装置，其中，所述衬底的最接近所述第一堆叠体和所述第二堆叠体的表面具有非结晶表面结构。
7.根据权利要求6所述的晶体管装置，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述表面接触。
8.根据权利要求6所述的晶体管装置，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述表面垂直间隔开小于15埃的距离。
9.根据权利要求1所述的晶体管装置，其中，所述晶体管装置为MOS晶体管装置。
10.一种形成晶体管的方法，包括：
在衬底之上提供多个纳米线构成的第一堆叠体和第二堆叠体，其中，对于所述第一堆叠体和所述第二堆叠体中的每一个来说，所述多个纳米线包括至少三十个纳米线，各纳米线包括MXene材料，并且所述各纳米线被垂直间隔开小于15埃的距离；
提供围绕所述衬底的第一部分之上的所述第一堆叠体的部分的第一源极电极；
提供围绕所述衬底的第二部分之上的所述第一堆叠体的部分的第一漏极电极；
提供围绕所述衬底的第三部分之上的所述第二堆叠体的部分的第二源极电极；
提供围绕所述衬底的第四部分之上的所述第二堆叠体的部分的第二漏极电极；以及
提供栅极电极，所述栅极电极具有围绕所述第一堆叠体的位于所述第一源极电极和所述第一漏极电极之间的部分的第一部分，并且具有围绕所述第二堆叠体的位于所述第二源极电极和所述第二漏极电极之间的部分的第二部分，其中，所述栅极电极的所述第一部分与所述栅极电极的所述第二部分是电连续的。
11.根据权利要求10所述的方法，其中，提供所述第一堆叠体和所述第二堆叠体包括：
在所述衬底上沉积多层结构材料；
建立或增强所述多层结构材料的自有序性质；以及
蚀刻所述多层结构材料。
12.根据权利要求10所述的方法，其中，所述衬底具有非结晶表面结构。
13.根据权利要求12所述的方法，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述非结晶表面结构接触。
14.根据权利要求12所述的方法，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述非结晶表面结构垂直间隔开小于15埃的距离。
15.根据权利要求12所述的方法，其中，所述衬底是耐火陶瓷衬底。
16.根据权利要求15所述的方法，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底接触。
17.根据权利要求15所述的方法，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底垂直间隔开小于15埃的距离。
18.一种计算设备，包括：
处理器；以及
耦合至所述处理器的存储器；
其中，所述处理器包括晶体管装置，所述晶体管装置包括：
衬底之上的多个纳米线构成的第一堆叠体和第二堆叠体，其中，对于所述第一堆叠体和所述第二堆叠体中的每一个来说，所述多个纳米线包括至少三十个纳米线，各纳米线包括MXene材料，并且所述各纳米线被垂直间隔开小于15埃的距离；
第一源极电极，围绕所述衬底的第一部分之上的所述第一堆叠体的部分；
第一漏极电极，围绕所述衬底的第二部分之上的所述第一堆叠体的部分；
第二源极电极，围绕所述衬底的第三部分之上的所述第二堆叠体的部分；
第二漏极电极，围绕所述衬底的第四部分之上的所述第二堆叠体的部分；以及
栅极电极，具有围绕所述第一堆叠体的位于所述第一源极电极和所述第一漏极电极之间的部分的第一部分，并且具有围绕所述第二堆叠体的位于所述第二源极电极和所述第二漏极电极之间的部分的第二部分，其中，所述栅极电极的所述第一部分与所述栅极电极的所述第二部分是电连续的。
19.根据权利要求18所述的计算设备，其中，所述衬底具有非结晶表面结构。
20.根据权利要求19所述的计算设备，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述非结晶表面结构接触。
21.根据权利要求19所述的计算设备，其中，所述第一堆叠体的所述多个纳米线的纳米线与所述非结晶表面结构垂直间隔开小于15埃的距离。
22.根据权利要求18所述的计算设备，其中，所述衬底是耐火陶瓷衬底，并且其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底接触。
23.根据权利要求18所述的计算设备，其中，所述衬底是耐火陶瓷衬底，并且其中，所述第一堆叠体的所述多个纳米线的纳米线与所述耐火陶瓷衬底垂直间隔开小于15埃的距离。
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