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CN108604601A - 使用牺牲性iv族材料层形成包括iii-v族材料纳米线的晶体管的技术 - Google Patents

使用牺牲性iv族材料层形成包括iii-v族材料纳米线的晶体管的技术 Download PDF

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CN108604601A CN201680081627.1A CN201680081627A CN108604601A CN 108604601 A CN108604601 A CN 108604601A CN 201680081627 A CN201680081627 A CN 201680081627A CN 108604601 A CN108604601 A CN 108604601A
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Abstract

公开了用于使用牺牲性IV族半导体材料层来形成包括一个或多个III‑V族半导体材料纳米线的晶体管的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括在IV族材料缓冲层(例如硅、锗、或者硅锗)上形成的III‑V族材料(例如砷化铟镓、砷化铟或锑化铟)，使得稍后可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III‑V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III‑V族材料层可以以假晶的方式生长到下面的IV族材料，以便不形成失配位错。该技术可以用于形成包括任何数量的纳米线的晶体管。

Description

使用牺牲性IV族材料层形成包括III-V族材料纳米线的晶体 管的技术
背景技术
半导体器件是利用半导体材料的电子特性的电子组件，仅举几个示例，半导体材料例如为硅(Si)、锗(Ge)和砷化镓(GaAs)。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用由栅极施加的电场来控制电荷载流子(例如，电子或空穴)从源极流到漏极所通过的沟道的电导率。一些FET具有被称为主体或衬底的第四端子，其可以用于偏置晶体管。金属氧化物半导体FET(MOSFET)在晶体管的栅极和主体之间配置有绝缘体，并且MOSFET通常用于放大或切换电子信号。在某些情况下，MOSFET包括位于栅极的任一侧上的侧壁或所谓的栅极间隔体，例如，其可以帮助确定沟道长度并且可以帮助替换栅极工艺。互补MOS(CMOS)结构典型地使用p型MOSFET(p-MOS)和n型MOSFET(n-MOS)的组合来实施逻辑门和其它数字电路。
finFET是围绕半导体材料的薄带(通常被称为鳍状物)构建的晶体管。晶体管包括标准FET节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿着鳍状物的两个侧壁/在鳍状物的两个侧壁内(垂直于衬底表面的侧)以及沿着鳍状物的顶部(平行于衬底表面的侧)延伸。因为这种配置的导电沟道实质上沿着鳍状物的三个不同的外部平面区域存在，所以这样的finFET设计有时被称为三栅极晶体管。三栅极晶体管是非平面晶体管配置的一个示例，并且其它类型的非平面配置也是可用的，例如所谓的双栅极晶体管配置，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不是沿着鳍状物的顶部)存在。另一种非平面晶体管配置是栅极环绕式配置，其被配置为类似于基于鳍状物的晶体管，而非类似于栅极位于三个部分上(并且因此，存在三个有效栅极)的鳍式沟道区，使用了一个或多个纳米线(或纳米带)，并且栅极材料通常围绕每个纳米线。
附图说明
图1A-L'示出了根据本公开的一些实施例的由被配置为形成包括至少一个III-V族半导体材料纳米线沟道的晶体管的方法产生的示例性集成电路结构。要注意的是，图1I-L是根据一些实施例的沿图1H的平面A截取的截面视图。还要注意的是，图1C'和1C”示出了根据一些实施例的可以形成的示例性替代沟槽底部形状。进一步要注意的是，提供了图1D'、IF'、1J'、IK'和1L'以示出根据一些实施例的可以用于形成包括两个III-V族半导体材料纳米线的晶体管的示例性结构。
图2是扫描透射电子显微镜(STEM)图像，其示出了根据本公开的实施例的图1L的示例性结构的一部分并且包括一些变型。例如，一种这样的变型是在纳米线和衬底之间存在空隙。
图3示出了根据本公开的一些实施例的包括栅极环绕式晶体管配置的集成电路，该栅极环绕式晶体管配置包括III-V族材料纳米线。
图4示出了根据本公开的一些实施例的包括在与包括图1E的替换材料鳍状物叠置体的结构相同的管芯上的图3的结构。
图5示出了根据本公开的一些实施例的利用使用本文公开的技术形成的集成电路结构或器件实施的计算系统。
通过阅读以下具体实施方式并结合本文描述的附图，将更好地理解本实施例的这些和其它特征。在附图中，在各个图中示出的每个相同或接近相同的组件可以由相同的数字表示。出于清楚的目的，并非每个组件都会在每个图中标记。此外，如将理解的，附图不一定按比例绘制或旨在将所描述的实施例限制为所示的特定配置。例如，虽然一些附图通常指示直线、直角和平滑表面，但是鉴于制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或者不平滑。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
公开了用于使用牺牲性IV族半导体材料形成包括一个或多个III-V族半导体材料纳米线的晶体管结构的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置，并且可以使用GAA制造工艺来形成结构。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括形成在IV族缓冲层(例如硅、锗或者硅锗)上的III-V族材料层(例如砷化铟镓、砷化铟或锑化铟)，从而可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III-V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III-V族材料层可以以假晶的方式生长到下面的IV族材料，使得其与下面的IV族材料一致而不形成失配位错。在一些情况下，还可以在III-V族材料层上方形成牺牲性IV族材料帽盖层，以例如帮助保护III-V族材料层(因为其目标用于晶体管沟道)。进一步地，在目标是形成多于一个III-V族材料纳米线的情况下，可以在每个III-V族层上方形成牺牲性IV族帽盖层，以实现包括两个或更多个纳米线的结构。鉴于本公开，许多配置和变型将是显而易见的。
总体概述
控制通过晶体管的子鳍状物或子沟道区的源极到漏极泄漏而不降低晶体管性能是主要挑战。这对于包括III-V族半导体材料的晶体管尤其具有挑战性。解决子鳍状物或子沟道泄漏的技术包括形成具有栅极环绕式(GAA)配置的晶体管，其中晶体管在沟道区中包括一个或多个纳米线(或纳米带)。然而，由于例如沟道界面的清洁度或表面质量影响晶体管特性的亚阈值斜率以及各种其它的非平凡的问题，用于形成具有GAA配置的III-V族半导体材料晶体管的技术可能是困难的。
因此，并且根据本公开的一个或多个实施例，提供了用于使用牺牲性IV族材料形成包括一个或多个III-V族材料纳米线的晶体管结构的技术。本文使用的“IV族材料”包括至少一种IV族元素(例如，硅、锗、碳、锡、铅)，例如Si、Ge、硅锗(SiGe)、碳化硅(SiC)等。本文使用的“III-V族材料”包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如氮化镓(GaN)、砷化镓(GaAs)、氮化铟镓(InGaN)等。在一些实施例中，所述技术可以包括形成替换鳍状物叠置体，所述替换鳍状物叠置体包括IV族缓冲层上的III-V族材料层，使得可以稍后使用选择性蚀刻工艺去除IV族缓冲层以留下III-V族材料用作晶体管沟道中的纳米线。在一些这样的实施例中，III-V族材料层可以以假晶的方式生长到下面的IV族材料。换句话说，在一些这样的实施例中，III-V族沟道材料可以生长得足够薄(例如，小于引入位错的临界厚度)，使得其与下面的IV族(子鳍状物)材料一致而不形成失配位错。结果，在一些这样的实施例中，沟道材料可以保持对可以适应失配应变的IV族缓冲层(牺牲性材料)的应变。此外，在一些这样的实施例中，由于以假晶的方式外延生长，III-V族沟道材料和IV族子鳍状物材料之间的晶格失配可能是无关紧要的，使得III-V族有源沟道层在IV族材料上生长。
在一些实施例中，晶体管可以包括栅极环绕式(GAA)配置，并且可以使用GAA制造工艺来形成结构，如根据本公开将显而易见的。在一些实施例中，牺牲性IV族材料帽盖层也可以形成在III-V族材料层上方，以例如帮助保护III-V族材料层(因为其目标是用于晶体管沟道)。进一步地，在目标是形成多于一个III-V族材料纳米线的一些实施例中，可以在每个III-V族层上方形成牺牲性IV族材料帽盖层，以实现包括两个或更多个纳米线的结构。在一些实施例中，IV族材料成核层可以形成在IV族缓冲层下面，以例如润湿鳍状物沟槽的底部和/或充当晶种材料。在一些实施例中，可以原位生长替换鳍状物异质外延叠置体(例如，包括子鳍状物或子沟道材料和沟道材料)，使得可以最小化或消除例如空气断裂/平坦化的不利影响。在一些这样的实施例中，更清洁的(例如，更好的表面质量)沟道界面可以导致晶体管特性的改进的亚阈值斜率。
鉴于本公开，许多益处将是显而易见的。例如，在一些实施例中，该技术经由子鳍状物(或子沟道)减少或完全消除源极/漏极泄漏。进一步地，在一些实施例中，GAA晶体管配置的使用可以增加有效栅极控制，这可以帮助经由短沟道效应抑制泄漏(例如，尤其是在III-V材料沟道的背景下)。在一些实施例中，由于IV族材料和III-V族材料之间的良好蚀刻选择性，该技术是有益的。换句话说，在一些这样的实施例中，蚀刻剂是可用的(例如，包括过氧化物化学物质的蚀刻剂)，其可以以比去除III-V族材料(例如，在某些情况下，使用这种蚀刻剂去除III-V材料可能根本不会发生，或者可能是微不足道的)更快的速率(例如，至少快1.5-1000倍)选择性地去除IV族材料(例如Ge)。在一些实施例中，本文描述的技术可以用于CMOS集成方案，其包括在相同外延材料叠置体中的IV族材料(例如Ge)和III-V族材料。在一些实施例中，本文描述的技术可以导致更好的短沟道控制、更高性能并且没有(或最小)截止状态的泄漏。在一些实施例中，与例如凹陷和再生长方案相比，III-V族沟道材料在IV族子鳍状物材料上的原位生长可以有助于获得更好的亚阈值斜率。在一些实施例中，由于例如较短沟道的晶体管器件，本文描述的技术可以允许未来/较低技术节点的前进。
仅举几个合适的示例性分析工具，可以使用诸如扫描/透射电子显微镜(SEM/TEM)、成分绘图、X射线晶体学或衍射(XRD)、次级离子质谱法(SIMS)、时差测距(time-of-flight)SIMS(ToF-SIMS)、原子探针成像或断层扫描、局部电极原子探针(LEAP)技术、3D断层扫描、高分辨率物理或化学分析等工具来检测本文提供的技术和结构的使用。具体而言，在一些实施例中，这样的工具可以指示配置有至少一个III-V族材料纳米线的结构或器件，并且这样的至少一个纳米线可以位于晶体管的沟道区中。在一些这样的实施例中，晶体管可以包括GAA配置，使得栅极叠置体材料大体上环绕至少一个纳米线(例如，环绕纳米线的外表面的至少50％、60％、70％、80％、90％或95％)。在一些实施例中，所述技术可以形成包括沟道区的晶体管，所述沟道区包括至少一个纳米线，其中所述至少一个纳米线形成在所述衬底上方。进一步地，在一些这样的实施例中，如根据本公开将显而易见的，沟槽状特征可以形成在衬底中并且位于至少一个纳米线下方，并且栅极叠置体材料(例如，栅极电介质和栅极电极)可以延伸到衬底中的沟槽状特征中。在一些实施例中，该技术可以留下用于形成III-V族材料纳米线的替换鳍状物结构的残余物，并且这样的残余物可以位于相同的衬底/管芯/芯片上。在一些这样的实施例中，残余物可以包括形成在共用的衬底/管芯/芯片(与使用本文所述的技术形成的晶体管共用)上、中和/或上方的鳍式结构，其中鳍式结构仍包括一个或多个牺牲性IV族材料层，例如缓冲层、帽盖层和/或成核层，如本文所述的。在一些实施例中，可以通过测量使用本文描述的技术实现的益处(例如，短沟道晶体管性能改进和/或消除(或减少)截止状态的泄漏电流)来检测集成电路结构。鉴于本公开，许多配置和变型将是显而易见的。
方法与架构
图1A-L'示出了根据本公开的一些实施例的由被配置为形成包括至少一个III-V族半导体材料纳米线沟道的晶体管的方法产生的示例性集成电路结构。因此，在一些这样的实施例中，例如，晶体管可以具有栅极环绕式配置。要注意的是，图1I-L是根据一些实施例的沿图1H的平面A截取的截面视图。还要注意的是，图1C'和1C”示出了根据一些实施例的可以形成的示例性替代沟槽底部形状。进一步要注意的是，提供了图1D'、1F'、1J'、1K'和1L'以示出根据一些实施例的示例性结构，示例性结构可以用于形成包括两个III-V族半导体材料纳米线的晶体管。在一些实施例中，该技术可以用于形成p型和/或n型晶体管器件，例如p型MOSFET(p-MOS)、n型MOSFET(n-MOS)、p型隧道FET(p-TFET)或n型TFET(n-TFET)。进一步地，在一些实施例中，该技术可以用于使例如互补MOS(CMOS)或互补TFET(CTFET)器件中包括的p型和n型晶体管中的一个或两个受益。另外，在一些实施例中，这些技术可以与变化尺度的器件一起使用，例如，具有微米范围或纳米范围内的临界尺寸的晶体管器件(例如，在32、22、14、10、7或5nm工艺节点下或更高代的工艺节点下形成的晶体管)。
图1A示出了根据实施例的包括衬底100的示例性结构，衬底100具有由其形成的鳍状物102和104。在一些实施例中，可以使用任何合适的技术(例如，一个或多个图案化和蚀刻工艺)形成鳍状物102和104。在一些情况下，例如，形成鳍状物102和104的工艺可以被称为浅沟槽凹陷。在该示例性实施例中，鳍状物102和104由衬底100形成，但是在其它实施例中，鳍状物可以形成在衬底100上(例如，使用任何合适的沉积/生长和图案化技术)。图1A还示出了在该示例性实施例中的形成在鳍状物102和104之间的沟槽115。在一些实施例中，鳍状物可以形成为具有变化的宽度Fw和高度Fh。例如，在纵横比捕获(ART)方案中，鳍状物可以被形成为具有特定的高宽比，使得当它们稍后被去除或凹陷时，所形成的产生沟槽允许沉积的替换材料中的缺陷终止于当材料竖直生长时的侧表面，例如非晶/电介质侧壁，其中侧壁相对于生长区域的尺寸足够高，以便捕获大部分(如果不是全部)缺陷。在这样的示例性情况下，例如，鳍状物的高宽比(h：w)可以大于1，例如大于1.5、2或3，或任何其它合适的最小比。要注意的是，尽管为了说明性目的在图1A的示例性结构中仅示出了两个鳍状物，但是可以形成任何数量的鳍状物，例如一个、五个、十个、数百个、数千个、数百万个等等，这取决于最终用途或目标应用。
在一些实施例中，衬底100可以包括：体衬底，其包括IV族材料或化合物，例如硅(Si)、锗(Ge)、碳化硅(SiC)或硅锗(SiGe)和/或至少一种III-V族化合物和/或蓝宝石和/或任何(多种)其它合适的材料，这取决于最终用途或目标应用；绝缘体上X(XOI)结构，其中X是上述材料之一(例如，IV族和/或III-V族和/或蓝宝石)，并且绝缘体材料是氧化物材料或电介质材料或一些其它电绝缘材料；或者一些其它合适的多层结构，其中顶层包括上述材料之一(例如，IV族和/或III-V族和/或蓝宝石)。回想本文所使用的IV族材料包括至少一种IV族元素(例如，硅、锗、碳、锡、铅)，IV族材料是例如Si、Ge、SiGe、SiC等。还回想到本文所使用的III-V族材料的使用包括至少一种III族元素(例如，铝、镓、铟、硼、铊)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如氮化镓(GaN)、砷化镓(GaAs)、氮化铟镓(InGaN)等。衬底100的原始厚度或高度可以在例如50至950微米的范围内，或者一些其它合适的厚度或高度，并且由于在衬底100中、在衬底100上和/或衬底100上方的处理，可以减小这种原始高度。在一些实施例中，衬底100可以用于一个或多个其它集成电路(IC)器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳机电系统(NEMS)、各种传感器或任何其它合适的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文描述的晶体管结构可以包括在片上系统(SoC)应用中，如根据本公开将显而易见的。
图1B示出了根据实施例的在图1A的结构的沟槽115中执行浅沟槽隔离(STI)110处理之后形成的示例性结构。在一些实施例中，STI处理可以包括任何合适的技术(例如STI材料的沉积)，然后是可选的平坦化或抛光工艺。在一些实施例中，任何合适的沉积工艺可以用于STI 110沉积，并且可以基于衬底100的材料来选择STI材料(例如，以提供适当的隔离和/或钝化)。例如，在Si衬底100的情况下，STI材料110可以被选择为二氧化硅或氮化硅。
图1C示出了根据一个实施例的在从图1B的结构蚀刻出鳍状物102和104以分别形成鳍状物沟槽103和105之后所形成的示例性结构。在一些实施例中，例如，任何合适的湿法和/或干法蚀刻工艺可以用于形成鳍状物沟槽103和105。在一些这样的实施例中，例如，基于鳍状物102和104的尺寸和形状和/或基于蚀刻期间用于形成沟槽103和105的条件，鳍状物沟槽103和105可以包括期望的或受控的尺寸和形状。在图1C的示例性结构中，沟槽107和109的底部包括如图所示的刻面，这可以促进随后沉积的材料的生长，如将在本文更详细地描述的。在该示例性实施例中，沟槽107和109底部处的刻面被显示为{111}刻面，其在沟槽的底部处包括三角形形状。在这样的实施例中，沟槽的底部处的{111}刻面可以用于促进III-V族外延材料的生长，如将在下面更详细地描述的。在一些实施例中，可以形成任何沟槽底部几何形状，例如图1C'中所示的弯曲刻面109'或图1C”中所示的平坦底部109”。在一些实施例中，沟槽底部107和109处的几何形状可以基于例如期望的处理和/或现实世界的制造工艺。
图1D示出了根据实施例的在多个材料已经沉积在图1C的结构的鳍状物沟槽103和105中之后所形成的示例性结构。在一些实施例中，可以在鳍状物沟槽103和105中沉积两个或更多个材料层。在一些这样的实施例中，鳍状物沟槽103和105可以足够窄和/或足够深(例如，高度宽度比至少为2)以用于多层结构的沉积或外延生长以采用ART方案并且包含到沟槽的最底部晶格缺陷(例如，失配位错、堆叠缺陷等)。在一些这样的实施例中，使用窄沟槽103和105来采用ART方案可以解释沉积在其中的材料的晶格失配。进一步地，在一些这样的实施例中，采用ART方案最小化或消除了沟道区中的晶格缺陷，如基于本公开可以理解的。在一些实施例中，沉积可以是选择性的，使得其仅在在鳍状物沟槽103和105中生长或主要(例如，在材料的至少60％、70％、80％、90％或95％的情况下)在鳍状物沟槽103和105中生长。在一些这样的实施例中，一些材料可以在其它区域中生长，例如在STI 110上。在该示例性实施例中，沉积在鳍状物沟槽103和105中的材料包括成核层122、IV族缓冲层124、III-V族材料层126和IV族帽盖层128。要注意的是，用于描述层、特征或结构的材料的IV族或III-V族的使用用于指示层、特征或结构包括对应的IV族或III-V族材料，但也可以包括其它材料，例如一种或多种掺杂剂材料，如根据本公开将显而易见的。在一些实施例中，成核层122是可选的(因此，不存在)，因为它可以被沉积以润湿沟槽底部103和105(例如，以润湿{111}刻面沟槽)。在存在成核层122的实施例中，其可以包括IV族材料，例如Si、Ge或SiGe。在存在成核层122的实施例中，可以包括基于衬底材料和/或覆盖层(例如，IV族缓冲层124)的材料。
在图1D的示例性实施例中，在成核层122上沉积或生长IV族缓冲层124。在不包括成核层的实施例中，例如，可以在鳍状物沟槽103和105的底部上直接沉积或外延生长缓冲层124。在一些实施例中，缓冲层124可以包括IV族材料，例如Si、Ge或SiGe。在一些实施例中，III-V族材料层126可以在IV族缓冲层124上方和/或上沉积/外延生长，并且层126可以用于晶体管沟道，如本文将更详细描述的。在一些这样的实施例中，层126的外延生长可以原位执行(没有空气破裂)，与例如凹陷和再生技术相比，这可以有助于提供更好的亚阈值斜率。在一些实施例中，仅举几个示例，III-V族材料层126可以包括砷化铟镓(InGaAs)、砷化镓(GaAs)、氮化镓(GaN)、氮化铟镓(InGaN)、砷化铟(InAs)、锑化铟砷(InAsSb)或锑化铟(InSb)。在一些实施例中，III-V材料层126可以是假晶层或者以假晶的方式生长到缓冲层124。在一些这样的实施例中，III-V材料层126(用于晶体管沟道)可以生长得足够薄(例如，不超过引入位错的临界厚度)，使得其与下面的缓冲层124一致，而不形成失配位错。进一步地，在一些这样的实施例中，III-V材料层可以保持对缓冲层124材料的应变，例如，缓冲层124材料可以适应失配应变。此外，在一些这样的实施例中，由于III-V材料层126的假晶外延生长，III-V材料层126与下面的IV缓冲层124之间的晶格失配可能变得无关紧要或具有最小影响或没有影响。因此，在一些实施例中，可以选择IV族缓冲层124材料和/或III-V族层126材料以允许层126的假晶生长，从而实现器件质量有源沟道层126。
在一些实施例中，可以在III-V族材料层126上方和/或上沉积/外延生长可选的IV族帽盖层128。如图1D中可以看出，包括帽盖层128并且帽盖层128已经在结构的STI 110平面上方过生长。在一些实施例中，帽盖层128可以包括IV族材料，例如Si、Ge或SiGe。在一些实施例中，帽盖层128可以包括与缓冲层124相同的材料，而在其它实施例中，层124、128可以包括不同的材料。在一些实施例中，可以选择IV族缓冲层124(和IV族帽盖层128，如果存在的话)的材料，使得可以相对于III-V层126的材料选择性地将其去除。以这种方式，在一些实施例中，IV族材料层(例如，124，并且如果存在，122和128)可以是牺牲性材料，其用于通过使用蚀刻工艺选择性地去除IV族材料层来帮助将沟道层126形成为纳米线，如下面将更详细描述的。在一些实施例中，包括在鳍状物叠置体中的一个或多个层(例如，层122、124、126、128中的一个或多个)可以包括对层中的一种或多种材料的含量的渐变(例如，增加和/或减少)。进一步地，在一些实施例中，根据最终用途或目标应用，包括在鳍状物叠置体中的一个或多个层可以是包括至少两种材料层的多层结构。
在一些实施例中，在鳍状物沟槽103和105中形成的材料叠置体可以包括叠置体中的一个或多个附加的III-V材料层，以例如形成包括至少两个纳米线/纳米带的GAA晶体管配置。进一步地，在一些这样的实施例中，可以在两个或更多个III-V材料层之间形成牺牲性IV族材料层，以使用选择性蚀刻工艺随后去除牺牲性IV族材料层。例如，图1D'示出了根据实施例的可以在鳍状物沟槽103和105中形成的替代材料叠置体。可以看出，如先前所述的，叠置体包括成核层122和缓冲层124，但也包括两层III-V材料126'和两个IV族材料帽盖层128'。关于层126和128的先前相关公开分别等同地适用于层126'和128'。如基于本公开可以理解的，随后可以经由选择性蚀刻工艺去除两个IV族材料帽盖层128'以释放两个III-V材料层126'，例如，在晶体管的沟道区中形成两个纳米线，如下面将更详细描述的。根据本公开，材料叠置体的许多变型将是显而易见的，并且可以在叠置体中使用任何数量的III-V材料层126/126'(例如，1、2、3、4、5等等)以使用本文所述的技术来形成对应数量的纳米线/纳米带(例如，1、2、3、4、5等)。
图1E示出了根据实施例的在图1D的结构的STI 110材料已经凹陷之后所形成的示例性结构。在一些实施例中，可以使用任何合适的技术来执行使STI 110材料凹陷。在一些这样的实施例中，可以在使STI材料110凹陷之前执行抛光或平坦化工艺。在该示例性实施例中，STI 110材料凹陷使得IV族帽盖层128在有源鳍状物高度H5内(鳍状物位于STI 110平面上方的部分的高度)；然而，在其它实施例中，STI 110材料可以凹陷到不同的深度。例如，在一些实施例中，可以执行凹陷工艺以将STI平面110的顶部定位在III-V层126上方，使得帽盖层128的一部分夹在STI材料110之间。在一些实施例中，根据最终用途或目标应用，成核层122可以具有10-50nm(例如，15-30nm)范围内的高度H1，或任何其它合适的高度。在一些实施例中，根据最终用途或目标应用，IV族缓冲层124可以具有20-200nm(例如，50-100nm)范围内的高度H2，或任何其它合适的高度。在一些实施例中，根据最终用途或目标应用，III-V族材料层126可以具有10-100nm(例如，10-50nm)范围内的高度H3，或任何其它合适的高度。在一些实施例中，根据最终用途或目标应用，IV族帽盖层128可以具有20-200nm(例如，50-100nm)范围内的高度H4，或任何其它合适的高度。
图1F示出了根据实施例的已经在图1E的结构上形成虚设栅极叠置体之后所形成的示例性结构。在该示例性实施例中，栅极电介质132和栅极134是用于例如栅极最后工艺流程中的替换栅极工艺的虚设材料(例如，用于栅极134的虚设多晶硅)。如将参考图1G所讨论的，将去除虚设材料以允许在结构的沟道区中处理以形成一个或多个纳米线。虚设栅极叠置体的形成可以包括例如：沉积虚设栅极电介质材料132、虚设栅极电极材料134；图案化虚设栅极叠置体；沉积栅极间隔体材料136；以及执行间隔体蚀刻以形成图1F中所示的结构。该实施例中的示例性结构还包括栅极叠置体之上的硬掩模138，例如，可以包括硬掩模138以在后续处理期间保护虚设栅极叠置体。图1F'被提供以示出在工艺流程的该阶段下的图1D'的示例性替代鳍状物。
图1G示出了根据实施例的已经在图1F的结构上形成绝缘体材料层112之后所形成的示例性结构。要注意的是，在该示例性实施例中，绝缘体材料112被示出为透明的，以允许看到下面的特征。在一些实施例中，绝缘体材料112可以包括电介质材料，例如二氧化硅。在一些实施例中，在沉积绝缘体材料112之后，可以执行抛光和/或平坦化工艺以产生图1G的示例性结构。
图1H示出了根据实施例的在已经去除图1G的虚设栅极叠置体(包括虚设栅极电介质132和虚设栅极电极134)以重新暴露沟道区140之后所形成的示例性结构。在一些实施例中，去除虚设栅极叠置体可以包括首先去除硬掩模层138，并且然后使用任何合适的技术(例如蚀刻、抛光和/或清洁工艺)去除虚设栅极叠置体(在该示例性情况下为层134和132)。图1H中的A平面用于指示图1I-K'的截面视图，如下面将更详细描述的。
图1I是根据实施例的沿图1H的平面A截取的截面视图。图1I被提供以示出图1H的结构的沟道区。可以看出，在该示例性实施例中，该结构包括位于STI 110平面的顶部下方的子鳍状物部分和位于STI平面的顶部上方的部分，其具有所示的高度H5。回想一下，在该示例性实施例中，IV族材料层(层122、124和128)旨在是要蚀刻掉并去除牺牲性层以形成一个或多个纳米线，如下面将更详细描述的。还回想到成核层122和帽盖层128是可选层，并且因此在一些实施例中，不需要存在这些层中的一个或两个层。在一些实施例中，在STI 110平面的顶部下方保持替换鳍状物材料的一部分(例如将用作晶体管沟道区的部分，在该示例性实施例中是层126)可以帮助保持例如子STI平面部分清洁(例如，更好的表面质量)直到子鳍状物或子沟道材料实际被释放的界面。在该示例性实施例中，目标为用作晶体管沟道的假晶III-V材料层126受到保护，因为假晶III-V材料层126夹在IV族缓冲层124和帽盖层128之间，并且还夹在STI 110材料之间。
图1J示出了根据实施例的在图1I的STI 110凹陷以使得先前的子鳍状物状物区域的一部分被暴露之后的示例性结构。根据实施例，这使得能够执行选择性蚀刻(例如，湿法和/或干法)并形成图1K的示例性结构。在一些实施例中，选择性蚀刻可以包括以相对于针对给定的蚀刻剂去除III-V材料(例如，层126的)快至少1.5、2、3、4、5、10、100或1000倍的速率去除IV族材料(例如，层124的，以及如果存在，为层122和128的)的蚀刻工艺。要注意的是，在一些实施例中，例如，可以执行多于一个的蚀刻工艺。还要注意的是，在一些实施例中，例如，图1J的鳍状物(具有有源鳍状物高度H6)可以用在鳍式晶体管配置中。在一些这样的实施例中，可以使用任何合适的蚀刻剂和/或蚀刻条件来实现该方法的所需选择性。例如，可以使用过氧化物化学物质来选择性地蚀刻和去除IV族材料层(例如，层128、124和122)，同时最小程度地蚀刻(或根本不蚀刻)III-V材料层126。可以与过氧化物化学物质一起使用的示例性材料组合包括用于IV族材料层(例如，层128、124和122)的Si、Ge和/或SiGe以及用于III-V族材料层(例如，层126)的InGaAs、InAs和/或InAsSb。如图1K中可以看出，IV族材料(例如，层128、124和122)已经被选择性地去除，留下III-V材料层126，III-V材料层126可以通过例如层126的任一侧上的间隔体136固定就位。
如图1K中还可以看出，由于去除了IV族材料层(例如，在该示例性实施例中，由于去除了层122和124)，在STI 110和衬底100中形成了沟槽状特征153和155。在该示例性实施例中，沟槽状特征153和155形成在III-V材料层126(其目标为用作晶体管沟道)下方和衬底100中，使得沟槽状特征153和155的底部107和109在STI材料110下方和衬底100的顶部/上表面(例如，衬底100和STI材料110的界面处的表面)下方延伸，如图1K中可以看出。回想一下，沟槽状特征153和155的底部107和109可以具有各种不同的形状(例如，如图1C'和1C”中所示)，这取决于例如用于形成鳍状物沟槽103和105的蚀刻工艺。另外，在一些实施例中，用于从图1J的结构去除IV族材料层的蚀刻工艺还可以去除衬底100材料的一部分，因为衬底100还可以包括例如IV族材料(或可以通过蚀刻工艺期间使用的蚀刻剂被去除的其它材料)。因此，在一些这样的实施例中，蚀刻可以去除沟槽状特征153和155的底部107和109处的一些衬底材料100，并且这样的沟槽状特征可以因此呈现与针对鳍状物沟槽103和105而形成的形状不同的形状。要注意的是，在一些实施例中，去除IV族材料的蚀刻工艺可能不会完全去除沟槽状特征153和155中的IV族材料，使得剩余的IV族材料可以保留在沟槽状特征153和155中，例如在沟槽状特征的底部107和109处。换句话说，在一些实施例中，选择性蚀刻工艺可以大体上去除IV族材料，使得牺牲性材料的一部分可以保留在沟槽状特征153、155中。在一些这样的实施例中，大体上去除可以包括：根据所执行的选择性蚀刻工艺，至多保留厚度为50、40、30、20、10、5、2或1nm(或一些其它合适的最大厚度)的牺牲性IV族材料。
如基于本公开可以理解的，图1K示出了栅极环绕式(GAA)晶体管配置，其中形成单个纳米线/纳米带126。图1J'和IK'被提供以示出包括两个纳米线/纳米带的实施例，其可以使用例如图1D'和IE'中所示并且本文描述的替代替换材料鳍状物叠置体形成。在这样的示例性实施例中，当蚀刻和去除IV族材料层以形成图1K'的结构(来自图1J的结构)时，该工艺还可以去除附加的帽盖层128'，从而留下由材料126'的任一侧上的间隔体136悬置就位的纳米线/纳米带126'。在一些实施例中，可以使用本文描述的技术针对GAA晶体管的沟道区形成任何数量的纳米线/纳米带(例如，1、2、3、4、5、6等)。在一些实施例中，在最终结构中，界面层可以保留在所形成的两个或更多个纳米线之间，例如图1J'中的层126'之间的层128'，并且这样的界面层可以包括例如绝缘材料或任何其它合适的材料，这取决于最终用途或目标应用。在一些这样的实施例中，栅极叠置体材料可以大体上环绕两个或更多个纳米线，而不是单独地环绕每个纳米线。
图1L示出了根据实施例的已经在图IK的结构上执行栅极处理之后的示例性结构。如图1K中所示，在制造并显露纳米线126之后，可以遵循栅极堆叠处理，例如替换金属栅极(RMG)工艺流程。在该示例性实施例中，栅极叠置体处理包括围绕每个纳米线126沉积薄的(例如，厚度为1-20nm的)栅极电介质层172。如在该示例性实施例中可以看到的，栅极电介质材料172被共形地沉积，使得在其生长的所有表面上具有大体上相似的厚度，并遵循栅极电介质材料172生长于其上的表面的形貌。进一步地，如在图1L的示例性结构中可以看到的，薄栅极电介质材料172还在图1K的结构的基底部分上共形地生长，例如在STI材料110以及衬底100中的沟槽状特征153、155(其曾经是图ID-IE中形成的鳍状物的子鳍状物部分)的底部107、109上和之上。在一些实施例中，根据最终用途或目标应用，栅极电介质材料172可以包括二氧化硅和/或高k电介质材料。高k栅极电介质材料的示例包括例如：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，例如，当使用高k材料时，可以在栅极电介质层172上执行退火工艺以改进其质量。在一些实施例中，栅极电介质层172可以包括两个或更多个材料层的多层结构。在一些实施例中，栅极电介质层172可以包括在栅极电介质层172的至少一部分中使一种或多种材料的含量渐变(例如，增加和/或减少)。
继续图1L的结构，在该示例性实施例中，栅极处理包括在薄栅极电介质层172上沉积栅极电极材料174(例如，厚度为10-100nm)。如在该示例性实施例中可以看到的，共形地沉积栅极电极材料174，使得其在栅极电介质材料172之上具有大体上相似的厚度，并且遵循栅极电极材料生长于其上的栅极电极材料172的形貌。进一步地，如在图1L的示例性结构中可以看到的，栅极电极材料174还在图1K的结构的基底部分上的薄栅电介质层172之上共形地生长，例如在STI材料110之上和在沟槽状153、155中。此外，在该示例性实施例中，所包括的栅极处理将栅极接触材料176沉积在栅极电极材料层174上。如图1L的示例性结构中可以看出，在该实施例中，栅极接触材料176填充沟槽状特征153、155；然而，在一些实施例中，栅极接触材料176不需要完全填充沟槽状特征153、155中的一个或多个，如将参考图2更详细地描述的。在一些实施例中，栅极电极174和栅极接触部176的材料可以包括任何合适的材料，例如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金(例举一些合适的材料，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铌(Nb)、氮化钛(TiN)和/或氮化钽(TaN))。例如，在一些实施例中，栅极电极材料174可以是TiN和/或TaN，并且栅极接触材料176可以是W、Ta或Nb。要注意的是，在一些实施例中，栅极电极174或栅极接触部176中的一个不需要存在于栅极叠置体中，使得仅存在一个其它栅极材料层并且与栅极电介质层172接触。进一步要注意的是，在一些实施例中，栅极叠置体可以包括附加材料层，例如层172和174之间和/或层174和176之间的一个或多个材料层。在一些这样的实施例中，可以包括功函数材料层，以例如增加层172、174和/或176之间的界面质量，和/或改进层172、174和/或176之间的电特性。图1L'被提供以示出来自图IK'的两个纳米线126'上的栅极电介质172和栅极电极材料174。
图2是扫描透射电子显微镜(STEM)图像，其示出了根据本公开的实施例的图1L的示例性结构的一部分并且包括一些变型。图2的图像包括与图1L的结构的大约一半中的那些相同的特征，其中两者都包括衬底100、STI材料110、纳米线126、栅极电介质172、栅极电极材料174和栅极接触材料176。然而，图2的图像还包括纳米线126下方的空隙180，空隙180位于图1K的沟槽状特征153曾处于的位置的中。换句话说，在图2中所示的示例性实施例中，当沉积栅极接触材料176时，该材料仅部分地填充图1K的子鳍状物状沟槽状特征区域153，留下没有材料的空隙180。这可以与图1L的示例性实施例形成对比，其中图1K的整个子鳍状物、沟槽状特征区域153、155完全填充有栅极接触材料176。图2的图像还示出了其它变型。例如，如在图1L中可以看到的，为了便于描绘，主要使用直线、对准的特征等来示出示例性结构的特征。然而，在一些实例中，结构的形貌、对准和其它几何形状的变化可以基于期望的处理和/或作为现实世界制造工艺的结果而变化。例如，如图2中所示，在一些区域中(例如在STI材料110与栅极叠置体材料172、174和176接触的角落处)，形貌更圆且弯曲。进一步地，如图2的示例性图像中所示，纳米线126具有波状和不均匀的外表面。还进一步地，形成在衬底100中的沟槽状特征153、155可以不是对称的或甚至大体上对称的，如图1L中所示。例如，如图2中可以看出，特征在一侧比另一侧更高的位置处开始(在该示例性实施例中左侧更高)。鉴于本公开，许多结构变型和配置将是显而易见的。
继续图1L和图2，尽管纳米线126的截面几何形状通常被描绘为矩形，但在一些实施例中，纳米线可以具有不同的截面几何形状。例如，在一些实施例中，使用本文描述的技术所形成的纳米线可以具有尤其类似于圆形、半圆形、椭圆形、半椭圆形、卵形、半卵形、正方形、平行四边形、菱形、梯形、菱形、三角形、五边形、六边形等的截面几何形状，而无论取向如何。还进一步地，如前所述，沟槽状特征的底部可以具有变化的不同几何形状，例如图1C'和1C”所示的那些几何形状。在一些实施例中，栅极叠置体材料可以至少大体上围绕每个纳米线(例如，围绕每个单纳米线126或每个双纳米线126')，其中栅极电介质材料172位于栅极电极材料174和纳米线/纳米带材料(例如，层126/126'的III-V材料)之间。在一些这样的实施例中，至少大体上围绕可以包括围绕每个纳米线/纳米带的外表面的至少60％、70％、80％、90％或95％，或一些其它合适的最小量，这取决于最终用途或目标应用。换句话说，在一些实施例中，栅极叠置体材料不需要完全围绕每个晶体管纳米线。
如图1L和2的实施例中所示，栅极叠置体材料位于图1K的沟槽状特征153和155的底部中。更具体地，该栅极叠置体材料包括栅极电介质材料172、栅极电极材料174和栅极接触材料176中的所有。换句话说，在一些实施例中，至少一个栅极或栅极叠置体材料(例如，栅极电介质材料、栅极材料、栅极接触材料和/或栅极叠置体中的其它材料层)可以位于衬底100的顶部或上表面101下方(图1L中所示的)。衬底的这种顶部或上表面也是与STI材料110的界面处的表面。因此，栅极叠置体材料在栅极叠置体形成工艺期间向下延伸并到衬底100中。在一些实施例中，栅极叠置体材料可以延伸到衬底100中的沟槽状特征153、155中，例如在衬底100的顶部或上表面101下方至少10、20、50、100、150或200nm，或者一些其它合适的最小量。此外，至少一个栅极叠置体材料可以位于衬底100上并且在沟槽状特征153、155的底部107、109处与衬底100物理接触。在该示例性实施例中，栅极电介质材料172位于衬底100上并与衬底100物理接触。回想一下，在一些实施例中，用于形成图1K的所得示例性结构的蚀刻可能不会完全去除子鳍状物牺牲性材料(例如，来自层122的材料)，使得材料不会完全从沟槽状特征153、155的底部107、109去除。在一些这样的实施例中，栅极电介质层172可以形成在剩余的IV族材料上，并且可以不与衬底100直接物理接触。然而，在一些这样的实施例中，栅极电介质层可以仍然可以位于形成在衬底100中的沟槽状特征153、155中。
图3示出了根据一些实施例的包括包含III-V族材料纳米线的栅极环绕式晶体管配置的集成电路。如在图3的示例性结构中可以看到的，在该示例性实施例中，已经参考图1I-L描述了处理图1H的沟道区140。另外，在该示例性情况下，已经在栅极叠置体上形成硬掩模178，以在其它处理期间保护栅极叠置体，例如在形成源极区/漏极区160/161和162/163的源极/漏极处理期间。如图3中所示，源极区/漏极区160/161与包括一个纳米线/纳米带(例如，如图1K中所示)的GAA沟道区126相邻，并且源极区/漏极区162/163与包括两个纳米线/纳米带(例如，如图1K'中所示)的GAA沟道区126'相邻，以示出了两个示例性情况。可以执行任何数量的附加工艺以完成一个或多个晶体管器件的形成，例如形成源极/漏极接触部并执行后端线互连。在一些实施例中，源极/漏极处理可以包括利用适当掺杂(或在某些情况下未掺杂)的外延材料来图案化和填充源极区/漏极区。在一些实施例中，可以在执行蚀刻下切割(EUC)工艺之后生长源极/漏极外延区域。在一些这样的实施例中，源极区/漏极区可以在间隔体136下方和/或栅极叠置体下方延伸，并且这种延伸部分可以被称为例如源极/漏极尖端或延伸部。在一些实施例中，源极区/漏极区可以完全形成在衬底中，可以包括衬底的部分(例如，包括掺杂或以其它方式改变)，可以形成在衬底之上，或者其任何组合或具有任何其它合适的配置。在一些实施例中，根据最终用途或目标应用，源极区/漏极区160/161和162/163可以包括任何合适的材料和可选地包括任何合适的掺杂剂。例如，在一些实施例中，举几个示例性材料，源极区/漏极区可以包括一种或多种III-V材料，例如InAs、InGaAs、InSb、InAsSb或InGaSb。进一步地，在一些这样的实施例中，源极区/漏极区材料可以包括n型掺杂剂和/或p型掺杂剂，这取决于最终用途或目标应用。例如，在n-MOS器件的情况下，源极区/漏极区可以都是n型掺杂的。在隧道FET(TFET)器件的另一示例性情况中，源极区和漏极区可以是相反类型的掺杂(例如，一个n型掺杂，另一个是p型掺杂)。还进一步地，在一些实施例中，源极区/漏极区可以包括使至少一个区域中的一种或多种材料的含量渐变(例如，增加和/或减少)。还进一步地，在一些实施例中，源极区/漏极区中包括的一个或多个层可以是包括至少两个材料层的多层结构，这取决于最终用途或目标应用。一旦形成源极区/漏极区，就可以在结构之上提供对绝缘材料的沉积并将其平坦化。标准或定制的源极/漏极接触形成工艺流程可以从那里开始。在一个示例性情况下，在绝缘体材料中形成接触沟槽并且在源极区/漏极区160/161和162/163之上形成接触沟槽之后，在其中提供接触结构，在一些示例性实施例中，接触结构可以包括电阻减小的金属和接触插头金属，或只是一个接触插头。示例性接触电阻减小的金属包括银、镍、铝、钛、金、金-锗、镍-铂或镍-铝和/或其它这样的电阻减小的金属或合金。使用常规沉积工艺，接触插头金属可以包括例如铝、银、镍、铂、钛或钨或其合金，虽然可以使用任何合适的导电接触金属或合金。如果需要，其它实施例可以进一步包括附加层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钽)。
在图3的示例性结构中，在一些实施例中，左晶体管(包括一个纳米线沟道区126)可以是p-MOS器件，并且源极区/漏极区160/161都可以用p型掺杂剂来掺杂。在另一示例性实施例中，右晶体管(包括两个纳米线沟道区126')可以是n-MOS器件，并且源极区/漏极区162/163都可以用n型掺杂剂来掺杂。进一步地，在晶体管中的一个是p-MOS器件而另一个是n-MOS器件的实施例中，它们都可以包括在例如CMOS器件中。要注意的是，在这种CMOS器件中，例如，晶体管可以位于比图3中所示的更远的位置和/或在两个晶体管之间包括附加的隔离材料。要进一步注意的是，例如，这种CMOS器件配置中的晶体管可以不共用相同的栅极叠置体。在一些实施例中，所述技术可以用于形成n-MOS器件，并且这样的n-MOS器件可以与p-MOS器件(例如，Si、SiGe或Ge p-MOS器件)组合以形成例如CMOS器件。在一些实施例中，根据最终用途或目标应用，可以使用任何合适的源极/漏极材料和可选的掺杂方案。例如，在TFET配置中，源极区/漏极区可以是相反类型的掺杂(例如，源极是p型掺杂的，漏极是n型掺杂的，反之亦然)，其中沟道区是最低限度地掺杂或未掺杂的(或者本征/i型)。为了便于说明，在图3的示例性结构中提供了包括不同沟道几何形状的两种不同配置。在一些实施例中，单个集成电路可以包括具有完全相同配置(并且可选地具有变化的n或p型结构)或两个或更多个不同配置(并且可选地具有变化的n或p型结构)的晶体管。
如基于本公开可以理解的，在一些实施例中，使用本文描述的技术所形成的晶体管(或其它集成电路层、结构、特征或器件)可以形成在衬底100上方和上中的至少一种，因为晶体管的各个部分(或其它集成电路层、结构、特征或器件)可以形成在衬底(例如，源极区/漏极区160/161和162/163)上，因此可以在衬底(例如，纳米线126和126')上形成各种部分，并且各种部分可以被认为是在衬底上和衬底上方。要注意的是，如本文所使用的在衬底100上形成层/结构/特征/器件包括在衬底100中形成该层/结构/特征/器件(例如，其中该特征至少部分地夹在衬底100材料之间)因为层/结构/特征/器件也在衬底上。例如，在图3的结构中，源极区/漏极区160/161和162/163被示出为至少部分地在衬底100中(例如，其中底部刻面部分延伸到衬底100材料中)，但是源极区/漏极区160/161和162/163也在衬底100上(例如，因为区域的底表面在衬底100材料上)。
图4示出了根据一些实施例的图3的结构20，其包括在与包括图1E的替换材料鳍状物叠置体的结构相同的管芯上。图4被提供以示出了可以基于保留在相同管芯上的虚设或未使用的结构来检测使用本文描述的技术所形成的GAA晶体管，因为在一些实施例中用于形成GAA晶体管的IV族材料(例如，层124，和可选地，层122和128)是牺牲性的，并且因此它们可以不存在于最终的晶体管结构中，如基于本公开可以理解的。因此，可以基于在制造工艺的各个阶段之后剩余的结构来实现对本文描述的技术和结构的检测。例如，图3的结构(被指示为20并且包括使用本文描述的技术所形成的GAA晶体管)可以与一个或多个虚设或未使用的结构共用相同的衬底100(或更一般地，相同的基底管芯或芯片)，例如，在示例性集成电路结构30中所示的那些。如示例性结构30中所示的，左鳍状物可以已经被处理到图1E中所示的结构的阶段，使得最终产品的衬底100(或基底管芯或芯片)包括使用所述技术形成的GAA晶体管，并且还包括至少一个虚设或未使用的鳍状物结构，其包括如本文所述的III-V材料层(例如，层126)和一个或多个IV族材料层(例如，缓冲层124，和可选地，成核层122和/或帽盖层128)。此外，在一些实施例中，本文所述技术的各种其它结构残余物可以存在于同一衬底100(或基底管芯或芯片)上。例如，结构30的右侧被提供以示出包括如前所述的未使用的鳍状物结构的工艺的残余物可以位于栅极或虚设栅极结构下方(例如，包括层132、134、136和138，如前所述)，如图所示的。在这样的示例性情况下，栅极/虚设栅极结构的任一侧上的鳍状物部分还可以包括在结构30的左侧上示出的材料叠置体，或者它们可以已经被去除和替换，例如用替换鳍状物164和165示出(例如，其可以在源极/漏极处理期间发生，无论是否需要)。鉴于本公开，许多变型和配置将是显而易见的。
示例性系统
图5示出了根据一些实施例的利用使用本文公开的技术所形成的集成电路结构或器件实施的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006，这些组件中的每个可以物理和电气地耦合到母板1002，或以其它方式集成在其中。如将理解的是，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
根据其应用，计算系统1000可以包括可以或可以不物理地和电气地耦合到母板1002的一个或多个其它组件。这些其它组件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。包括在计算系统1000中的任何组件可以包括根据示例性实施例的使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，要注意的是，通信芯片1006可以是处理器1004的一部分或以其它方式集成到处理器1004中)。
通信芯片1006实现了无线通信，以用于向计算系统1000传输数据和从计算系统1000传输数据。术语“无线”及其衍生物可以用于描述可以通过使用调制的电磁辐射来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片1006可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及更高版本的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路用使用所公开技术形成的一个或多个集成电路结构或器件实现，如本文中不同地描述的。术语“处理器”可以指代例如处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用这里描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开将理解的，注意多标准无线能力可以直接集成到处理器1004中(例如，其中任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算设备1000可以是笔记本电脑、上网本、笔记本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器或处理数据或采用使用所公开的技术形成的一个或多个集成电路结构或者器件的任何其它电子设备，如本文中不同地描述的。
另外的示例性实施例
以下示例涉及另外的实施例，由此许多排列和配置将显而易见。
示例1是一种集成电路，包括：衬底；以及晶体管，其包括：形成在所述衬底上方并包括一个或多个纳米线的沟道，每个纳米线包括III-V族半导体材料；以及大体上围绕每个纳米线的栅极叠置体，所述栅极叠置体包括栅极电介质材料和栅极电极材料；沟槽状特征，其位于一个或多个纳米线下方并延伸到所述衬底的部分中，其中栅极电介质材料和栅极电极材料处于包括延伸到衬底中的部分的所述沟槽状特征中。
示例2包括示例1的主题，其中，晶体管沟道包括至少两个纳米线。
示例3包括示例1-2中的任一项的主题，其中，沟槽状特征包括包含{111}刻面的底部。
示例4包括示例1-3中的任一项的主题，其中，所述栅极大体上围绕所述至少一个纳米线包括：所述栅极围绕所述至少一个纳米线的外表面的至少90％。
示例5包括示例1-4中的任一项的主题，其中，栅极电介质材料位于栅极电极材料和每个纳米线之间。
示例6包括示例1-5中的任一项的主题，其中，所述III-V族材料包括砷化铟镓、砷化镓、氮化镓、氮化铟镓、砷化铟、锑化铟砷和锑化铟中的至少一种。
示例7包括示例1-6中的任一项的主题，还包括形成在所述衬底上和上方中的至少一种的鳍状物，所述鳍状物包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中所述第二层位于所述第一层下方。
示例8包括示例7的主题，其中，所述鳍状物还包括帽盖层，所述帽盖层包括IV族半导体材料并位于所述鳍状物的第一层上方。
示例9包括示例8的主题，其中，第一层和帽盖层包括相同的IV族材料。
示例10包括示例7-9中的任一项的主题，其中，IV族材料包括硅、锗和硅锗中的一种。
示例11包括示例1-10中的任一项的主题，还包括与晶体管沟道相邻的源极区和漏极区。
示例12包括示例1-11中的任一项的主题，其中，晶体管包括栅极环绕式配置。
示例13包括示例1-12中的任一项的主题，其中，晶体管是n型晶体管。
示例14包括示例1-13中的任一项的主题，其中，晶体管是金属氧化物半导体场效应晶体管(MOSFET)和隧道场效应晶体管(TFET)的其中之一。
示例15包括示例1-14中的任一项的主题，还包括包含晶体管的互补金属氧化物半导体(CMOS)器件。
示例16包括示例1-14中的任一项的主题，还包括包含晶体管的互补隧道场效应晶体管(CTFET)器件。
示例17是包括示例1-16中的任一项的主题的计算系统。
示例18是一种集成电路，包括：衬底；晶体管，形成在所述衬底上方和上中的至少一种的晶体管，该晶体管包括：沟道，其包括一个或多个纳米线并包括III-V族半导体材料；与所述沟道相邻的源极区和漏极区；以及栅极叠置体，其大体上围绕每个纳米线，所述栅极叠置体包括栅极电介质材料和栅极电极材料；以及鳍状物，其形成在衬底上方和上中的至少一种，鳍状物包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中，所述第二层位于所述第一层下方。
示例19包括示例18的主题，其中，包括在至少一个纳米线中的III-V族材料与包括在鳍状物的第一层中的III-V族材料相同。
示例20包括示例18-19中的任一项的主题，其中，IV族材料层包括与衬底不同的材料。
示例21包括示例18-20中的任一项的主题，其中，鳍状物还包括帽盖层，该帽盖层包括IV族半导体材料并位于鳍状物的第一层上方。
示例22包括示例18-21中的任一项的主题，还包括位于一个或多个纳米线下方并延伸到衬底的部分中的沟槽状特征，其中，栅极叠置体材料处于包括延伸到衬底中的部分的沟槽状特征中。
示例23包括示例22的主题，其中，沟槽状特征包括包含{111}刻面的底部。
示例24包括示例18-23中的任一项的主题，其中，晶体管沟道包括至少两个纳米线。
示例25包括示例18-24中的任一项的主题，其中，所述栅极大体上围绕所述至少一个纳米线包括：所述栅极围绕所述至少一个纳米线的外表面的至少80％。
示例26包括示例18-25中的任一项的主题，其中，栅极电介质材料位于栅极电极材料和每个纳米线之间。
示例27包括示例18-26中的任一项的主题，其中，III-V族材料包括砷化铟镓、砷化镓、氮化镓、氮化铟镓、砷化铟、锑化铟砷和锑化铟中的至少一种。
示例28包括示例18-27中的任一项的主题，其中，IV族材料包括硅、锗和硅锗中的一种。
示例29包括示例18-28中的任一项的主题，其中，晶体管包括栅极环绕式配置。
示例30包括示例18-29中的任一项的主题，其中，晶体管是n型晶体管。
示例31包括示例18-30中的任一项的主题，其中，晶体管是金属氧化物半导体场效应晶体管(MOSFET)和隧道场效应晶体管(TFET)的其中之一。
示例32包括示例18-31中的任一项的主题，还包括包含晶体管的互补金属氧化物半导体(CMOS)器件。
示例33包括示例18-31中的任一项的主题，还包括包含晶体管的互补隧道场效应晶体管(CTFET)器件。
示例34是包括示例18-33中的任一项的主题的计算系统。
示例35是一种形成集成电路的方法，该方法包括：在衬底上形成鳍状物；在所述鳍状物的任一侧上形成浅沟槽隔离(STI)材料；去除所述鳍状物的至少一部分以形成鳍状物沟槽；在所述鳍状物沟槽中形成替换鳍状物叠置体，所述替换鳍状物叠置体包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中，所述第二层位于所述第一层下方；使所述STI材料凹陷；以及相对于所述III-V族材料选择性地蚀刻所述IV族材料以大体上去除所述第二层。
示例36包括示例35的主题，其中，鳍状物源于衬底。
示例37包括示例35-36中的任一项的主题，还包括在替换鳍状物叠置体中形成第三层，第三层包括IV族半导体材料并位于第一层上方。
示例38包括示例37的主题，还包括在选择性蚀刻处理期间去除第三层。
示例39包括示例35-38中的任一项的主题，其中相对于III-V族材料选择性地蚀刻IV族材料包括：使用蚀刻剂，该蚀刻剂以比去除III-V材料快至少5倍的速率去除IV族材料。
示例40包括示例35-39中的任一项的主题，还包括形成大体上围绕第一层的栅极叠置体，该栅极叠置体包括栅极电介质材料和栅极电极材料。
示例41包括示例40的主题，其中，大体上围绕第一层形成栅极包括：围绕第一层的外表面的至少90％形成栅极。
示例42包括示例35-41中的任一项的主题，还包括形成包括栅极环绕式配置的晶体管。
已经出于说明和描述的目的呈现了示例性实施例的前述描述。其并非旨在穷举或将本公开限制于所公开的精确形式。鉴于本公开，许多修改和变型都是可能的。本公开的范围旨在不受该具体实施方式的限制，而是受所附权利要求的限制。未来提交的要求本申请优先权的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文中以各种方式公开或以其它方式展示的任何组的一个或多个限制。

Claims (25)

1.一种集成电路，包括：
衬底；以及
晶体管，其包括：
形成在所述衬底上方并包括一个或多个纳米线的沟道，每个纳米线包括III-V族半导体材料；以及
大体上围绕每个纳米线的栅极叠置体，所述栅极叠置体包括栅极电介质材料和栅极电极材料；
沟槽状特征，其位于所述一个或多个纳米线下方并延伸到所述衬底的部分中，其中，栅极电介质材料和栅极电极材料处于包括延伸到所述衬底中的所述部分的所述沟槽状特征中。
2.根据权利要求1所述的集成电路，其中，所述晶体管沟道包括至少两个纳米线。
3.根据权利要求1所述的集成电路，其中，所述沟槽状特征包括包含{111}刻面的底部部分。
4.根据权利要求1所述的集成电路，其中，所述栅极叠置体大体上围绕所述至少一个纳米线包括：所述栅极叠置体材料围绕所述每个纳米线的外表面的至少90％。
5.根据权利要求1所述的集成电路，其中，栅极电介质材料位于栅极电极材料和每个纳米线之间。
6.根据权利要求1所述的集成电路，其中，所述III-V族材料包括砷化铟镓、砷化镓、氮化镓、氮化铟镓、砷化铟、锑化铟砷和锑化铟中的至少一种。
7.根据权利要求1所述的集成电路，还包括形成在所述衬底上方和所述衬底上中的至少一种的鳍状物，所述鳍状物包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中，所述第二层位于所述第一层下方。
8.根据权利要求7所述的集成电路，其中，所述鳍状物还包括帽盖层，所述帽盖层包括IV族半导体材料并位于所述鳍状物的所述第一层上方。
9.根据权利要求8所述的集成电路，其中，所述第二层和所述帽盖层包括相同的IV族材料。
10.根据权利要求7所述的集成电路，其中，所述IV族材料包括硅、锗和硅锗中的一种。
11.根据权利要求1所述的集成电路，还包括与晶体管沟道相邻的源极区和漏极区。
12.根据权利要求1所述的集成电路，其中，所述晶体管包括栅极环绕式配置。
13.根据权利要求1所述的集成电路，其中，所述晶体管是n型晶体管。
14.根据权利要求1所述的集成电路，其中，所述晶体管是金属氧化物半导体场效应晶体管(MOSFET)和隧道场效应晶体管(TFET)的其中之一。
15.根据权利要求1所述的集成电路，还包括互补金属氧化物半导体(CMOS)器件，所述互补金属氧化物半导体(CMOS)器件包括所述晶体管。
16.根据权利要求1所述的集成电路，还包括互补隧道场效应晶体管(CTFET)器件，所述互补隧道场效应晶体管(CTFET)器件包括所述晶体管。
17.一种计算系统，包括根据权利要求1-16中的任一项所述的集成电路。
18.一种集成电路，包括：
衬底；
晶体管，其形成在所述衬底上方和所述衬底上中的至少一种，所述晶体管包括：
沟道，其包括一个或多个纳米线并包括III-V族半导体材料；
与所述沟道相邻的源极区和漏极区；以及
栅极叠置体，其大体上围绕每个纳米线，所述栅极叠置体包括栅极电介质材料和栅极电极材料；以及
鳍状物，其形成在所述衬底上方和所述衬底上中的至少一种，所述鳍状物包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中，所述第二层位于所述第一层下方。
19.根据权利要求18所述的集成电路，其中，包括在每个纳米线中的III-V族材料与包括在所述鳍状物的所述第一层中的III-V族材料相同。
20.根据权利要求18所述的集成电路，其中，IV族材料层包括与所述衬底不同的材料。
21.根据权利要求18-20中的任一项所述的集成电路，还包括沟槽状特征，所述沟槽状特征位于所述一个或多个纳米线下方并延伸到所述衬底的部分中，其中，栅极叠置体材料处于包括延伸到所述衬底中的所述部分的所述沟槽状特征中。
22.根据权利要求21所述的集成电路，其中，所述沟槽状特征包括包含{111}刻面的底部部分。
23.一种形成集成电路的方法，所述方法包括：
在衬底上形成鳍状物；
在所述鳍状物的两侧上形成浅沟槽隔离(STI)材料；
去除所述鳍状物的至少一部分以形成鳍状物沟槽；
在所述鳍状物沟槽中形成替换鳍状物叠置体，所述替换鳍状物叠置体包括包含III-V族半导体材料的第一层和包含IV族半导体材料的第二层，其中，所述第二层位于所述第一层下方；
使所述STI材料凹陷；以及
相对于所述III-V族材料选择性地蚀刻所述IV族材料以大体上去除所述第二层。
24.根据权利要求23所述的方法，还包括在所述替换鳍状物叠置体中形成第三层，所述第三层包括IV族半导体材料并位于所述第一层上方。
25.根据权利要求23-24中的任一项所述的方法，其中，相对于所述III-V族材料选择性地蚀刻所述IV族材料包括：使用蚀刻剂，所述蚀刻剂以比去除所述III-V材料快至少5倍的速率去除所述IV族材料。
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