CN108536635A - 一种基于soc fpga的sol底层逻辑构架系统 - Google Patents

Abstract

本发明提供一种基于SOC FPGA的SOL底层逻辑构架系统，所述的SOL底层逻辑构架系统基于Altera的Cyclone V系列的SOC FPGA，所述底层逻辑构架系统包括FPGA单元和HPS单元，所述FPGA单元和HPS单元中用于提供所需的LPC IP服务、串口IP服务和以太网IP服务，通过网络对BMC或服务器系统进行远程操作。本发明在自主设计SOL功能底层逻辑构架中，使用了成熟的以太网IP和串口IP，大大缩短了开发的时间和成本，并且能够达到SOL功能的底层逻辑要求。

Description

一种基于SOC FPGA的SOL底层逻辑构架系统

技术领域

本发明涉及服务器技术领域，具体的说是一种基于SOC FPGA的SOL底层逻辑构架系统。

背景技术

SOL(Serial Over LAN，基于网络的串口)是一种基于IPMI(IntelligentPlatform Management Interface，智能平台管理接口)命令的板上串口控制器传输的重定向功能的实现方式。SOL定义了通过LAN据包进行传输的串行数据的数据包格式和协议，通过网络，可以在任何地方对BMC或者服务器系统进行远程操作。大部分的服务器管理都可以通过命令串口命令进行实现，而传统的串口通信距离受到很大的限制，因此SOL可以解决出口通信距离的限制，使得管理者可以通过网络在任何地方都可以对服务器进行管理。

传统的SOL的硬件逻辑实现需要带有LPC接口的BMC(Baseboard ManagementController，基板管理控制器)芯片，该芯片中还应该具有标准串口控制器，另外还需要一个以太网控制器。服务器操作系统的数据信息通过LPC接口传给BMC中的串口控制器，然后经过网络控制器发送出去。

现有技术中，目前能够实现上述功能的有台湾的科技公司ASPEED公司的服务器管理芯片和华为科技有限公司的iBMC芯片，这些都具有自主产权，并且是以ASIC芯片的形式存在。在自主设计的过程中，对以太网协议进行设计的难度非常大，而且消耗的物力人力较大，开发时间较长，并且ASIC芯片开发周期较长，开发成本较高，并且升级换代速度较慢。

发明内容

为了解决上述问题，本发明提供了一种基于SOC FPGA的SOL底层逻辑构架系统，使用Altera Cyclone V系列芯片中成熟的以太网IP、UART IP，结合自主开发的LPC IP功能，实现SOL功能的底层逻辑构架的设计和实现。

本发明的技术任务是按以下方式实现的，一种基于SOC FPGA的SOL底层逻辑构架系统，所述底层逻辑构架系统包括FPGA单元和HPS单元，用于通过网络对BMC或服务器系统进行远程操作,所述FPGA单元用于提供服务器所需的LPC IP服务和串口IP服务，所述HPS单元用于提供服务器所需的以太网IP服务。

进一步的，所述FPGA单元包括LPC MODULE和UART IP,所述LPC MODULE用以执行LPC标准协议，所述UART IP用以接收LPC MODULE的数据。

进一步的，所述LPC MODULE中包含LPC TX模块、LPC RX模块和LPC REG模块，所述LPC TX模块负责LPC数据的发送，所述LPC RX模块负责LPC数据的接收，所述LPC REG模块负责LPC数据的控制。

进一步的，所述LPC MODULE中还包括LPC to Avalon模块，所述LPC to Avalon模块用于将SOL数据转换成符合Avalon协议的数据格式与UART IP进行数据通信。

进一步的，所述LPC MODULE通过LPC interface与服务器的操作系统连接，所述LPC MODULE通过LPC interface接收服务器操作系统发送的数据，用于执行LPC协议。

进一步的，所述UART IP使用Altera提供的16550串口IP，所述16550串口IP通过128字节深度发送和接收FIFO，用以接收LPC模块的数据，并且进行缓存，发送给HPS单元的串口。

进一步的，所述HPS单元包括ARM、UART和EMAC，所述ARM、UART和EMAC通过AvalonBus进行数据交互，所述ARM通过HPS2FPGA AXI BUSY与FPGA单元中的LPC MODULE相连接，用于LPC TX模块、LPC RX模块和LPC REG模块进行控制。

进一步的，HPS单元的UART IP通过UART TX接口和UART RX接口与FPGA单元UARTIP相连接，并进行数据交互。

进一步的，所述底层逻辑构架系统还包括PHY芯片，所述的PHY芯片与EMAC连接，用于进行以太网服务。

本发明的有益效果是：

1、本发明在自主设计SOL功能底层逻辑构架中，使用了成熟的以太网IP和串口IP，大大缩短了开发的时间和成本，并且能够达到SOL功能的底层逻辑要求。

2、本发明所提供的基于SOC FPGA的SOL底层逻辑构架系统，开发周期较短，开发成本较低，并且升级换代速度较快，有效解决了在自主设计的过程中以太网协议设计的难度大而且大量消耗物力人力的状况。

附图说明

图1是本发明系统结构图；

图2是本发明LPC MODULE结构图。

具体实施方式

以下结合附图详细说明本发明的具体实施方式，下文的公开提供了具体实施方式用来实现本发明的装置及方法，使本领域的技术人员更清楚地理解如何实现本发明。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。应当理解，尽管本发明描述了其优选的具体实施方案，然而这些只是对实施方案的阐述，而不是限制本发明的范围。

本发明主要解决BMC在国产化过程中SOL功能底层逻辑的实现问题。本发明的方法考虑到自主开发逻辑实现SOL功能的工作量巨大，在仔细研究SOL功能和实现构架的基础上，根据其特点，提出了一种使用Altera Cyclone V系列芯片中成熟的以太网IP、UART IP，结合自主开发的LPC(Low Pin Count，一种引脚简化的通信接口)IP功能，实现SOL功能的底层逻辑构架的设计和实现。

本发明给出了一种实现SOL功能的底层逻辑实现构架，其中包括LPC IP、串口IP和以太网IP。其中LPC IP是根据LPC协议自主开发完成的IP核，串口IP使用Altera提供的UARTIP，以太网IP使用Altera提供的HPS侧的嵌入式IP核。

如图1所示，本发明提供一种基于SOC FPGA的SOL底层逻辑构架系统，所述的SOL底层逻辑构架系统基于Altera的Cyclone V系列的SOC FPGA，所述底层逻辑构架系统包括FPGA单元和HPS单元，所述FPGA单元和HPS单元中用于提供所需的LPC IP服务、串口IP服务和以太网IP服务，通过网络对BMC或服务器系统进行远程操作。

Altera的Cyclone V系列的SoC FPGA具有FPGA单元和HPS单元，其中FPGA单元侧为可编程部分，HPS单元侧则集成了ARM以及各种服务器设备控制器，其中包括UART IP和EMACIP。本发明中有LPC interface与服务器的操作系统连接。服务器操作系统发送的数据通过LPC interface进入到LPC MODULE，该部分实现LPC协议功能，同时LPC与HPS侧有HPS2FPGAAXI BUS相接，实现ARM对LPC模块的控制。

根据IPMI协议，该模块将需要通过SOL功能传输的数据命令转换成符合Avalon协议的数据流送给UART IP，该UART IP是Altera提供了标准16550串口IP，具有FIFO缓存功能。该串口通过UART TX和UART RX接口与HPS侧的UART IP的相应接口相连，完成FPGA到HPS的数据传输。此时HPS侧的ARM便可在软件的参与下获取UART IP中的数据，并通过EMAC IP将数据传出。外部需要接以太网的PHY芯片，从而实现以太网功能。

LPC IP的实现：本发明中的LPC IP是自主研发，可以完全实现LPC标准协议。另外，需要添加LPC转Avalon协议的模块，其中，根据IPMI协议，需要通过SOL功能实现的命令会转换成符合Avalon协议的数据，从而与UART IP连接，从而实现LPC对UART IP的读写操作。

如图2所示，LPC MODULE中包含LPC TX模块、LPC RX模块和LPC REG模块，分别负责LPC数据的发送、接收和控制。HPS2FPGA AXI BUS是HPS侧ARM与LPC MODULE的通信通路，实现ARM对LPC的控制。还包括LPC to Avalon模块，实现将SOL数据转换成符合Avalon协议的数据格式，实现与UART IP的数据通信。

UART IP的实现：此处UART IP使用Altera提供的16550串口IP，该IP具有128字节深度的发送和接收FIFO，可以实现数据的缓存。该IP的作用是接收LPC模块的数据，并且进行缓存，发送给HPS侧的串口。

FPGA侧与HPS单元侧串口数据传输的实现：使用HPS单元侧固化的UART IP，实现与FPGA单元侧UART IP之间的通信，从而实现ARM对FPGA单元侧UART接收数据的获取和发送功能。HPS单元侧的UART与FPGA侧的UART IP的工作模式相同。

以太网的实现：使用HPS单元侧固化的EMAC IP，在Quartus II工程软件中，对Cyclone V的HPS单元侧的以太网IP核进行配置，外部接以太网PHY芯片，从而实现以太网的功能。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施方式大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (9)

1.一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述底层逻辑构架系统包括FPGA单元和HPS单元，用于通过网络对BMC或服务器系统进行远程操作,所述FPGA单元用于提供服务器所需的LPC IP服务和串口IP服务，所述HPS单元用于提供服务器所需的以太网IP服务。

2.根据权利要求1所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述FPGA单元包括LPC MODULE和UART IP,所述LPC MODULE用以执行LPC标准协议，所述UART IP用以接收LPC MODULE的数据。

3.根据权利要求2所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述LPC MODULE中包含LPC TX模块、LPC RX模块和LPC REG模块，所述LPC TX模块负责LPC数据的发送，所述LPC RX模块负责LPC数据的接收，所述LPC REG模块负责LPC数据的控制。

4.根据权利要求2所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述LPC MODULE中还包括LPC to Avalon模块，所述LPC to Avalon模块用于将SOL数据转换成符合Avalon协议的数据格式与UART IP进行数据通信。

5.根据权利要求2所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述LPC MODULE通过LPC interface与服务器的操作系统连接，所述LPC MODULE通过LPCinterface接收服务器操作系统发送的数据，用于执行LPC协议。

6.根据权利要求2所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述UART IP使用Altera提供的16550串口IP，所述16550串口IP通过128字节深度发送和接收FIFO，用以接收LPC模块的数据，并且进行缓存，发送给HPS单元的串口。

7.根据权利要求3所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述HPS单元包括ARM、UART和EMAC，所述ARM、UART和EMAC通过Avalon Bus进行数据交互，所述ARM通过HPS2FPGA AXI BUSY与FPGA单元中的LPC MODULE相连接，用于LPC TX模块、LPC RX模块和LPC REG模块进行控制。

8.根据权利要求7所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，HPS单元的UART IP通过UART TX接口和UART RX接口与FPGA单元UART IP相连接，并进行数据交互。

9.根据权利要求7所述的一种基于SOC FPGA的SOL底层逻辑构架系统，其特征是，所述底层逻辑构架系统还包括PHY芯片，所述的PHY芯片与EMAC连接，用于进行以太网服务。