CN108511330A - 掩模图案的形成方法、半导体器件和集成电路 - Google Patents

Abstract

本发明提供了掩模图案的形成方法、半导体器件和集成电路。所述掩模图案的形成方法包括在基底上形成多个第一心轴结构，第一心轴结构之间包括沟槽，沟槽的底面暴露基底的表面，然后在第一心轴结构的侧面形成第一间隙壁和融合间隙壁，其中第一间隙壁的宽度小于融合间隙壁的宽度，融合间隙壁覆盖沟槽的底面，接着去除基底上的多个第一心轴结构，以第一间隙壁和融合间隙壁作为第二心轴结构，在第一间隙壁的侧面以及融合间隙壁的侧面形成第二间隙壁，以及去除所述第二心轴结构。以基底上剩余的多个第二间隙壁为掩模图案，可以在基底上得到连续不等距的精细结构，有利于提高所形成的半导体器件和集成电路的电路设计的自由度和灵活性。

Description

掩模图案的形成方法、半导体器件和集成电路

技术领域

本发明涉及集成电路领域和掩模技术，特别涉及一种掩模图案的形成方法、一种半导体器件和一种集成电路。

背景技术

近年来，由于对增加便携性、计算能力、存储器容量及能效等方面的需求，不断将集成电路制造得更加密集，形成集成电路的器件的特征尺寸也在不断减小。作为集成电路中一种基本的器件，场效应晶体管(field effect transistors,FET)器件尺寸也在持续的缩小，现有平面式(planar)场效晶体管器件的发展已面临制作工艺上的极限。

为了克服制作工艺限制，以非平面(non-planar)的场效应晶体管器件，例如鳍式场效应晶体管(fin field effect transistor，Fin FET)器件来取代平面晶体管器件已成为目前的主流发展趋势。由于鳍式场效应晶体管器件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于沟道区域的控制，从而降低小尺寸器件面临的漏极引发能带降低(drain induced barrier lowering，DIBL)效应，并可以抑制短沟道效应(short channel effect，SCE)。另外，由于鳍式场效应晶体管器件在同样的栅极长度下会具有更宽的沟道宽度，因而可获得加倍的漏极驱动电流。进一步的，晶体管器件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

现有鳍式场效应晶体管的制作工艺是先在基底上形成鳍状结构，再将栅极形成于鳍状结构上。鳍状结构一般为蚀刻基底所形成的条状鳍片(fin)，但在尺寸微缩的要求下，各鳍片的宽度渐窄，而鳍片之间的间距(pitch)也渐渐缩小，甚至超出了光刻制程的特征尺寸极限。

在鳍式场效晶体管以及其他超过光刻制程特征尺寸极限的精细图案的加工工艺中，侧壁图案转移(sidewall image transfer，SIT)是一种常用工艺，该工艺主要包括以下步骤：首先在基底上以光刻和蚀刻工艺形成多个心轴结构，之后形成一掩模层覆盖所述多个心轴结构和基底表面，然后进行例如回蚀刻的方法使得仅剩余覆盖心轴结构侧面的掩模层作为第一间隙壁，之后去除所述多个心轴结构，将第一间隙壁作为掩模图案。利用侧壁图案转移工艺，可以在基底上形成与所述多个心轴结构的图案相比具有更精细排列的结构。

为了继续突破光刻制程的特征尺寸极限，达到更小的电路面积，在亚10nm节点(sub-10nm node)甚至需要进行连续两次侧壁图案转移工艺，即二次侧壁图案转移工艺(Dual-SIT)，即用类似的方法在上述第一间隙壁侧面再次形成第二间隙壁，然后去除第一间隙壁，以第二间隙壁作为掩模图案对下层例如基底进行蚀刻，在基底上形成精细排列的结构。可以看出，在第一间隙壁侧面形成的覆盖基底表面的第二间隙壁的一个间距X由第一间隙壁的宽度决定。由于通常第一间隙壁的宽度大致相等且连续排列，因而导致间距X重复出现，间距X的规律性导致在设计精细结构周围的电路时必须作出一些让步，因而限制了电路设计的灵活性。

发明内容

本发明要解决的技术问题是在二次侧壁图案转移工艺中所形成的精细结构的间距X间隔出现导致对电路设计的限制问题。

为解决上述问题，本发明提供了一种掩模图案的形成方法，其特征在于，包括：提供基底；在所述基底上形成多个第一心轴结构，所述第一心轴结构之间包括沟槽，所述沟槽的底面暴露所述基底的表面；在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁，其中，所述第一间隙壁的宽度小于所述融合间隙壁的宽度，所述融合间隙壁覆盖所述沟槽的底面；去除所述基底上的所述多个第一心轴结构；以所述第一间隙壁和所述融合间隙壁作为第二心轴结构，在所述第一间隙壁的侧面以及所述融合间隙壁的侧面形成第二间隙壁；以及去除所述第二心轴结构。

可选的，在去除所述第二心轴结构之后，以所述第二间隙壁为掩模，蚀刻所述基底以在所述基底上形成图案。

可选的，在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁的步骤包括：沉积间隙壁材料层，所述间隙壁材料层覆盖包括所述第一心轴结构和所述沟槽的所述基底的表面；以及对所述间隙壁材料层进行回蚀刻以去除位于所述第一心轴结构的上表面的所述间隙壁材料层，且在所述第一心轴结构的侧面形成所述第一间隙壁和所述融合间隙壁。

可选的，对所述间隙壁材料层进行回蚀刻的步骤包括：利用保护层将所述沟槽内的所述间隙壁材料层遮挡，回蚀刻所述间隙壁材料层以部分去除所述间隙壁材料层；以及移除所述保护层，继续进行回蚀刻从而形成所述第一间隙壁和所述融合间隙壁。

可选的，对所述间隙壁材料层进行回蚀刻的步骤包括：利用保护层将所述沟槽内的所述间隙壁材料层遮挡，回蚀刻所述间隙壁材料层以去除位于所述第一心轴结构的上表面的所述间隙壁材料层，且在所述多个第一心轴结构的侧面形成所述第一间隙壁；以及移除所述保护层，利用化学机械抛光工艺使所述沟槽内的所述间隙壁材料层的上表面与所述第一心轴结构的上表面齐平，以所述沟槽内剩余的所述间隙壁材料层作为所述融合间隙壁。

可选的，所述多个第一心轴结构的宽度相同。

可选的，所述多个第二间隙壁之间的最小距离小于或等于32nm。

本发明还提供一种半导体器件，其形成方法包括上述掩模图案的形成方法，所述半导体器件包括基底以及在基底上形成的多个连续不等距离结构，所述多个连续不等距离结构在平行于所述基底表面的方向上至少具有一组连续三个不相等的间距。

可选的，所述半导体器件是鳍式场效应晶体管。

本发明还提供一种集成电路，包括上述半导体器件。

根据本发明提供的掩模图案的形成方法，在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁，其中，所述第一间隙壁的宽度小于所述融合间隙壁的宽度，所述融合间隙壁覆盖所述沟槽的底面，这样在所述基底上形成的融合间隙壁使得第一间隙壁不再只有一个相同或相似的宽度，从而在以所述第一间隙壁和融合间隙壁作为第二心轴结构形成第二间隙壁后，所形成的第二间隙壁之间的间距可以由融合间隙壁的宽度决定，以所形成的第二间隙壁作为掩模图案对基底进行蚀刻时，所形成的半导体结构之间并不包括一个隔一间距重复出现的相同间距，所形成的半导体结构至少具有一组连续三个不等间距。利用包括所述掩模图案的形成方法得到的半导体器件和集成电路，在精细结构的电路设计中，具有较大的自由度和灵活性。

附图说明

图1a至图1e是一种二次侧壁图案转移工艺的各工艺步骤的示意图。

图2是本发明实施例的掩模图案的形成方法的流程图。

图3a至图3e是本发明实施例的掩模图案的形成方法的各工艺步骤的示意图。

图3f是利用本发明实施例的半导体器件的剖面示意图。

附图标记说明：

10、30-基底；11-第一结构；110-开口；12-第一侧墙；13-第二侧墙；31-第一心轴结构；310-沟槽；32-第一间隙壁；320-融合间隙壁；33-第二间隙壁；300-半导体器件；34-连续不等距离结构。

具体实施方式

以下结合附图和具体实施例对本发明的掩模图案的形成方法、半导体器件和集成电路作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。图中本发明的实施例的构件若与其他图标中的构件相同，虽然在所有图中都可轻易辨认出这些构件，但为了使图标的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图1a至图1e是一种二次侧壁图案转移工艺的各工艺步骤的示意图。以下参照图1a至图1e对这种二次侧壁图案转移工艺(Dual-SIT)进行说明。

如图1a所示，首先提供基底10，在基底10上形成多个第一结构11，多个第一结构11之间分布有多个开口110(trench)，多个开口110露出基底10的部分表面。第一结构11例如是横跨基底10表面的长条形，开口110位于这些长条形状的第一结构11之间。

如图1b所示，然后在多个第一结构11两侧表面形成多个第一侧墙12(spacer)。

第一结构11和第一侧墙12的形成可以通过本领域公开的成膜、光刻及蚀刻工艺形成，例如，第一侧墙12的形成过程包括：在包括第一结构11的基底10上共形沉积一定厚度的材料层，然后利用自对准工艺对该材料层垂直向下蚀刻，直至暴露出第一心轴结构的上表面以及基底的部分上表面。

如图1c所示，接着去除基底10上的多个第一结构11。在基底上留下了多个第一侧墙12。

第一侧墙12在第一结构11侧面方向覆盖基底10表面的距离可作为第一侧墙12的宽度X，X通常为相同或相近的值。

如图1d所示，以第一侧墙12作为第二心轴结构，在第一侧墙12两侧表面形成多个第二侧墙13。第二侧墙13与第一侧墙12的形成方法类似。

如图1e所示，去除第一侧墙12。再接着，以第二侧墙13作为蚀刻基底10的掩模层，从而可以在基底10上形成对应于第二侧墙13位置的多个精细结构。所述多个精细结构的间距分布与基底10上的第二侧墙13的间距分布对应。

可以看出，由于第二侧墙13在第一侧墙12两侧表面形成，多个第二侧墙13的间距由第一侧墙12的宽度X定义，而根据上述工艺，第一侧墙12的宽度X相同(或相近)并连续排列，因而使得第二侧墙13也具有一固定间距X，并且间距X具有间隔重复的规律。此规律与第一结构11的设计无关，这种间隔重复增加了电路设计时的复杂性，限制了设计的自由度。

为了提高超过光刻制程特征尺寸极限的精细图案的加工工艺中电路设计的灵活性，以及克服现有工艺在连续两次侧壁图像转移工艺之后得到的多个精细结构之间存在间隔重复的间距值X导致在电路设计上的限制问题，本发明首先提供了一种掩模图案的形成方法，所述掩模图案的形成方法包括在基底上形成多个第一心轴结构，多个第一心轴结构之间分布有底部露出基底表面的沟槽，接着在多个第一心轴结构的侧面形成多个第一间隙壁，在部分沟槽内形成融合间隙壁，所述融合间隙壁覆盖对应沟槽内的基底表面，然后去除所述多个第一心轴结构，在基底上留下的多个第一间隙壁和融合间隙壁。接着以基底上的多个第一间隙壁和融合间隙壁作为第二心轴结构，在第二心轴结构侧面形成多个第二间隙壁，以所述多个第二间隙壁作为掩模图案进行蚀刻工艺，在基底上形成的精细结构至少具有一组连续三个不相等的间距。本发明另外提供了利用包括所述掩模图案的形成方法所形成的半导体器件和集成电路。

图2是本发明实施例提供的一种掩模图案的形成方法的流程示意图。具体包括以下步骤：

S1：提供基底；

S2：在所述基底上形成多个第一心轴结构，所述第一心轴结构之间包括沟槽，所述沟槽的底面暴露所述基底的表面；

S3：在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁，其中，所述第一间隙壁的宽度小于所述融合间隙壁的宽度，所述融合间隙壁覆盖所述沟槽的底面；

S4：去除所述基底上的所述多个第一心轴结构；

S5：以所述第一间隙壁和所述融合间隙壁作为第二心轴结构，在所述第一间隙壁的侧面以及所述融合间隙壁的侧面形成第二间隙壁；以及

S6：去除所述第二心轴结构。

图3a至图3e是本发明实施例的掩模图案的形成方法的各工艺步骤的示意图。下面结合图2和图3a至图3e对本发明实施例的掩模图案的形成方法进行说明。

结合图2和图3a，执行步骤S1和S2，提供基底30，在基底30上形成多个第一心轴结构31，多个第一心轴结构31之间包括沟槽310，沟槽310的底面暴露出基底30的表面。

基底30例如是分布有部分制造的集成电路的半导体衬底，所述半导体衬底可以为硅衬底、含硅基底或硅覆绝缘(silicon-on-insulator，SOI)衬底等，此外，基底30上还可以包括在半导体衬底上形成的下层材料层，所述下层材料层为一层或多层，例如为氧化硅层、一氮化硅层以及一氧化硅层或者由其任意组合形成的多层，后续在所述下层材料层上可以形成基底30上的精细结构，或者作为在形成心轴结构和/或间隙壁时遮蔽其下方基底30的硬掩模层。

第一心轴结构31的形成方法可以包括：首先在基底30上沉积一心轴(mandrel)层，所述心轴层例如为多晶硅层或非晶硅层等含硅膜层，接着进行光刻及蚀刻工艺，蚀刻所述心轴层以形成多个第一心轴结构31，且在多个第一心轴结构31之间形成了沟槽310，沟槽310贯穿所述心轴层，使得沟槽310的底部暴露出基底30的部分表面。在本发明的一些实施例中，第一心轴结构31的形成方法也可以是其他图案化心轴层的方法。本实施例中，第一心轴结构31为形成在基底30表面的条状结构(即在垂直于图3a中的纸面方向上为条状)，但本发明不限于此，第一心轴结构31也可以具有满足器件设计的各种形状。

第一心轴结构31至少具有一个宽度，多个第一心轴结构31的宽度以及多个沟槽310的宽度可以相同或者不同。为了使本发明实施例的说明更加清楚，以A、B和C分别表示图3a中示出的两个第一心轴结构31以及沟槽310的宽度。A、B、C的值例如大于90nm，但并非限制，第一心轴结构31的间距和宽度由光刻装置的分辨率以及器件设计定义。

参照图2和图3b，执行步骤S3，在第一心轴结构31的侧面形成第一间隙壁32和融合间隙壁320，其中，第一间隙壁32的宽度小于融合间隙壁的宽度，融合间隙壁320覆盖沟槽310的底面。为了便于理解，可以认为在所有第一心轴结构31的两侧都形成第一间隙壁32，并且沟槽310内的两个相邻的第一间隙壁32融合在一起，形成融合间隙壁320，覆盖了沟槽310内暴露的基底30表面，但此理解并不构成本实施例掩模图案的形成方法的一部分。

第一间隙壁32的形成方法可以包括如下过程：沉积一间隙壁材料层，所述间隙壁材料层覆盖包括第一心轴结构31和沟槽310的基底30表面；随后，通过例如自对准的垂直蚀刻工艺，对所述间隙壁材料层进行回蚀刻，去除位于第一心轴结构31的上表面的间隙壁材料层，在第一心轴结构31的侧面形成第一间隙壁32和融合间隙壁320，其中，第一间隙壁32的宽度小于融合间隙壁320的宽度，融合间隙壁320覆盖沟槽310的底面。

融合间隙壁320可以通过对沟槽310的尺寸设计(例如沟槽设计宽度较小)和/或工艺控制(例如增加所述间隙壁材料层的厚度)等方法的调整，使得覆盖于基底30表面的间隙壁材料层部分被蚀刻并暴露出对应的基底30表面，且在沟槽310内的基底表面未被暴露，则以在沟槽310内剩余的间隙壁材料层作为融合间隙壁320。

所述间隙壁材料层的材料可包含氮化硅(silicon nitride)、氮氧化硅(siliconoxynitride)或氮碳化硅(silicon carbonitride)等。

经过上述回蚀刻过程之后，在部分宽度较大的沟槽(未示出)或未形成沟槽310的第一心轴结构31两侧形成的第一间隙壁32，其宽度(即覆盖了基底30表面的宽度)基本一致，设为X'，而融合间隙壁320的宽度与沟槽310的宽度C等同。通过利用上述掩模图案的形成方法，第一间隙壁32的宽度X'可以不限于(即可以大于、等于或小于)普通光刻装置可达到的最小线宽。

第一间隙壁32和融合间隙壁320也可以通过其他方式形成，在一些实施例中，可以采用一保护层(例如是光刻胶层或其他抗蚀刻材料层)将沟槽310内的间隙壁材料层遮挡，先回蚀刻基底30上其他区域的间隙壁材料层，然后再暴露出所有间隙壁材料层，继续进行回蚀刻工艺从而形成第一间隙壁32和融合间隙壁320。在另外一些实施例中，可以采用一保护层将沟槽310内的间隙壁材料层遮挡，先回蚀刻基底30上其他区域的间隙壁材料层以形成第一间隙壁32，然后利用平坦化工艺(例如CMP工艺)使覆盖在未回蚀刻区域的沟槽310内的间隙壁材料层平坦化，以第一心轴结构31的上表面为停止层，从而得到融合间隙壁320。在其他一些实施例中，还可以采用例如选择性成膜方法在第一心轴结构31侧面和/或其他沟槽内的基底30表面形成第一间隙壁32，并且在沟槽310内形成融合间隙壁320，总之，得到第一间隙壁32和融合间隙壁320可以有多种方法，本发明不限于此处列出的有限方案。

在本发明的其他实施例中，可以在沟槽310内形成融合间隙壁320，融合间隙壁320覆盖沟槽310内的基底30表面。即融合间隙壁可以形成在任何一个或者多个沟槽310内，并覆盖所填充的沟槽310内的基底30表面。

第一间隙壁32和融合间隙壁320可以作为掩模蚀刻基底30上的下层材料，所形成的精细结构的位置分布以第一间隙壁32和融合间隙壁320定义，其位置关系与第一间隙壁32和融合间隙壁320的位置关系对应。为了形成间距更小的掩模图案，本发明实施例的掩模图案的形成方法还可包括以下步骤。

参照图2和图3c，执行步骤S4，去除基底30上的多个第一心轴结构31。第一心轴结构31可以利用例如干法蚀刻工艺去除，干法蚀刻工艺是集成电路领域较为成熟的工艺，此处不再详述。

参照图2和图3d，执行步骤S5，以第一间隙壁32和融合间隙壁320作为第二心轴结构，在第一间隙壁32的侧面以及融合间隙壁320的侧面形成第二间隙壁33。第二间隙壁33的形成方法与上述第一间隙壁32的形成方法相似，类似的，第二间隙壁33的宽度X”不限于(即可以大于、等于或小于)普通光刻装置可达到的最小线宽。

参照图2和图3e，执行步骤S6，去除所述第二心轴结构。本发明实施例中，第二心轴结构包括第一间隙壁32和融合间隙壁320。去除第一间隙壁32和融合间隙壁320可以利用干法蚀刻工艺。

通过上述步骤以及简单计算可知，第二间隙壁33之间的连续间距值分别等于(或近似于)X'、A-2X”、C、B-2X”、...，其中，宽度A和宽度B分别为在步骤S2中利用光刻装置定义的相邻两个第一心轴结构31的宽度，宽度C为这两个第一心轴结构31之间沟槽310的宽度，宽度X'和宽度X”分别为第一间隙壁32和第二间隙壁33覆盖在基底30的宽度，在集成电路工艺中，X'和X”可以小于普通光刻装置可达到的最小线宽。例如，通过二次侧壁转移工艺，所得到的第二间隙壁33之间的最小间距可以达到32nm以下(包括等于32nm)。在一些实施例中，可以重复上述步骤S3至S6，以得到宽度更小的第n间隙壁(n为大于2的整数)。

本发明实施例还可以包括利用第二间隙壁33作为掩模图案，对基底30表面进行蚀刻的步骤。参照图2和图3f，以第二间隙壁33为掩模图案，对基底30进行蚀刻，从而可以在基底30表面形成图案。

利用本发明实施例的掩模图案的形成方法，可以得到一组连续间距值为“X'、A-2X”、C、B-2X”、...”的掩模图案，与现有二次侧壁图案转移(dual-SIT)工艺相比，突破了固定间距X间隔重复的规律(现有二次侧壁图案转移(dual-SIT)工艺必然连续两个间距即有一重复值X)，所形成的第二间隙壁32具有至少一组连续三个不相等的间距(当A≠B时，第二间隙壁32具有至少一组连续四个不相等的间距)。

可以通过设计多个第一心轴结构31和沟槽310的宽度值相同或不同，或者调整间隙壁材料层的厚度，以使得至少部分沟槽310内形成融合间隙壁320，第一间隙壁32的宽度小于融合间隙壁320的宽度；再或者通过一次或多次光刻及蚀刻工艺在至少部分沟槽310内形成融合间隙壁32。在形成多个第二间隙壁33之后，多个第二间隙壁33具有一组连续三个或更多不相等的间距排列。本领域的技术人员可以在不脱离本发明内涵的情况下，使用其他方法形成第一间隙壁32、融合间隙壁320以及第二间隙壁33。

使用所得到的具有至少一组连续三个不相等间距的掩模图案(例如第二间隙壁33)，对基底30进行蚀刻，则可以得到具有至少一组连续三个不相等间距的精细结构。

本发明实施例还包括一种半导体器件300，半导体器件可以利用上述掩模图案的形成方法形成。图3f是本发明实施例的半导体器件的示意图。半导体器件300至少包括：

基底30；以及

在基底30上形成的多个连续不等距离结构34，所述多个连续不等距离结构34在平行于基底30表面的方向上至少具有一组连续三个不相等的间距。

多个连续不等距离结构可以是利用上述掩模图案的形成方法所形成的掩模图案对基底30执行蚀刻工艺形成。具体的，可以包括如下步骤：首先在基底30上形成一组例如由图3e所示的多个第二间隙壁33组成的掩模图案，多个第二间隙壁33具有至少一组连续三个不相等的间距，如图3e中的一组间距值“X'、A-2X”、C、B-2X”、...”，其中，A和B分别为利用光刻装置定义的相邻两个第一心轴结构31的宽度，C为图3a中相邻两个第一心轴结构31之间沟槽310的宽度，X'和X”分别为第一间隙壁32和第二间隙壁33覆盖基底30的宽度，在集成电路工艺中，X'和X”通常小于普通光刻装置可达到的最小线宽，并且第二间隙壁33之间的最小间距可以达到32nm以下(包括等于32nm)。

如图3f所示，在基底30上形成一组由图3e所示的多个第二间隙壁33组成的掩模图案之后，以第二间隙壁33为掩模，蚀刻基底30，基底30的表层的材料可以是半导体衬底材料如硅，也可以是在形成第一心轴结构31即设置或形成的一单层或多层材料。蚀刻完成后，去除多个第二间隙壁33，剩余的基底30上形成了多个连续不等距离结构34。多个连续不等距离结构34的间距与作为硬掩模层的第二间隙壁33间距相同或相近，具有至少一组连续三个不相等的间距。

本发明实施例的半导体器件300可以是鳍式场效应晶体管，其中多个连续不等距离结构34可以是鳍式场效应晶体管的鳍片(Fin)。依据制作工艺需求，可以在形成多个鳍片之后，继续进行例如在各鳍片间形成隔离部件，以及形成栅极结构以及源/漏区在所述鳍片上。

本发明实施例还包括一种集成电路，所述集成电路包括上述半导体器件。所述集成电路可以具有多个精细结构，并且所述精细结构具有至少一组连续三个不相等的间距。所述精细结构的间距可以不限于(例如小于)普通光刻装置所能达到的最小线宽。

利用所述掩模图案的形成方法，可以克服现有二次侧壁图案转移工艺在形成精细结构时存在间隔一间距即重复一次的固定间距值，造成电路设计上的限制，本实施例描述的掩模图案的形成方法，所形成的掩模图案具有至少一组连续三个不相等的间距，利用此方法，可以在基底上制作具有连续不等距离的精细结构。本发明的步骤也可以多次进行，从而可以形成连续不相等的间距大于三个的精细结构。本发明实施例另外描述了利用包括所述掩模图案的形成方法制作的半导体器件，以及包括这种半导体器件的集成电路。

需要说明的是，本说明书的实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。对于实施例公开的半导体器件和集成电路而言，由于与实施例公开的掩模图案的形成方法相对应，所以描述的比较简单，相关之处参见对掩模图案的形成方法的说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种掩模图案的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成多个第一心轴结构，所述第一心轴结构之间包括沟槽，所述沟槽的底面暴露所述基底的表面；

在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁，其中，所述第一间隙壁的宽度小于所述融合间隙壁的宽度，所述融合间隙壁覆盖所述沟槽的底面；

去除所述基底上的所述多个第一心轴结构；

以所述第一间隙壁和所述融合间隙壁作为第二心轴结构，在所述第一间隙壁的侧面以及所述融合间隙壁的侧面形成第二间隙壁；以及

去除所述第二心轴结构。

2.如权利要求1所述的掩模图案的形成方法，其特征在于，在去除所述第二心轴结构之后，以所述第二间隙壁为掩模，蚀刻所述基底以在所述基底上形成图案。

3.如权利要求1所述的掩模图案的形成方法，其特征在于，在所述第一心轴结构的侧面形成第一间隙壁和融合间隙壁的步骤包括：

沉积间隙壁材料层，所述间隙壁材料层覆盖包括所述第一心轴结构和所述沟槽的所述基底的表面；以及

对所述间隙壁材料层进行回蚀刻以去除位于所述第一心轴结构的上表面的所述间隙壁材料层，且在所述第一心轴结构的侧面形成所述第一间隙壁和所述融合间隙壁。

4.如权利要求3所述的掩模图案的形成方法，其特征在于，对所述间隙壁材料层进行回蚀刻的步骤包括：

利用保护层将所述沟槽内的所述间隙壁材料层遮挡，回蚀刻所述间隙壁材料层以部分去除所述间隙壁材料层；以及

移除所述保护层，继续进行回蚀刻从而形成所述第一间隙壁和所述融合间隙壁。

5.如权利要求3所述的掩模图案的形成方法，其特征在于，对所述间隙壁材料层进行回蚀刻的步骤包括：

利用保护层将所述沟槽内的所述间隙壁材料层遮挡，回蚀刻所述间隙壁材料层以去除位于所述第一心轴结构的上表面的所述间隙壁材料层，且在所述多个第一心轴结构的侧面形成所述第一间隙壁；以及

移除所述保护层，利用化学机械抛光工艺使所述沟槽内的所述间隙壁材料层的上表面与所述第一心轴结构的上表面齐平，以所述沟槽内剩余的所述间隙壁材料层作为所述融合间隙壁。

6.如权利要求1至5任一项所述的掩模图案的形成方法，其特征在于，所述多个第一心轴结构的宽度相同。

7.如权利要求1至5任一项所述的掩模图案的形成方法，其特征在于，所述多个第二间隙壁之间的最小距离小于或等于32nm。

8.一种半导体器件，其形成方法包括如权利要求1至7任一项所述的掩模图案的形成方法，其特征在于，包括基底以及在基底上形成的多个连续不等距离结构，所述多个连续不等距离结构在平行于所述基底表面的方向上至少具有一组连续三个不相等的间距。

9.如权利要求8所述的半导体器件，其特征在于，所述半导体器件是鳍式场效应晶体管。

10.一种集成电路，其特征在于，包括如权利要求8或9所述的半导体器件。