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CN108399934A - 半导体存储装置及数据设定方法 - Google Patents

半导体存储装置及数据设定方法 Download PDF

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CN108399934A CN201810071244.7A CN201810071244A CN108399934A CN 108399934 A CN108399934 A CN 108399934A CN 201810071244 A CN201810071244 A CN 201810071244A CN 108399934 A CN108399934 A CN 108399934A
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Abstract

本发明提供能够正确设定输入数据的半导体存储装置及数据设定方法。该半导体存储装置包括：输入电路，将输入数据输出到数据总线上；逻辑电路，回应于与外部时脉信号同步的写入时脉信号，将数据总线上的输入数据输出到由列地址所选择的数字线；页缓冲器，回应于延迟写入时脉信号的内部时脉信号，将数字线的数据保持于由列地址所选择的列的保持电路；以及地址计数器，回应于写入时脉信号来产生列地址。其中回应于写入时脉信号，将列地址供给至逻辑电路，回应延迟的内部时脉信号，将列地址供给至页缓冲器。

Description

半导体存储装置及数据设定方法
技术领域
本发明有关于NAND型闪存等的半导体存储装置，且特别有关于与外部时脉同步输入的半导体存储装置及数据设定方法。
背景技术
NAND型的闪存中，以页为单位读出数据，进行程序化，这些页数据存储于页缓冲器。专利文献1所示的闪存具备将存储于页缓冲器的数据以第1位宽传送的第1模式以及以第2位宽传送的第2模式，对应多个动作模式。
先行技术文献
专利文献1：日本特开2012-253591号公报
图1显示NAND型闪存的一部分的构成例。页缓冲器10保持从存储器阵列(图式省略)读出的页数据，又保持要程序化到存储器阵列的页数据。列选择电路30通过双向的数字线DL/DLb20连接到页缓冲器10，在读出动作时，根据列地址而从页缓冲器10中将选择的数据输出到数据总线40，在程序化动作时，根据列地址将要程序化的数据设定到页缓冲器10选择的列。列地址是通过外部端子输入，或者是列选择电路30内藏的地址计数器而产生。输出入电路50连接到m位的外部输出入端子60(m是1以上的整数)，在读出动作时，将数据总线40的数据从外部输出入端子60输出，在程序化动作时，将来自外部输出入端子60的输入数据输出到数据总线40。假设数据总线40的位宽比m大的情况下，输出入电路50会从数据总线40做多个次取出读出数据的动作，或者是对数据总线40做多个次载入输入数据的动作。
NAND型闪存有一种ONFi类型，其利用外部控制信号(地址拴锁使能信号、指令拴锁使能信号)进行地址或指令的输入，也有一种序列周边接口(Serial PeripheralInterface，SPI)类型，并不利用这种外部控制信号，而同步来自外部的序列时脉信号，输入数据、地址、指令。后者的SPI类型端子数少，能够小型化、低成本化。
图2是显示图1的列选择电路的细节的方块图。在此，搭载SPI机能的闪存中，说明程序化动作时将输入页缓冲器10的输入数据(要程序化数据)时序地设定时的动作。
时序控制电路80输入写入触发信号W_TRG，回应写入触发信号W_TRG信号而将写入时脉信号W_CLK输出到逻辑电路86。延迟电路82接收时序控制电路80输出的写入时脉信号W_CLK，产生延迟预先设定的时间Td的内部时脉信号I_CLK。列解码器(YDEC)88回应内部时脉信号I_CLK，输入地址计数器84所产生的列地址CA，将列地址CA解码而得的列选择信号YS输出到页缓冲器10。地址计数器84回应于内部时脉信号I_CLK的例如下降边缘，而加算列地址CA。将更新后的列地址CA输出到列解码器88及逻辑电路86。逻辑电路86根据地址计数器84产生的列地址CA来选择数字线DL/DLb20，回应于写入时脉信号W_CLK将数据总线40的数据写入选择的数字线DL/DLb20。
接着，说明图3的时序图的动作。写入触发信号W_TRG是与从外部供给的时脉信号CLK同步的信号，时序控制电路80在时间点t1接收到写入触发信号W_TRG时，在几乎相同时刻，将写入时脉信号W_CLK输出到逻辑电路86。逻辑电路86根据地址计数器86产生的列地址CA来选择数字线DL/DLb20，回应于写入时脉信号W_CLK的例如上升边缘，将数据总线40的数据输出到选择的数字线DL/DLb20。逻辑电路86在这里虽未图式，但包括写入放大器，写入放大器将差动数据输出到数字线DL/DLb20上。
多个数字线DL/DLb20各自通过多个列选择晶体管连接到页缓冲器10所对应的多个列的拴锁电路。例如，页缓冲器是2K位字节时，数字线DL/DLb20是16条的话，一对的数字线DL/DLb20会连接到128个列的拴锁电路，数字线DL/DLb20是32条的话，一对的数字线DL/DLb20会连接到64个列的拴锁电路。多个列选择晶体管会被列选择信号YS选择地开闭驱动，当列选择晶体管导通，页缓冲器10的对应拴锁电路与数字线DL/DLb20电连接。数字线DL/DLb20的物理配线如上所述地连接到多数的拴锁电路，因此数字线DL/DLb20的配线电容及配线阻抗相对较大，这样一来通过写入放大使数字线DL/DLb20的电位差到达足够大小为止的驱动会需要一定的时间。
延迟电路82会设定比写入放大驱动数字线DL/DLb20所需要的时间更长的延迟时间Td。藉此，在时间点t2，产生比写入时脉信号W_CLK延迟时间Td的列选择信号YS，在数字线DL/DLb20的电位差到达足够大小的时间点t2，列选择晶体管被导通，差动数据被设定到页缓冲器10的对应列的拴锁电路。
接着，在时间点t3，地址计数器84会在内部时脉信号I_CLK的下降边缘，自动地加算，更新列地址。时刻t3表示数字线DL/DLb20的数据被写入页缓冲器10的拴锁电路的时间点。被地址计数器84更新的列地址会被输出到逻辑电路86及列解码器88，接着的输入数据会背设定到页缓冲器10，最终1页分量的要程序化的数据被设定到页缓冲器10，进行对选择页的程序化。
NAND的闪存中，提升来自外部的时脉信号CLK的动作频率的话，有可能会在列地址加算前产生下一个写入时脉信号，使错误的数据被设定到对应到更新前的列地址的拴锁电路。
图4说明外部时脉信号CLK的动作频率为高速时的问题。在时间点t1，回应于写入时脉信号W_CLK写入时脉信号的上升边缘，逻辑电路86按照列地址开始对被选择的数字线DL/DLb20写入差动数据。对数字线DL/DLb20写入需要如上所述的一定的写入时间Tw，比这个写入时间Tw大的延迟时间Td后，内部时脉信号I_CLK供给到地址计数器86及列解码器88。在时间点t2，回应于列选择信号YS的例如上升边缘，列选择晶体管导通，数字线DL/DLb20的数据被设定到页缓冲器10的对应列的拴锁电路。在时间点t3，回应于列选择信号YS/内部时脉信号I_CLK的下降边缘，地址计数器84进行加算。然而，当时脉信号CLK的动作频率变高速的话，与时脉信号CLK同步的写入触发信号W_TRG的频率也会变快，在略相同的时间点下产生写入时脉信号W_CLK。这样一来，如图4所示，在下次列地址CA更新前，下一个写入时脉信号W_CLK在时间点t3’产生，而违反了时序。结果，逻辑电路86按照更新前的列地址选择数字线DL/DLb20，页缓冲器10按照更新后的列地址选择列选择晶体管，两者不一致，而变得无法正确地将输入数据设定到分页缓冲器10。
另一方面，虽然也有考虑过缩短对数字线DL/DLb20的写入时间Tw，但这个写入时间Tw主要受到数字线DL/DLb20的RC常数影响较大，要缩短的话会无法避免电路规模与面积的增加。
本发明为了解决上述已知的问题，而以提供一种能够正确设定输入数据的半导体存储装置及输入数据的设定方法为目的。
发明内容
本发明的半导体存储装置，包括：输入电路，接收输入数据，将该输入数据输出到多个位宽的数据总线上；多个数字线；逻辑电路，回应于第一内部时脉信号，将该内部数据总线上的输入数据输出到由列地址所选择的数字线；数据保持构件，回应于延迟该第一内部时脉信号的第二内部时脉信号，将该数字线的数据保持于由列地址所选择的列的保持电路；存储元阵列，可程序化保持于该数据保持构件的输入数据；以及地址产生构件，回应于该第一内部时脉信号来产生列地址，其中回应该第一内部时脉信号，将列地址供给至该逻辑电路，回应该第二内部时脉信号，将列地址供给至该数据保持构件。
本发明的数据设定方法，将外部端子输入的输入数据设定到半导体存储装置内，包括：将输入数据载入多个位宽的数据总线的步骤；回应于第一内部时脉信号，将该内部数据总线上的输入数据输出到列地址所选择的数字线的步骤；以及回应于延迟该第一内部时脉信号的第二内部时脉信号，将该数字线的数据保持于列地址所选择的列的保持电路的步骤，其中该输出步骤是使用回应于该第一内部时脉信号而被供给的列地址，该保持步骤是使用回应于该第二内部时脉信号而被供给的列地址。
根据本发明，对逻辑电路就因应第一内部时脉信号供给列地址，对数据保持构件就供给延迟第一内部时脉信号的第二内部时脉信号，因此即使外部时脉信号的动作频率高速化，也能够不违反时序，将输入数据设定到数据保持构件。
本发明能够正确设定输入数据。
附图说明
图1说明传统的闪存的读出数据的读出方法及要写程序化的数据的输入方法。
图2说明图1的列选择电路的细节。
图3是对已知的闪存中的页缓冲器做数据的序列写入动作时的时序图。
图4是说明对已知的闪存中的页缓冲器做数据的序列写入动作时的问题的时序图。
图5显示本发明的实施例的闪存的主要部位构造。
图6是对本发明实施例的页缓冲器做数据的序列写入动作时的时序图。
附图标号
10 页缓冲器
20 数字线
30 列选择电路
40 数据总线
50 输出入电路
60 输出入端子
80 时序控制电路
82 延迟电路
84 地址计数器
86 逻辑电路
88 列解码器
100 触发器
CA 列地址
CA_LOGIC 列地址逻辑部
CA_PB 列地址PB部
I_CLK 内部时脉信号
W_CLK 写入时脉信号
W_TRG 写入触发信号
YS 列选择信号
具体实施方式
以下，参照图式来详细说明本发明的实施型态。本发明的半导体存储装置能够回应外部时脉信号来输入数据，在一个较佳的态样中，是具备序列接口的NAND型闪存。序列接口例如输入序列时脉SCLK用的端子、输出入数据、指令、地址等的端子、进行芯片选择的端子等。在其他较佳的态样中，是ONFi式的NAND型闪存。
图5显示本发明的实施例的闪存的主要部位构造。图中与图2的构造相同的元件会标示相同的参考符号。本实施例的闪存中，地址计数器84会回应于写入时脉信号W_CLK而自动加算，输出被这个加算更新后的列地址。此时，地址计数器84也可以回应于写入时脉信号W_CLK的上升边缘或下降边缘任一个。地址计数器84所产生的列地址CA会被供给到逻辑电路86及触发器100。
触发器100会回应延迟了写入时脉信号W_CLK的内部时脉信号I_CLK，保持从地址计数器84输出的列地址CA，将保持列地址CA提供给列解码器88。此时，触发器100也可回应内部时脉信号I_CLK的上升边缘或下降边缘的任一个。列解码器88会解码触发器100所保持的列地址，将列选择信号YS输出到页缓冲器10。页缓冲器10通过被列选择信号YS导通的列选择晶体管，将被选择的列的拴锁电路电连接到数字线DL/DLb20。
输出入电路50因应从外部供给的时脉信号，将供给外部端子输入数据做序列/平行转换，将转换的输入数据输出到多个位宽的数据总线40上。逻辑电路86回应写入时脉信号W_CLK，按照地址计数器84所产生的列地址CA来选择数字线DL/DLb20，将数据总线40的数据输出到被选择的数字线DL/DLb20上。较佳的态样下，逻辑电路86包括用来驱动多个位宽的数字线DL/DLb20的写入放大器，逻辑电路86依照列地址CA来选择写入放大器，将差动数据写入连接到被选择的写入放大器的数字线DL/DLb20。为了将差动数据写入数字线DL/DLb20会需要一定的时间，因此写入放大器写入时脉信号W_CLK的上升边缘来驱动数字线DL/DLb20为佳。然而，也可以回应写入时脉信号W_CLK的下降边缘来驱动数字线DL/DLb20。
接着，参照图6的时序图，说明回应外部时脉信号依序将输入数据设定到页缓冲器10的方法。闪存的外部端子会被供给序列时脉信号CLK，时序控制电路80在时间点t1输入与时脉信号CLK同步的写入触发信号W_TRG，并在几乎相同的时刻输出写入时脉信号W_CLK。写入时脉信号W_CLK供给到地址计数器84、逻辑电路86及延迟电路82。
逻辑电路86回应于写入时脉信号W_CLK的上升边缘，将差动数据写入数字线DL/DLb20。此时，地址计数器84的列地址CA_0会通过列地址逻辑部CA_LOGIC输入到逻辑电路86，逻辑电路86会按照列地址CA_0从多个数字线DL/DLb20中选择出数字线DL/DLb20。
接着，在时间点t2，地址计数器84会回应写入时脉信号W_CLK的下降边缘来加算地址，将更新的列地址CA_1输出。然而，地址计数器84的加算不一定要在时间点t2，也可以在时间点t1进行。
逻辑电路86所进行的对数字线DL/DLb20写入的时间Tw经过后的时间点t3，从延迟电路82输出内部时脉信号I_CLK。另外，因为列解码器88的延迟时间非常小，内部时脉I_CLK与列选择信号YS以相同时刻表示。触发器100会回应内部时脉信号I_CLK将保持的列地址CA_0通过列地址PB部CA_PB输出到列解码器88。在此，必须留意触发器100会在下一个内部时脉信号I_CLK时保持列地址CA_1。页缓冲器10回应例如列选择信号YS的例如上升边缘，将数字线DL/DLb20的数据设定到被选择的列的拴锁电路。
在时间点t4，下一个写入时脉信号W_CLK产生，但与其同步的地址计数器84做加算，更新后的列地址CA_2通过列地址逻辑部CA_LOGIC输入到逻辑电路86，逻辑电路86依照列地址CA_2选择对应的数字线DL/DLb20。此时，触发器100保持着更新前的列地址CA_1，所以与被逻辑电路86选择的数字线DL/DLb20的列地址一致。
像这样根据本实施例，使逻辑电路86用的列地址逻辑部CA_LOGIC与页缓冲器10用的列地址PB部CA_PB分离，因此外部时脉信号的的动作频率即时变高速，也能够使逻辑电路86的列地址与页缓冲器10的列地址一致，能够解决已知的列地址的时序违反。
根据上述实施例，显示了与动作频率快的外部时脉信号同步来输入数据的例子，但并不限定于此。本发明能够适用于像ONFi的NAND型闪存。在这个情况下，时脉信号CLK不是外部供给的信号而是内部时脉信号，与内部时脉信号同步来将数据设定到页缓冲器等时，也能够适用本发明。
上述实施例中，逻辑电路86是通过写入放大器(写入驱动器)来进行数字线20的驱动，但也可以通过除此以外的驱动电路来驱动数字线20。
以上虽然详述了本发明较佳的实施型态，但本发明并没有限定于特定的实施型态，在权利要求所记载的发明要旨的范围内，能够做各种变形与变更。

Claims (10)

1.一种半导体存储装置，其特征在于，包括：
输入电路，接收输入数据，将该输入数据输出到多个位宽的数据总线上；
多个数字线；
逻辑电路，回应于第一内部时脉信号，将该内部数据总线上的输入数据输出到由列地址所选择的数字线；
数据保持构件，回应于延迟该第一内部时脉信号的第二内部时脉信号，将该数字线的数据保持于由列地址所选择的列的保持电路；
存储元阵列，可程序化保持于该数据保持构件的输入数据；以及
地址产生构件，回应于该第一内部时脉信号来产生列地址，
其中回应该第一内部时脉信号，将列地址供给至该逻辑电路，
回应该第二内部时脉信号，将列地址供给至该数据保持构件。
2.如权利要求1所述的半导体存储装置，其特征在于，更包括：
延迟电路，延迟该第一内部时脉信号，输出该第二内部时脉信号，
其中该延迟电路的延迟时间会比该逻辑电路输出数据至数字线所需的时间更长。
3.如权利要求1所述的半导体存储装置，其特征在于，该数据保持构件更包括：
解码构件，解码列地址来产生列选择信号，
其中通过该列选择信号来驱动列选择晶体管，使数字线电连接该数据保持构件。
4.如权利要求3所述的半导体存储装置，其特征在于，该解码构件包括：
触发器，回应于该第二内部时脉信号，保持该地址产生构件所产生的列地址。
5.如权利要求1至4任一权利要求所述的半导体存储装置，其特征在于，该逻辑电路包括：
写入放大器，用以输出差动数据至数字线。
6.如权利要求1至4任一权利要求所述的半导体存储装置，其特征在于，该半导体存储装置是搭载了序列接口机能的NAND型闪存，第一内部时脉信号是回应于外部时脉信号而产生。
7.一种数据设定方法，其特征在于，将外部端子输入的输入数据设定到半导体存储装置内，包括：
将输入数据载入多个位宽的数据总线的步骤；
回应于第一内部时脉信号，将该内部数据总线上的输入数据输出到列地址所选择的数字线的步骤；以及
回应于延迟该第一内部时脉信号的第二内部时脉信号，将该数字线的数据保持于列地址所选择的列的保持电路的步骤，
其中该输出步骤是使用回应于该第一内部时脉信号而被供给的列地址，该保持步骤是使用回应于该第二内部时脉信号而被供给的列地址。
8.如权利要求7所述的数据设定方法，其特征在于，该第二内部时脉信号的延迟时间会比该输出步骤输出数据至数字线所需的时间更长。
9.如权利要求7所述的数据设定方法，其特征在于，该载入步骤会回应于外部时脉信号而载入输入数据，该第一内部时脉信号会回应外部时脉信号而产生。
10.如权利要求7至9任一权利要求所述的数据设定方法，其特征在于，更包括：
将设定的输入数据程序化到存储元阵列的选择页的步骤。
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