CN108292286A

CN108292286A - 用于等待时间敏感的掩蔽写入的全掩码部分比特字段（fm-pbf）技术

Info

Publication number: CN108292286A
Application number: CN201680068170.0A
Authority: CN
Inventors: L·J·米什拉; R·韦斯特费尔特; H·D·奥沙尔
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2015-11-24
Filing date: 2016-11-09
Publication date: 2018-07-17
Also published as: US9990317B2; EP3380944A1; WO2017091355A1; US20170147521A1; JP2018538617A

Abstract

提供了用于数据通信的系统、方法和装置。一种装置可以被配置为生成分组中的掩码字段，该分组要通过接口被传送到从设备，该掩码字段具有第一数目个比特，在分组中提供控制比特字段，该控制比特字段具有第二数目个比特，其中比特的第二数目少于比特的第一数目，并且通过接口传送该分组。该分组可以被定址到从设备的控制寄存器。该控制寄存器可以具有第一数目个比特。控制比特字段中的每个比特可对应于控制寄存器中由掩码字段标识的比特。

Description

用于等待时间敏感的掩蔽写入的全掩码部分比特字段(FM- PBF)技术

相关申请的交叉引用

本申请要求于2015年11月24日在美国专利商标局提交的临时申请No.62/259,543以及于2016年11月8日在美国专利商标局提交的非临时申请No.15/346,602的优先权和权益，这两件申请的全部内容通过援引纳入于此。

背景

领域

本公开一般涉及通信设备，尤其涉及连接装置内的集成电路设备的通信链路。

背景技术

串行接口已经成为用于在各种装置中的集成电路(IC)设备之间进行数字通信的优选方法。例如，移动通信装备可使用IC设备(包括射频收发机、相机、显示器系统、用户接口、控制器、存储器等)来执行某些功能并提供能力。业内已知的通用串行接口包括集成电路间(I2C或I²C)串行总线及其衍生物和替换物，其包括由移动行业处理器接口(MIPI)联盟定义的接口，诸如I3C和射频前端(RFFE)接口。

在一个示例中，I2C串行总线是旨在用于将低速外围设备连接至处理器的串行单端计算机总线。一些接口提供多主控总线，其中两个或更多个设备可以用作在串行总线上传送的不同消息的总线主控方。在另一示例中，RFFE接口定义了用于控制各种射频(RF)前端设备(包括功率放大器(PA)、低噪声放大器(LNA)、天线调谐器、滤波器、传感器、功率管理设备、开关等)的通信接口。这些设备可共处于单个集成电路(IC)中或者被提供在多个IC设备中。在移动通信设备中，多个天线和无线电收发机可支持多个并发RF链路。某些功能可以在各前端设备之间共享，并且RFFE接口使用多主控方、多从动方配置来实现收发机的并发和/或并行操作。

随着对设备之间的改进通信的需求持续增加，存在对用于管理RF前端设备之间的接口的协议和方法的改进的需要。

概述

本公开的某些方面涉及用于实现和管理可在各种装置的IC设备之间使用的数字通信接口的系统、装置、方法和技术。

在本公开的各个方面，由作为总线主控设备操作的设备执行的方法可以包括：生成分组中的掩码字段，该分组要通过接口被传送到从设备，该掩码字段具有第一数目个比特，在该分组中提供控制比特字段，该控制比特字段具有第二数目个比特，而比特的第二数目少于比特的第一数目，其中通过以下操作生成掩码字段以标识从设备中控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第一比特值，以及通过接口传送该分组。该分组可以被定址到从设备的控制寄存器。该控制寄存器可以具有第一数目个比特。控制比特字段中的每个比特可对应于控制寄存器中由掩码字段标识的比特位置。

在本公开的各个方面，一种装置可被适配为：生成分组中的掩码字段，该分组要通过接口被传送到从设备，该掩码字段具有第一数目个比特，在该分组中提供控制比特字段，该控制比特字段具有第二数目个比特，而比特的第二数目少于比特的第一数目，其中生成掩码字段以标识在从设备的控制寄存器中的至少一个比特位置，其中通过以下操作生成掩码字段以标识从设备中控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第一比特值，以及通过接口传送该分组。该分组可以被定址到从设备的控制寄存器。该控制寄存器可以具有第一数目个比特。控制比特字段中的每个比特可对应于控制寄存器中由掩码字段标识的比特位置。

在本公开的各个方面，一种装备可具有：用于生成分组中的掩码字段的装置，该分组要通过接口被传送到从设备，该掩码字段具有第一数目个比特，用于在该分组中提供控制比特字段的装置，该控制比特字段具有第二数目个比特，而比特的第二数目少于比特的第一数目，其中生成掩码字段以标识在从设备的控制寄存器中的至少一个比特位置，其中通过以下操作生成掩码字段以标识从设备中控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第一比特值，以及用于通过接口传送该分组的装置。该分组可以被定址到从设备的控制寄存器。该控制寄存器可以具有第一数目个比特。控制比特字段中的每个比特可对应于控制寄存器中由掩码字段标识的比特位置。

在本公开的各种方面，公开了一种处理器可读存储介质。该存储介质可以是非瞬态存储介质并且可存储代码，该代码在由一个或多个处理器执行时使得一个或多个处理器生成分组中的掩码字段，该分组要通过接口被传送到从设备，该掩码字段具有第一数目个比特，在该分组中提供控制比特字段，该控制比特字段具有第二数目个比特，而比特的第二数目少于比特的第一数目，其中通过以下操作生成掩码字段以标识从设备中控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第一比特值，以及通过接口传送该分组。该分组可以被定址到从设备的控制寄存器。该控制寄存器可以具有第一数目个比特。控制比特字段中的每个比特可对应于控制寄存器中由掩码字段标识的比特位置。

在本公开的各个方面，由耦合到总线的从设备执行的方法可以包括：从总线接收分组，其中该分组被定址到从设备的控制寄存器并且包括掩码字段和控制比特字段，该掩码字段具有比控制比特字段更多的比特数，标识掩码字段中具有第一值的至少一个比特，在控制比特字段中检测与掩码字段中具有第一值的该至少一个比特对应的至少一个比特，基于控制比特字段中的该至少一个比特获得要写入控制寄存器的负载值，以及将该负载值写入控制寄存器，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值。

在本公开的各个方面，一种装置可适配为：从总线接收分组，其中该分组被定址到从设备的控制寄存器并且包括掩码字段和控制比特字段，该掩码字段具有比控制比特字段更多的比特数，标识掩码字段中具有第一值的至少一个比特，在控制比特字段中检测与掩码字段中具有第一值的该至少一个比特对应的至少一个比特，基于控制比特字段中的该至少一个比特获得要写入控制寄存器的负载值，以及将该负载值写入控制寄存器，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值。

在本公开的各个方面，一种装备可具有：用于从总线接收分组的装置，其中该分组被定址到从设备的控制寄存器并且包括掩码字段和控制比特字段，该掩码字段具有比控制比特字段更多的比特数，用于标识掩码字段中具有第一值的至少一个比特的装置，用于在控制比特字段中检测与掩码字段中具有第一值的该至少一个比特对应的至少一个比特的装置，用于基于控制比特字段中的该至少一个比特获得要写入控制寄存器的负载值的装置，以及用于将该负载值写入控制寄存器的装置，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值。

在本公开的一方面，公开了一种处理器可读存储介质。存储介质可以是非瞬态存储介质并且可存储代码，该代码在由一个或多个处理器执行时使得一个或多个处理器从总线接收分组，其中该分组被定址到从设备的控制寄存器并且包括掩码字段和控制比特字段，该掩码字段具有比控制比特字段更多的比特数，标识掩码字段中具有第一值的至少一个比特，在控制比特字段中检测与掩码字段中具有第一值的该至少一个比特对应的至少一个比特，基于控制比特字段中的该至少一个比特获得要写入控制寄存器的负载值，以及将该负载值写入控制寄存器，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值。

附图简述

图1描绘了包括RF前端并且可根据本文所公开的某些方面来适配的装置。

图2是解说采用RFFE总线来耦合各种前端设备的设备的框图。

图3是解说根据本文所公开的某些方面的采用IC设备之间的数据链路的装置的系统架构的示例的示图。

图4是解说其中可使用掩蔽写入操作的装置的示例的示图。

图5解说了可被传送以将控制比特写入图4的从设备中的寄存器的分组。

图6解说了根据本文公开的某些方面的全掩码部分比特字段(FM-PBF)分组的示例。

图7解说了根据本文公开的某些方面的使单个比特被写入控制寄存器的FM-PBF写入分组。

图8解说了根据本文公开的某些方面的使多个比特被写入控制寄存器的FM-PBF写入分组。

图9解说了根据本文所公开的某些方面的FM-PBF写入分组处理的示例。

图10解说了从根据本文公开的某些方面执行的FM-PBF写入获得的等待时间的减少。

图11是解说采用可根据本文所公开的某些方面适配的处理电路的装置的示例的框图。

图12是在根据本文所公开的某些方面适配的总线主控设备处执行的数据通信的方法的流程图。

图13是解说用于传送方装置且采用根据本文所公开的某些方面适配的处理电路的硬件实现的示例的示图。

图14是在根据本文所公开的某些方面适配的从设备处执行的数据通信的方法的流程图。

图15是解说用于接收方装置且采用根据本文所公开的某些方面适配的处理电路的硬件实现的示例的示图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出了众所周知的结构和组件以避免湮没此类概念。

现在将参照各种装置和方法给出电信系统的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。

具有多个IC设备子组件的装置的示例

本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了可采用IC设备之间的通信链路的装置100。在一示例中，装置100可以是通信设备。装置100可以包括具有可使用第一通信链路来耦合的两个或更多个IC设备104、106的处理电路。一个IC设备可以是射频(RF)前端106，该RF前端106可操作为使得装置能够通过一个或多个天线108与无线电接入网、核心接入网、因特网和/或另一网络通信。该RF前端106可包括由第二通信链路耦合的多个设备，该第二通信链路可包括射频前端(RFFE)总线。

处理电路102可包括一个或多个专用IC(ASIC)设备。IC设备104可包括和/或耦合至一个或多个处理设备112、逻辑电路、一个或多个调制解调器110、以及处理器可读存储(诸如，可维持可由处理电路102上的处理器执行的指令和数据的存储器设备114)。处理电路102可由操作系统和应用编程接口(API)层中的一者或多者来控制，该API层支持并实现对驻留在存储介质中的软件模块的执行。存储器设备114可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或能够访问本地数据库或参数存储设备，该本地数据库或参数存储设备可维持用于配置和操作装置100的操作参数和其他信息。可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现本地数据库。处理电路还可以可操作地耦合到外部设备，诸如天线108、显示器120、操作者控件(诸如按钮124和/或集成或外部按键板122)、以及其他组件。

RFFE总线的概览

图2是解说设备202的示例的框图200，该设备202采用RFFE总线208来耦合各种前端设备212-217。调制解调器204也可耦合到RFFE总线208。调制解调器可与基带处理器206进行通信。所解说的设备202可以实施在以下一者或多者中：移动设备、移动电话、移动计算系统、电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、可穿戴计算和/或通信设备、电器等。在各种示例中，设备202可实现成具有一个或多个基带处理器206、调制解调器204、多个通信链路208、220、以及各种其他总线、设备、和/或不同功能性。

在图2中解说的示例中，RFFE总线208可耦合至RF集成电路(RFIC)212，其可包括配置并控制RF前端的某些方面的一个或多个控制器和/或处理器。RFFE总线208可将RFIC 212耦合至开关213、RF调谐器214、功率放大器(PA)215、低噪声放大器(LNA)216、以及功率管理模块217。

图3是解说设备300的架构的示例的示意性框图，该设备300可采用RFFE总线330来连接总线主控设备320₁-320_N以及从设备302和322₁-322_N。RFFE总线330可以根据应用需要来配置，并且对多条总线330的访问可被提供给设备320₁-320_N、302和322₁-322_N中的某些设备。在操作中，总线主控设备320₁-320_N之一可获得对总线的控制并且传送从标识符(从地址)以标识从设备302和322₁-322_N之一以参与通信事务。总线主控设备320₁-320_N可自从设备302和322₁-322_N读取数据和/或状态，并且可将数据写入存储器或者可配置从设备302和322₁-322_N。配置可涉及写入从设备302和322₁-322_N上的一个或多个寄存器或其他存储。

在图3中解说的示例中，耦合至RFFE总线330的第一从设备302可响应一个或多个总线主控设备320₁-320_N，该一个或多个总线主控设备320₁–320_N可从第一从设备302读取数据或者将数据写入第一从设备302。在一示例中，第一从设备302可包括或控制功率放大器(参见图2中的PA 215)，并且一个或多个总线主控设备320₁-320_N可不时地配置第一从设备302处的增益设置。

第一从设备302可包括配置寄存器306和/或其他存储设备324、处理电路和/或控制逻辑312、收发机310、以及为将第一从设备302耦合至RFFE总线330(例如，经由串行时钟线316和串行数据线318)所需要的数个线驱动器/接收器电路314a、314b。处理电路和/或控制逻辑312可包括处理器，诸如状态机、定序器、信号处理器或通用处理器。收发机310可包括一个或多个接收机310a、一个或多个发射机310c和某些共用电路310b，包括定时、逻辑和存储电路和/或设备在内。在一些实例中，收发机310可包括编码器和解码器、时钟和数据恢复电路和类似物。传送时钟(TXCLK)信号328可被提供给发射机310c，其中TXCLK信号328可被用来确定数据传输速率。

RFFE总线330通常被实现为串行总线，其中数据由发射机从并行转换成串行形式，该发射机传送作为串行比特流的经编码数据。接收机通过使用串-并转换器解串行化数据来处理所接收到的串行比特流。

在共享总线上的掩蔽写入

本文所公开的某些方面涉及可在期望低等待时间响应和/或可由多个总线主控方写入、修改或以其他方式定址单个资源的某些应用中使用的掩蔽写入操作。图4解说了其中可使用掩蔽写入操作的装置400的示例。该装置400可以例如被提供在移动通信设备中，并且可包括两个或更多个总线主控设备402、404以及由串行总线408通信地耦合的至少一个从设备406。该串行总线可以是I2C总线、相机控制接口(CCI)总线、I3C总线、或RFFE总线、或者适用于装置400的应用和功能的任何其他总线。

在一示例中，串行总线408遵循或符合用于RFFE总线的MIPI联盟规范。总线主控设备402、404可包括调制解调器、应用处理器或控制器。在该示例中，从设备406可以是功率放大器，但是本文所公开的原理适用于其他类型的从设备。从设备406可以包括处理器416、存储设备414以及一个或多个功能电路或模块412。在功率放大器的示例中，功能电路或模块412可以包括增益控制电路。从设备406可使用配置电路和模块412来配置，该配置电路和模块412可以包括参数存储器，该参数存储器包括通过串行总线408由总线主控设备402、404可写入和/或可读取的控制寄存器420。在一些实例中，控制寄存器420可以是8比特寄存器(b0-b7)，其中第一组比特422仅由第一总线主控设备402配置，第二组比特424是仅由第二总线主控设备404配置的某些比特，而第三组比特426包括未使用的比特或由第一总线主控设备402和第二总线主控设备404配置的比特。可使用掩蔽写入操作来允许第一总线主控设备402写第一组比特422而不影响控制寄存器420中的其他比特424、426，以及允许第二总线主控设备404写第二组比特424而不影响控制寄存器420中的其他比特422、426。

图5解说了例如，可被传送以将控制比特写入从设备406中的寄存器420的分组500。该分组500包括两个8比特字段502、504。掩码字段502具有与控制寄存器420相同的宽度，并且响应于分组500来指示要写入或修改的比特。在一示例中，在掩码字段502中具有值‘1’的比特指示控制寄存器420中响应于分组500而被写入或修改的比特位置，而在掩码字段502中具有值‘0’的比特指示控制寄存器420中不受对分组500的响应影响的比特位置。控制比特字段504具有与控制寄存器420相同的宽度，并且携带要被写入控制寄存器420中的对应比特位置的值。

参考图5中的数据流图510，掩码字段502中的每个比特由门控功能512使用，该门控功能512对控制比特字段504中对应比特操作以产生选择性地修改控制寄存器420中的对应比特的比特更新值514。在一示例中，由掩码字段502的比特控制的门控功能512可以防止控制寄存器420的对应输入的锁存，其使得控制寄存器420忽略针对受影响比特的写入操作。在另一示例中，由掩码字段502的比特控制的门控功能512可以在掩蔽写入操作期间在存储于控制寄存器420中的当前比特值与控制比特字段504上的对应比特值之间进行选择。在该示例中，8比特掩码字段502和8比特控制比特字段504被用于对8比特控制寄存器420执行掩蔽写入操作。也就是说，无论是1比特被修改还是8比特被修改，都需要16比特传输。

全掩码部分比特字段写入

根据本文所公开的某些方面的装置可采用可以提供减小的等待时间的经修改的掩蔽写入操作。在一示例中，全掩码部分比特字段(FM-PBF)掩蔽写入操作可以减少在用于配置或控制从设备406的操作的写入操作中传送的比特数目。

参考图6，FM-PBF写入分组600使用具有第一数目个比特的固定全长度掩码字段602，同时提供仅包括影响控制寄存器420的比特(第二数目个比特)的控制比特字段604。因此，控制比特字段604的长度基于要执行的掩蔽写入的性质而变化。图6解说了可以在总线上传送的FM-PBF写入分组600的不同配置606-613。使用FM-PBF写入分组600获得的等待时间减少是要修改的比特数目的函数。第一配置606可用于写控制寄存器420的所有8比特，而其他配置607-613用于写控制寄存器420的少于8比特。第一配置606可使用16比特传输以写控制寄存器420的所有8比特，而第八配置613使用16比特传输来写控制寄存器420的1比特。

在FM-PBF写入分组600中，掩码字段602中给定掩码比特位置处的比特值意味着在控制比特字段604中存在或不存在对应的控制比特。在掩码字段602中的比特的含义可以表示如下：

MF-Dx＝1＝>CF-Dx在掩蔽写入分组600中是可用的，

MF-Dx＝0＝>CF-Dx在掩蔽写入分组600中是不可用的。

当在掩蔽写入分组600中CF-Dx比特不可用时，控制寄存器420中的对应比特不受执行掩蔽写入操作的影响。当CF-Dx比特可用时，值(‘0’或‘1’)可被写入控制寄存器420的对应比特位置。

FM-PBF写入技术的某些方面可以在低等待时间环境(包括在RF前端中)中找到应用。

全掩码部分比特字段写入的示例

图7和8解说了FM-PBF写入操作的示例。图7解说了使得单个比特被写入控制寄存器710的FM-PBF写入分组700、720。在第一FM-PBF写入分组700中，‘1’出现在掩码字段702的MF-D3 712的比特位置中，其指示控制比特字段704中的控制比特714的可用性。在该示例中，在控制比特字段704中提供设置为‘1’值的单个比特。掩码字段702的其余比特被设置为‘0’，其指示控制比特字段704中没有其他比特可用于写入控制寄存器710。响应于第一FM-PBF写入分组700执行的FM-PBF写入，使得‘1’716被写入控制寄存器710的R3比特。

在第二FM-PBF写入分组720中，‘1’出现在掩码字段722的MF-D3 712的比特位置中，其指示控制比特字段724中的控制比特732的可用性。在该示例中，在控制比特字段724中提供设置为‘0’值的单个比特。掩码字段722的其余比特被设置为‘0’，其指示控制比特字段724中没有其他比特可用于写入控制寄存器710。响应于第二FM-PBF写入分组720执行的FM-PBF写入，使得‘0’734被写入控制寄存器716的R3比特。

图8解说了使得多个比特写入控制寄存器810、830的FM-PBF写入分组800、820。在第一FM-PBF写入分组800中，‘1’出现在掩码字段802的MF-D6比特位置812a和MF-D3比特位置812b中，其指示控制比特字段804中的两个控制比特814a、814b的可用性。在该示例中，第一控制比特814a被设置为‘1’值而第二控制比特814b被设置为‘0’值。掩码字段802的其余比特被设置为‘0’，其指示控制比特字段804中没有其他比特可用于写入控制寄存器810。响应于第一写入分组800执行的FM-PBF写入，使得‘1’816a被写入控制寄存器810的R6比特而‘0’816b被写入控制寄存器810的R3比特。

在第二FM-PBF写入分组820中，‘1’出现在掩码字段822的MF-D7比特位置832a、MF-D2比特位置832b和MF-D0比特位置812c中，其指示控制比特字段824中的三个控制比特834a、834b、834c的可用性。在该示例中，第一控制比特834a被设置为‘1’值，第二控制比特834b被设置为‘1’值而第三控制比特834c被设置为‘0’值。掩码字段822的其余比特被设置为‘0’，其指示控制比特字段824中没有其他比特可用于写入控制寄存器830。响应于第一写入分组820执行的FM-PBF写入，使得‘1’836a被写入控制寄存器810的R7比特，‘1’836b被写入控制寄存器830的R2比特，而‘0’836c被写入控制寄存器830的R0比特。

再次参考图4中所解说的示例，总线主控方402或404可能希望配置作为放大器操作的从设备406。总线主控方402或404可将FM-PBF写入分组700、720和/或820的序列发送到从设备406的控制寄存器以配置放大器的操作。第一FM-PBF写入分组720可使得‘0’值被写入控制寄存器的启用字段，从而在配置期间禁用放大器。第二FM-PBF写入分组820可使得放大器的增益被调整，而第三FM-PBF写入分组700可在延迟之后被发送，以使得‘1’值被写入控制寄存器的启用字段，从而启用放大器。可提供第二和第三FM-PBF写入分组820、700之间的延迟以允许放大器在增益已经改变之后稳定。

处理全掩码部分比特字段写入分组的示例

图9解说了使用过程920的一个示例并且根据本文所公开的某些方面的FM-PBF写入分组处理900的示例。在该示例中，FM-PBF写入分组具有被设置为‘00100010’值的掩码字段902和被设置为‘01’的两比特控制比特字段904。负载值寄存器906可以用于构建要被写入FM-PBF写入分组所定址的目标控制寄存器的值。如框922所示，在从最高有效位(MSB)到最低有效位(LSB)的方向908上解析FM-PBF写入分组的掩码字段902。解析可包括检查当前比特以确定在控制比特字段904中是否提供对应的比特。在该示例中，掩码字段902的两个比特912、914被设置为‘1’，指示在控制比特字段904中存在对应的比特。当掩码字段902的当前比特被置位(设置为'1')时，控制比特字段中的下一值可以被移出并且被存储在负载值寄存器906的当前比特位置(对应于掩码字段902中的当前比特位置)。当掩码字段902的当前比特被清零(设置为‘0’)时，可以在负载值寄存器906的当前比特位置中存储‘1’值。掩码字段902的当前比特和负载值寄存器906随后可以前进。

如框924所示，当掩码字段902的解析已经完成时，可以读取当前目标控制寄存器内容(TCRC)。在框926处，随后可通过在负载值寄存器906中执行TCRC与掩蔽控制字段数据(MCFD)的逻辑和使得负载值寄存器906取值：MCFD&&TCRC来，获得最终负载值。在框928处，可以将负载值寄存器的内容写入目标控制寄存器。

图10包括了从根据本文公开的某些方面执行的FM-PBF写入获得的等待时间的减少的表1000、1020。在第一表1000中，等待时间的减少被显示为与用于8比特掩码、8比特控制寄存器的常规掩蔽写入操作的比较，并且针对修改的不同比特数目示出差异。在第二表1020中，等待时间的减少被显示为与用于16比特掩码、16比特控制寄存器的常规掩蔽写入操作的比较，并且针对修改的不同比特数目示出差异。

处理电路和方法的示例

图11是解说采用可被配置为执行本文所公开的一个或多个功能的处理电路1102的装置1100的硬件实现的简化示例的概念图。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1102来实现。处理电路1102可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1104。处理器1104的示例包括：微处理器、微控制器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1104可包括执行特定功能并且可由软件模块1116之一来配置、扩增或控制的专用处理器。该一个或多个处理器1104可通过在初始化期间加载的软件模块1116的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1116来进一步配置。

在所解说的示例中，处理电路1102可以用由总线1110一般化地表示的总线架构来实现。取决于处理电路1102的具体应用和整体设计约束，总线1110可包括任何数目的互连总线和桥接器。总线1110将各种电路链接在一起，包括一个或多个处理器1104、以及存储1106。存储1106可包括存储器设备和大容量存储设备，并且在本文中可被称为计算机可读介质和/或处理器可读介质。总线1110还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1108可提供总线1110与一个或多个收发机1112之间的接口。可针对处理电路所支持的每种联网技术来提供收发机1112。在一些实例中，多种联网技术可共享收发机1112中出现的电路系统或处理模块中的一些或全部。每个收发机1112提供用于通过传输介质与各种其它装备通信的手段。取决于装置1100的本质，也可提供用户接口1118(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1110可直接或通过总线接口1108通信地耦合至总线1110。

处理器1104可负责管理总线1110和一般处理，包括执行存储在计算机可读介质(其可包括存储1106)中的软件。在这一方面，处理电路1102(包括处理器1104)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储1106可被用于存储由处理器1104在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。

处理电路1102中的一个或多个处理器1104可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1106中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储器1106可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储器1106还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其他合适介质。计算机可读介质和/或存储1106可驻留在处理电路1102中、处理器1104中、在处理电路1102外部、或跨包括该处理电路1102在内的多个实体分布。计算机可读介质和/或存储1106可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。

存储1106可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1116。软件模块1116中的每一者可包括在安装或加载到处理电路1102上并由一个或多个处理器1104执行时有助于运行时映像1114的指令和数据，该运行时映像1218控制一个或多个处理器1104的操作。在被执行时，某些指令可使得处理电路1102执行根据本文中所描述的某些方法、算法和过程的功能。

软件模块1116中的一些可在处理电路1102初始化期间被加载，并且这些软件模块1116可配置处理电路1102以实现本文所公开的各种功能的执行。例如，一些软件模块1116可配置处理器1104的内部设备和/或逻辑电路1122，并且可管理对外部设备(诸如，收发机1112、总线接口1108、用户接口1118、定时器、数学协处理器等)的访问。软件模块1116可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1102提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1112的访问、用户接口1118等。

处理电路1102的一个或多个处理器1104可以是多功能的，由此软件模块1116中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器1104可附加地被适配成管理响应于来自例如用户接口1118、收发机1112和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1104可被配置成提供多任务环境，藉此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1104服务的任务集。在一个示例中，多任务环境可使用分时程序1120来实现，该分时程序1120在不同任务之间传递对处理器1104的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1104的控制权返回给分时程序1120。当任务具有对一个或多个处理器1104的控制权时，处理电路有效地专用于由与控制方任务关联的功能所针对的目的。分时程序1120可包括操作系统、在循环基础上转移控制权的主环路、根据各功能的优先级化来分配对一个或多个处理器1104的控制权的功能、和/或通过将对一个或多个处理器1104的控制权提供给处置功能来对外部事件作出响应的中断驱动式主环路。

图12是使用串行通信链路进行通信的方法的流程图1200。该方法可以在用作总线主控方的设备(例如，图11的装置1100或图13的装置1300)处执行。

该设备可在要通过接口被传送到从设备的分组中生成掩码字段，其中该掩码字段具有第一数目个比特(例如，8比特或16比特)(1202)。该设备可生成掩码字段以标识从设备中控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置。例如，设备可在掩码字段的与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第一比特值(例如，比特值‘1’)。该设备进一步可通过在掩码字段的不与控制比特字段的比特要被写入其中的控制寄存器中的比特位置对应的每个比特位置中提供第二比特值(例如，比特值‘0’)来生成掩码字段。

该设备可以在分组中提供控制比特字段(1204)。控制比特字段具有第二数目个比特，其中比特的第二数目少于比特的第一数目。

该设备可通过接口来传送分组，其中该分组被定址到从设备的寄存器(1206)。控制寄存器具有第一数目个比特(例如，8个比特或16个比特)，其中控制比特字段中的每个比特对应于控制寄存器中由掩码字段标识的比特位置。

掩码字段中比特位置的定位可以独立于控制比特字段中比特位置的定位。即，掩码字段中的比特位置可与控制比特字段中的比特位置没有定位对应关系。此外，控制寄存器中比特位置的定位可以独立于控制比特字段中比特位置的定位。即，控制寄存器中的比特位置可与控制比特字段中的比特位置没有定位对应关系。然而，在一方面，掩码字段中的比特位置的定位直接对应于控制寄存器中比特位置的定位。

在一示例中，接口是RFFE接口，并且从设备可适配为执行RFFE设备的一个或多个功能。在另一示例中，接口是I3C接口。

图13是解说采用处理电路1302以支持与本公开的一个或多个方面(例如，与上述图12的方法有关的方面)相关的操作的装置1300的硬件实现的简化示例的图。该处理电路通常具有处理器1316，其可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1302可以用由总线1320一般化地表示的总线架构来实现。取决于处理电路1302的具体应用和整体设计约束，总线1320可包括任何数目的互连总线和桥接器。总线1320将包括一个或多个处理器和/或硬件模块(由处理器1316、模块或电路1304、1306和1308、可配置成通过连接器或导线1314通信的线/总线接口电路1312、以及计算机可读存储介质1318表示)的各种电路链接在一起。总线1320还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。

处理器1316负责一般性处理，包括执行存储在计算机可读存储介质1318上的代码/指令。该代码/指令在由处理器1316执行时使处理电路1302执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器1316在执行软件时操纵的数据，包括从通过连接器或导线1314传送的码元解码得来的数据，连接器或导线2814可被配置为数据通道和时钟通道。处理电路1302进一步包括模块/电路1304、1306和1308中的至少一者。各模块/电路1304、1306和1308可以是在处理器1316中运行的软件模块、驻留/存储在计算机可读存储介质1318中的软件模块、耦合至处理器1316的一个或多个硬件模块、或其某种组合。模块/电路1304、1306、和/或1308可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1300包括掩码字段生成模块和/或电路1304，其被配置为在要通过接口电路1312被传送到通信链路的从设备的分组中生成掩码字段，控制比特字段生成模块和/或电路1306，其被配置为在分组中提供控制比特字段，以及分组传输模块和/或电路1308，其被配置为通过接口电路1312传送分组。

图14是使用串行通信链路进行通信的方法的流程图1400。该方法可以在耦合到总线的从设备(例如，图11的装置1100或图15的装置1500)处执行。

从设备可以从总线接收分组(1402)。分组可以被定址到从设备的控制寄存器。分组可以包括掩码字段和控制比特字段。该掩码字段可以具有比控制比特字段更多数目个比特。例如，掩码字段可以包括8个比特，而控制比特字段可以包括少于8个比特。替换地，掩码字段可以包括16个比特，而控制比特字段可以包括少于16个比特。

从设备可以识别掩码字段中具有第一值的至少一个比特(例如，数个具有设置为‘1’的比特值的掩码字段比特)(1404)。从设备可进一步在控制比特字段中检测与掩码字段中具有第一值的至少一个比特对应的至少一个比特(1406)。

从设备可基于控制比特字段中的至少一个比特来获得要写入控制寄存器的负载值(1408)。此后，从设备可将负载值写入控制寄存器，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值(1410)。

在本公开的一方面中，从设备通过读取控制寄存器以获得控制寄存器的初始值并且通过将控制比特字段中的至少一个比特与控制寄存器的初始值合并以获得经合并的值，来获得负载值。此外，从装置通过将经合并的值写入控制寄存器使得控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置与控制比特字段中该关联比特合并，来将负载值写入控制寄存器。在一些示例中，通过将经合并的值写入控制寄存器，来仅影响控制寄存器中由掩码字段标识为对应于控制比特字段中比特的比特。

在一示例中，从设备进一步通过将控制比特字段中的每个比特写入由掩码字段的对应比特位置中的第一值标识的比特位置处的掩蔽字(例如，由掩码字段的对应比特位置中的值‘1’标识的比特位置)，并且将预定义的掩蔽比特值(例如，掩蔽比特值‘0’或‘1’)写入掩蔽字中由掩码字段的对应比特位置中的第二值标识的掩码字中的每个比特位置(例如，由掩码字段的对应比特位置中值'0'标识的比特位置)，来获得负载值。从设备随后使用掩蔽字将控制比特字段中的至少一个比特与控制寄存器的初始值合并。从设备可以通过执行控制寄存器的初始值和掩蔽字之间的逻辑和操作以生成经合并的值，来将控制比特字段中的至少一个比特与控制寄存器的初始值合并。替换地，从设备可以将通过执行控制寄存器的初始值和掩蔽字之间的逻辑或操作以生成经合并的值，来将控制比特字段中的至少一个比特与控制寄存器的初始值合并。

在一些示例中，掩码字段中比特位置的定位是独立于控制比特字段中比特位置的定位的。即，掩码字段中的比特位置与控制比特字段中的比特位置没有定位对应关系。此外，控制寄存器中比特位置的定位是独立于控制比特字段中比特位置的定位的。即，控制寄存器中的比特位置与控制比特字段中的比特位置没有定位对应关系。然而，在一方面，掩码字段中的比特位置的定位直接对应于控制寄存器中比特位置的定位。

在一示例中，总线是RFFE总线，并且从设备可适配为执行RFFE前端的一个或多个功能。在另一示例中，总线是I3C总线。

图15是解说采用处理电路1500以支持与本公开的一个或多个方面(例如，与上述图14的方法有关的方面)相关的操作的装置1502的硬件实现的简化示例的图。该处理电路通常具有处理器1516，其可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1502可以用由总线1520一般化地表示的总线架构来实现。取决于处理电路1502的具体应用和整体设计约束，总线1520可包括任何数目的互连总线和桥接器。总线1520将包括一个或多个处理器和/或硬件模块(由处理器1516、模块或电路1504、1506和1508、可配置成通过连接器或导线1512通信的线/总线接口电路1514、以及计算机可读存储介质1518表示)的各种电路链接在一起。总线1520还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。

处理器1516负责一般性处理，包括执行存储在计算机可读存储介质1518上的代码/指令。该代码/指令在由处理器1516执行时使处理电路1502执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器1516在执行软件时操纵的数据，包括从通过连接器或导线1514传送的码元解码得来的数据，连接器或导线2814可被配置为数据通道和时钟通道。处理电路1502进一步包括模块/电路1504、1506和1508中的至少一者。各模块/电路1504、1506和1508可以是在处理器1516中运行的软件模块、驻留/存储在计算机可读存储介质1518中的软件模块、耦合至处理器1516的一个或多个硬件模块、或其某种组合。模块/电路1504、1506、和/或1508可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1500包括分组接收模块和/或电路1504，其被配置为从总线1520的连接器或线路1514接收分组，其中该分组被定址到装置1500的控制寄存器并且包括掩码字段和控制比特字段，该掩码字段具有比控制比特字段更多的数目个比特。装置1500进一步包括负载值获取模块和/或电路1506，其被配置为识别掩码字段中具有第一值的至少一个比特，在控制比特字段中检测与掩码字段中具有第一值的至少一个比特对应的至少一个比特，并且基于控制比特字段中的至少一个比特来获得要写入控制寄存器的负载值。装置1500还包括控制寄存器管理模块和/或电路1508，其被配置为将负载值写入控制寄存器，其中控制寄存器中由掩码字段标识为对应于控制比特字段中的关联比特的每个比特位置包含基于控制比特字段中该关联比特的比特值。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是“一个或多个”。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于......的装置”来明确叙述的。

Claims

1.一种在作为总线主控方操作的设备处执行的方法，包括：

生成分组中的掩码字段，该分组要通过接口传送到从设备，所述掩码字段具有第一数目个比特；

在所述分组中提供控制比特字段，所述控制比特字段具有第二数目个比特，其中比特的所述第二数目少于比特的所述第一数目；

其中通过以下操作生成掩码字段以标识所述从设备中所述控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与所述控制比特字段的比特要被写入其中的所述控制寄存器中的比特位置对应的每个比特位置中提供第一比特值；

通过所述接口传送所述分组，其中所述分组被定址到所述从设备的所述控制寄存器，所述控制寄存器具有所述第一数目个比特，

其中所述控制比特字段中的每个比特对应于所述控制寄存器中由所述掩码字段标识的比特位置。

2.如权利要求1所述的方法，其特征在于，通过在所述掩码字段的不与所述控制比特字段的比特要被写入其中的所述控制寄存器中的比特位置对应的每个比特位置中提供第二比特值来进一步生成所述掩码字段。

3.如权利要求1所述的方法，其特征在于：

所述掩码字段中比特位置的定位是独立于所述控制比特字段中比特位置的定位的；

所述控制寄存器中比特位置的定位是独立于所述控制比特字段中比特位置的所述定位的。

4.如权利要求1所述的方法，其特征在于，所述掩码字段中的比特位置的定位直接对应于所述控制寄存器中比特位置的定位。

5.如权利要求1所述的方法，其特征在于，所述接口是射频前端(RFFE)接口。

6.如权利要求1所述的方法，其特征在于，所述从设备被配置为执行射频(RF)前端的一个或多个功能。

7.如权利要求1所述的方法，其特征在于，所述接口是I3C接口。

8.一种总线主控装置，包括：

接口电路，其被配置为将所述总线主控装置耦合到串行总线；以及

处理电路，其被配置为：

生成分组中的掩码字段，所述分组要通过所述接口电路传送到从设备，所述掩码字段具有第一数目个比特，

在所述分组中提供控制比特字段，所述控制比特字段具有第二数目个比特，其中比特的所述第二数目少于比特的所述第一数目，

其中通过以下操作生成掩码字段以标识所述从设备中所述控制比特字段的至少一个比特要被写入其中的控制寄存器中的至少一个比特位置：在掩码字段的与所述控制比特字段的比特要被写入其中的所述控制寄存器中的比特位置对应的每个比特位置中提供第一比特值，以及

通过所述接口电路传送所述分组，其中所述分组被定址到所述从设备的所述控制寄存器，所述控制寄存器具有所述第一数目个比特，

9.如权利要求8所述的装置，其特征在于，被配置为生成所述掩码字段的所述处理电路被进一步配置为：

在所述掩码字段的不与所述控制比特字段的比特要被写入其中的所述控制寄存器中的比特位置对应的每个比特位置中提供第二比特值。

10.如权利要求8所述的装置，其特征在于，

所述掩码字段中比特位置的定位是独立于所述控制比特字段中比特位置的定位的；以及

11.如权利要求8所述的装置，其特征在于，所述掩码字段中的比特位置的定位直接对应于所述控制寄存器中比特位置的定位。

12.如权利要求8所述的装置，其特征在于，所述接口电路被配置为作为射频前端(RFFE)接口来操作，并且其中所述从设备被配置为执行射频(RF)前端的一个或多个功能。

13.如权利要求8所述的装置，其特征在于，所述接口电路被配置为作为I3C接口操作。

14.一种在耦合至总线的从设备处执行的方法，包括：

从所述总线接收分组，其中所述分组被定址到所述从设备的控制寄存器并且包括掩码字段和控制比特字段，所述掩码字段具有比所述控制比特字段更多的比特数目；

标识所述掩码字段中具有第一值的至少一个比特；

在所述控制比特字段中检测与所述掩码字段中具有所述第一值的至少一个比特对应的至少一个比特；

基于所述控制比特字段中的至少一个比特来获得要写入所述控制寄存器的负载值；以及

将所述负载值写入所述控制寄存器，其中所述控制寄存器中由所述掩码字段标识为对应于所述控制比特字段中的关联比特的每个比特位置包含基于所述控制比特字段中所述关联比特的比特值。

15.如权利要求14所述的方法，其特征在于：

获得所述负载值包括：

读取所述控制寄存器以获得所述控制寄存器的初始值，以及

将所述控制比特字段中的至少一个比特与所述控制寄存器的所述初始值合并以获得经合并的值；以及

将所述负载值写入所述控制寄存器包括：

将所述经合并的值写入所述控制寄存器，使得所述控制寄存器中由所述掩码字段标识为对应于所述控制比特字段中的所述关联比特的每个比特位置与所述控制比特字段中的所述关联比特合并。

16.如权利要求15所述的方法，其特征在于，通过将所述经合并的值写入所述控制寄存器，来仅影响所述控制寄存器中由所述掩码字段标识为对应于所述控制比特字段中比特的比特。

17.如权利要求15所述的方法，其特征在于，获得所述负载值进一步包括：

将所述控制比特字段中的每个比特写入由所述掩码字段的对应比特位置中的所述第一值标识的比特位置处的掩蔽字；

将预定义的掩蔽比特值写入所述掩蔽字中由所述掩码字段的对应比特位置中的第二值标识的每个比特位置；以及

使用所述掩蔽字将所述控制比特字段中的至少一个比特与所述控制寄存器的所述初始值合并。

18.如权利要求17所述的方法，其特征在于，将所述控制位字段中的至少一个比特与所述控制寄存器的所述初始值合并包括：

执行所述控制寄存器的所述初始值与所述掩蔽字之间的逻辑和操作以生成所述经合并的值。

19.如权利要求17所述的方法，其特征在于，将所述控制位字段中的至少一个比特与所述控制寄存器的所述初始值合并包括：

执行所述控制寄存器的所述初始值与所述掩蔽字之间的逻辑或操作以生成所述经合并的值。

20.如权利要求14所述的方法，其特征在于：

21.如权利要求14所述的方法，其特征在于，所述掩码字段中的比特位置的定位直接对应于所述控制寄存器中比特位置的定位。

22.如权利要求14所述的方法，其特征在于，所述总线是射频前端(RFFE)总线，并且其中所述从设备被配置为执行射频(RF)前端的一个或多个功能。

23.如权利要求14所述的方法，其特征在于，所述总线是I3C总线。

24.一种从设备，包括：

接口电路，其被配置为将所述从设备耦合到串行总线；以及

处理电路，其被配置为：

经由所述接口电路从所述总线接收分组，其中所述分组被定址到所述从设备的控制寄存器并且包括掩码字段和控制比特字段，所述掩码字段具有比所述控制比特字段更多的比特数目；

标识所述掩码字段中具有第一值的至少一个比特，

在所述控制比特字段中检测与所述掩码字段中具有所述第一值的至少一个比特对应的至少一个比特，

基于所述控制比特字段中的至少一个比特来获得要写入所述控制寄存器的负载值，以及

25.如权利要求24所述的从设备，其特征在于：

被配置为获取所述负载值的所述处理电路被配置为：

读取所述控制寄存器以获得所述控制寄存器的初始值，以及

将所述控制位字段中的至少一个比特与所述控制寄存器的所述初始值合并以获得经合并的值；以及

被配置为将所述负载值写入所述控制寄存器的所述处理电路被配置为：

26.如权利要求25所述的从设备，其特征在于，通过将所述经合并的值写入所述控制寄存器，来仅影响所述控制寄存器中由所述掩码字段标识为对应于所述控制比特字段中比特的比特。

27.如权利要求25所述的从设备，其特征在于，被配置为获得所述负载值的所述处理电路被进一步配置为：

执行所述控制寄存器的所述初始值与所述掩蔽字之间的逻辑和操作或逻辑或操作以生成所述经合并的值。

28.如权利要求24所述的从设备，其特征在于：

所述控制寄存器中比特位置的定位是独立于所述控制比特字段中比特位置的所述定位的；以及

所述掩码字段中的所述比特位置的定位直接对应于所述控制寄存器中的所述比特位置的定位。

29.如权利要求24所述的从设备，其特征在于，所述串行总线是射频前端(RFFE)总线，并且其中所述从设备被适配为执行射频(RF)前端的一个或多个功能。

30.如权利要求24所述的从设备，其特征在于，所述串行总线是I3C总线。