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CN108282162A - 抖动容限提高的时钟和数据恢复电路 - Google Patents

抖动容限提高的时钟和数据恢复电路 Download PDF

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CN108282162A CN201810011979.0A CN201810011979A CN108282162A CN 108282162 A CN108282162 A CN 108282162A CN 201810011979 A CN201810011979 A CN 201810011979A CN 108282162 A CN108282162 A CN 108282162A
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Abstract

本发明提供一种抖动容限提高的时钟和数据恢复电路。时钟和数据恢复电路包含：二位相位检测器、数字滤波器、数控振荡器和自适应环路增益控制电路。时钟和数据恢复电路检测环路带宽变化，且通过调整时钟和数据恢复电路的数字滤波器的比例路径和积分路径增益因子来调整时钟和数据恢复电路的环路带宽。环路增益控制器使用两种方法来调整时钟和数据恢复电路中的环路增益：二位调整方法和线性调整方法。

Description

抖动容限提高的时钟和数据恢复电路
技术领域
本发明涉及一种时钟和数据恢复电路，且更确切地说，涉及一种通过检测环路带宽中的变化进而调整环路带宽来提高抖动容限的时钟和数据恢复恢复电路。
背景技术
高速串行传输系统的接收器通常必须通过时钟和数据恢复(clock and datarecovery，CDR)电路以侦测内嵌的时钟信号来对输入数据信号执行合适的恢复处理。常规CDR电路包含二位相位检测器(bang-bang phase detector，BBPD)、环路滤波器和振荡器。就操作来说，振荡器可生成取样时钟信号，且二位相位检测器可通过使用取样时钟信号从输入数据信号生成输出数据信号。二位相位检测器还可生成包含逻辑值的相位差信息信号，所述逻辑值指示输入数据信号与取样时钟信号之间的相位差的极性。
然而，使用二位相位检测器来生成相位差信息会产生两个问题：一个是二位相位检测器可因输入数据中变化的抖动(jitter)而具有不同增益，这导致环路带宽频繁地变化；而另一个问题是，输入数据具有较高转移密度可导致带宽的显著改变，因此影响CDR电路的性能。
发明内容
本发明提供一种电路，其检测时钟和数据恢复(clock and data recovery，CDR)电路的环路带宽变化且通过调整所述CDR电路的数字滤波器的比例路径和积分路径增益因子来调整所述CDR电路的环路带宽。因此，CDR电路能够维持恰当的环路带宽且增大抖动容限。
本发明的CDR电路提供的抖动容限提高，所述CDR电路包含：二位相位检测器(bang-bang phase detector，BBPD)、数字滤波器、数控振荡器(digitally controlledoscillator，DCO)和自适应环路增益控制(adaptive loop gain control，ALGC)电路。ALGC电路根据来自二位相位检测器的相位差信息信号生成用于调整CDR电路的环路带宽的信息。CDR电路的环路带宽通过调整CDR电路的环路增益中的增益因子而予以调整。对于调整CDR电路的环路带宽，ALGC电路替换采用两种可能的方法，包括：二位调整方法和线性调整方法。由此，CDR电路可具有更好的抖动容限。
为了使本发明的前述特征和其它特征以及优点更加可理解，如下详细描述附有图式的若干实施例。
附图说明
包含附图以提供对本发明的进一步理解，附图并入本说明书中且构成本说明书的一部分。附图说明本发明的示范性实施例，且与描述一起用来解释本发明的原理。
图1是根据本发明的示范性实施例的时钟和数据恢复(clock and datarecovery，CDR)电路的示意性电路框图。
图2是根据本发明的另一示范性实施例的CDR电路的示意性电路框图。
图3A和图3B是由不同环路带宽条件中的相位差信息信号指示的相位差的极性的示意性信号图。
图4是根据本发明的示范性实施例的自适应环路增益控制(adaptive loop gaincontrol，ALGC)电路的框图。
图5是根据本发明的示范性实施例的二位调整方法的流程图。
图6是根据本发明的示范性实施例的线性调整方法的流程图。
图7是根据本发明的另一示范性实施例的CDR电路的示意性电路框图。
图8是根据本发明的示范性实施例的提早/延迟(early/late，E/L)决策和表决电路的示意性电路框图。
图9是根据本发明的另一示范性实施例的CDR电路的示意性电路框图。
图10是根据本发明的另一示范性实施例的CDR电路的示意性电路框图。
图11是根据本发明的另一示范性实施例的CDR电路的示意性电路框图。
具体实施方式
本发明的全部文本(包含权利要求书)中所用的术语“连接”是指任何直接和间接连接。举例来说，如果将第一电路描述为连接到第二电路，这解释为：第一电路直接连接到第二电路，或第一电路通过其它电路或连接方式间接连接到第二电路。此外，在任何可能之处，附图和描述中使用相同的附图标号的组件/构件/步骤是指相同或同样的部件。不同实施例中使用相同附图标号或使用相同术语的组件/构件/步骤可交叉引用相关描述。
图1是根据本发明的示范性实施例的时钟和数据恢复(clock and datarecovery，CDR)电路100的示意性框图。如图1中所示，CDR电路100包含二位相位检测器(bang-bang phase detector，BBPD)110、数字滤波器130、数控振荡器(digitallycontrolled oscillator，DCO)140和自适应环路增益控制(adaptive loop gain control，ALGC)电路150。BBPD 110接收具有嵌入时钟信号的输入数据信号Datain，且通过从DCO 140接收的取样时钟信号RCLK(也称为重新定时时钟)对输入数据信号进行取样以生成输出数据信号Dataout(也称为重新定时后数据)。BBPD 110还生成相位差信息信号PD，所述相位差信息信号是指示输入数据信号Datain与取样时钟信号RCLK之间的相位差的极性(其英文被称为sign或polarity或polarity sign)+或-的逻辑值“1”或“0”。在此实施例中，BBPD 110的相位补偿速率可以是输入数据速率的1/N，其中N是正整数。ALGC电路150，也称作环路增益控制器，连接到BBPD 110，并且用于检测相位差信息信号PD中的第一多个连续逻辑值且根据所述第一多个连续逻辑值来调整增益因子。数字滤波器130连接到ALGC电路150和BBPD110，对相位差信息信号PD进行滤波以生成滤波后信号。数字滤波器130可以是可编程的N抽头(N tap)M位可编程无限脉冲响应(infinite impulse response，IIR)滤波器或N抽头M位可编程有限脉冲响应(finite impulse response，FIR)滤波器，或M位比例-积分-微分(proportional-integral-derivative，PID)控制器，其中M和N是正整数。DCO140连接到数字滤波器130和BBPD 110，接收滤波后信号且根据滤波后信号生成取样时钟信号RCLK。DCO140可以是数控环形振荡器或数控LC振荡器。在另一实施例中，DCO 140可替换为压控环形振荡器或压控LC振荡器。
图2是根据本发明的另一示范性实施例的CDR电路200的示意性框图。CDR电路200包含二位相位检测器(bang-bang phase detector，BBPD)210、数字滤波器230、降取样电路240(或称为抽取器，decimator)、自适应环路增益控制(adaptive loop gain control，ALGC)电路250和数控振荡器(digitally controlled oscillator，DCO)260。降取样电路240的一端连接到BBPD 220以接收相位差信息信号PD，且降取样电路240的另一端连接到数字滤波器230和ALGC电路250。降取样电路240对相位差信息信号PD进行降取样，且将降取样相位差信息信号PD'输出到数字滤波器230和ALGC电路250。在此实施例中，降取样比率可例如为1/16。在另一实例中，降取样比率可以是1/4(这将比1/16更好)或不限于此的任何其它比率，只要数字滤波器230有能力可以处理降取样相位差信息信号PD'即可。应注意，如果数字滤波器230具有足够能力来处理高速信号，那么可能无需降取样电路240，且ALGC电路250可如图1的ALGC电路150那样根据来自BBPD 210的相位差信息信号生成用于调整CDR电路200的环路带宽的信息。
图3A和图3B是不同环路带宽条件下由相位差信息信号PD(或降取样相位差信息信号PD')指示的相位差的极性的示意性信号图。相位差信息信号PD是BBPD 110的输出节点上的信号，所述输出节点是图1中所示的节点A。是输入数据信号Datain中的相位，且是取样时钟信号RCLK的相位。如果CDR电路100的环路带宽不够宽，那么CDR电路100可能不能够完全补偿输入数据信号Datain与取样时钟信号RCLK之间的相位差，且在此类状况下，相位差信息信号PD所指示的相位差的极性可包含如图3A中所示的多个连续正号和负号。即，需要增大CDR电路100的环路带宽。在此状况期间，ALGC电路150可能接收包含多个连续相同逻辑值“1”和多个连续相同逻辑值“0”的相位差信息信号。
相反，当CDR的环路带宽过宽时，CDR电路100在每个周期可能过度补偿输入数据信号Datain与取样时钟信号RCLK之间的相位差，且在此类状况下，相位差的极性在每个周期可能改变，使得相位差的极性包含如图3B中所示的交替式正负号。即，需要减小CDR电路100的环路带宽。在此状况期间，ALGC电路150可能接收包含多个逻辑值并不连续相同而是在“1”与“0”之间交替的相位差信息信号。
参考图1，在一个实施例中，可通过调整与CDR电路100的环路增益相关联的增益因子来实施对CDR电路100的环路带宽的调整，所述增益因子包含积分路径增益因子和比例路径增益因子。本发明的CDR电路100的开环增益表达为其中α是积分路径增益因子，β是比例路径增益因子，ρ是转移密度(transition density)，KDCO是DCO 140的周期增益，KBBPD是BBPD 110的增益。
ALGC电路150调整积分路径增益因子α和比例路径增益因子β的值以用于调谐开环增益，使得CDR电路100的环路带宽可相应进行调整。详细地说，如果CDR电路100的环路带宽大于预期(预定)的带宽，那么比例路径增益因子β可减小一个单位值。类似地，积分路径增益因子α可减小以保持预定比率(β/α＝β0/α0)，从而保持CDR电路100的稳定性，其中α0、β0是预设值。当增益因子α和β减小时，量化误差得以改善。
在另一方面，如果CDR电路100的环路带宽小于预期带宽，那么比例路径增益因子β可增大一个单位值，且积分路径增益因子α可增大以保持预定比率(β/α＝β0/α0)，从而保持CDR电路100的稳定性。当增益因子α和β增大时，相位追踪得以改善。
图4是根据本发明的示范性实施例的自适应环路增益控制(adaptive loop gaincontrol，ALGC)电路400的示意性框图。ALGC电路400可如图1的ALGC电路150或图2的ALGC电路250一样使用。ALGC电路400包含相位差信息检测电路410和带宽调整电路420。举例来说，可通过使用数字取样电路或模拟比较电路来实施相位差信息检测电路410，且可通过有限状态机、数字累加器或模拟电路来实施带宽调整电路420。
根据本发明的实施例，CDR电路中采用二位调整方法或线性调整方法，且所采用的方法可在硬件电路中实施。图5是二位调整方法的流程图。参考图1，在二位调整方法中，在步骤S501中，将数字滤波器130的积分路径增益因子α和比例路径增益因子β设置为初始值α0、β0。BBPD 110在步骤S502中接收输入数据信号Datain且在步骤S503中比较输入数据信号Datain与取样时钟信号RCLK之间的相位差。BBPD 110将相位差信息信号PD输出到ALGC电路150和数字滤波器130。在步骤S504中，ALGC电路150检测相位差信息信号中的第一多个(即，预定数量的)连续逻辑值是否相同。换句话说，ALGC电路150检测在相位差信息信号中是否出现例如000的第一多个连续逻辑值“0”或例如111的第一多个连续逻辑值“1”。连续逻辑值“1”或“0”的数目可以至少是3个。当CDR电路的环路带宽过窄时，ALGC电路150可在步骤S504中检测到包含相同的第一多个连续逻辑值“1”或“0”的相位差信息信号PD。在此类状况下，在步骤S514中，ALGC电路150可通过添加一个单位值(βstep)来调整比例路径增益因子β，且调整积分路径增益因子α以保持预定比率β/α＝β0/α0。因此，CDR电路100的环路增益可增大，使得CDR电路100的环路带宽可增大。在另一方面，当CDR电路的环路带宽过宽时，ALGC电路150可在步骤S504中检测到包含逻辑值不完全一样的第一多个连续逻辑值的相位差信息信号PD。此结果意味着ALGC电路150很可能检测到例如001或110的至多两个连续的相同逻辑值而非预期的三个连续的相同逻辑值111或000，或检测到连续的交替逻辑值(即，在1与0之间跳动的逻辑值)，例如101或010。在此类状况下，ALGC电路150可在步骤S524中通过减去一个单位值(βstep)来调整比例路径增益因子β且调整积分路径增益因子α以保持预定比率β/α＝β0/α0。在另一范例中，当ALGC电路150在至多三个连续的逻辑值中侦测到两个连续相同的逻辑值，例如001或110，而不是三个相同的逻辑值000,111或三个交互的逻辑值101或010时，ALGC电路150可不调整增益因子并维持增益因子与先前的相同。
在另一观点中，图5中的二位调整方法的步骤S504可由步骤S504'(图5中未示)替换。在步骤S504'中，ALGC电路150检测相位差信息信号中的所述第一多个(即，预定量的)连续逻辑值是否是交替的，例如101或010(在连续逻辑值的预定数目是三的情况下)。当CDR电路100的环路带宽过宽时，在步骤S504'中，ALGC电路150可检测到包含交替的多个连续逻辑值“1”或“0”的相位差信息信号，所述交替意指逻辑值在1与0之间跳动(例如，1010…)。在此类状况下，ALGC电路150执行步骤S524以通过减去一个单位值(βstep)来调整比例路径增益因子β且调整积分路径增益因子α以保持预定比率β/α＝β0/α0。因此，CDR电路100的环路增益可减小，使得CDR电路100的环路带宽可减小。在另一方面，当CDR电路100的环路带宽过窄时，在步骤S504'中，ALGC电路150可检测到包含并不交替的第一多个连续逻辑值的相位差信息信号，这意指ALGC电路150很可能检测到例如001、110、000或111的两个或三个连续的相同逻辑值而非预期的三个交替逻辑值101或010。在此类状况下，ALGC电路150执行步骤S514以通过增加一个单位值(βstep)来调整比例路径增益因子β且调整积分路径增益因子α以保持预定比率β/α＝β0/α0。因此，CDR电路100的环路增益可增大，使得CDR电路100的环路带宽可增大。
参考图4和图5，ALGC电路400的相位差信息检测电路410是实施步骤S504(或S504')的电路，且ALGC电路400的带宽调整电路420是实施步骤S514和S524的电路。
图6是线性调整方法的流程图，其中基于第一多个连续逻辑值匹配的不同逻辑图样或等效地，基于所述第一多个连续逻辑值所指示的不同极性图样来在不同程度上调整积分路径增益因子α和比例路径增益因子β。可通过使用有限状态机来实施线性调整方法。线性调整方法的步骤如下。
参考图1，在步骤S601中，将数字滤波器130的积分路径增益因子α和比例路径增益因子β设置为初始值α0、β0。BBPD 110在步骤S602中接收输入数据信号Datain，且在步骤S603中比较输入数据信号Datain与取样时钟信号RCLK之间的相位差。BBPD 110将相位差信息信号PD输出到ALGC电路150和数字滤波器130。接下来，ALGC电路150检测第一多个(即，预定量的)连续逻辑值匹配的逻辑图样，且根据检测到的逻辑图样调整增益因子α、β。在此示范性流程图中，连续逻辑值的数目(即第一多个)例如是3位。待监测的连续逻辑值的数目不限于三，且可以是大于二的任何正整数，使得可以更精确地考虑增大/减小增益因子α、β的条件。
在图6中，基于所检测逻辑图样的连续逻辑值的数目为3，通过步骤S604、步骤S605和步骤S606分别呈现检测步骤和检测到的不同逻辑图样。在步骤S604中，如果ALGC电路150检测到三个连续逻辑值匹配的逻辑图样是111或000，这意味着相位差信息信号所指示的相位差的极性没有改变(归因于过小的环路增益)，那么在步骤S614中，ALGC电路150将比例路径增益因子β增大一个较大预设值βinc_h。
在步骤S606中，如果ALGC电路150检测到三个连续逻辑值匹配的逻辑图样是001或100，这意味着相位差信息信号所指示的相位差的极性改变一次(归因于较小环路增益)，那么在步骤S616中，ALGC电路150将比例路径增益因子β增大比βinc_h小的一个较小预设值βinc_l。在步骤S605中，如果ALGC电路150检测到三个连续逻辑值匹配010或101，这意味着相位差信息信号所指示的相位差的极性在每个周期都改变(归因于过大环路增益)，那么在步骤S615中，ALGC电路150将比例路径增益因子β减小一个预设值βdec。举例来说，预设值βinc_h＝3，βinc_l＝1，且βdec＝2。另外，在步骤S614、步骤S615和步骤S616的每个步骤中，ALGC电路150可调整积分路径增益因子α以保持β/α＝β0/α0。
参考图4和图6，ALGC电路400的相位差信息检测电路410是实施步骤S604、S605和S606的电路，且ALGC电路400的带宽调整电路420是实施步骤S614、S615和S616的电路。
在本发明中，存在实施CDR电路的若干实施例。实施例中的一些描述如下。图7是根据本发明的另一示范性实施例的时钟和数据恢复(clock and data recovery，CDR)电路700的示意性电路框图。半速率BBPD 710接收输入数据信号Datain，通过使用具有相同频率和相反相位的两个取样时钟信号来对输入数据信号Datain进行取样。半速率BBPD 710在时钟上升沿处对输入数据信号Datain进行取样以生成多个上升沿取样数据，标示为Dataodd和Dataeven，并且还在时钟下降沿处对输入数据信号Datain进行取样以生成多个下降沿取样数据，标示为Edgeodd和Edgeeven。两个解复用器(2:64)720和730连接到半速率BBPD 710且用以将高速数据转换到较低速数据。解复用器720接收所述多个上升沿取样数据Dataodd和Dataeven，且输出64个较低速上升沿取样数据Data0到Data63；且解复用器730接收所述多个下降沿取样数据Edgeodd和Edgeeven，且输出64个较低速下降沿取样数据Edge0到Edge63。下标0到63指示对数据和沿进行取样的定时次序。
CDR逻辑电路740包含提早/延迟决策和表决电路770以及数字滤波器780。图8是根据本发明的示范性实施例的提早/延迟(early/late，E/L)决策和表决电路770的示意性电路框图。提早/延迟决策和表决电路770接收上升沿取样数据Dataodd和Dataeven以及下降沿取样数据Edge0到Edge63，基于上升沿取样数据Data0到Data63中的每连续两个上升沿取样数据和下降沿取样数据Edge0到Edge63中的在所述连续两个上升沿取样数据之间的一个下降沿取样数据，例如图8中所示的Data0、Edge0和Data1，来生成初始提早或延迟(简称E/L)结果。在执行若干表决级之后，提早/延迟决策和表决电路770最后生成最终提早或延迟结果。相位差信息信号UP/DN可以是根据最终提早或延迟结果生成的一位逻辑值“0”或“1”。在另一实例中，相位差信息信号UP/DN可以是根据最终提早或延迟结果生成的两个单独的一位逻辑值，其中一个逻辑值代表UP，而另一逻辑值代表DN。相位差信息信号UP/DN输出到ALCG电路750和数字滤波器780。ALCG电路750可检测相位差信息信号中的第一多个连续逻辑值，且基于所述二位调整方法或线性调整方法而根据所述第一多个连续逻辑值来调整比例路径增益因子β和积分路径增益因子α。可通过由ALGC电路750确定的增益因子α和β来调整CDR电路700的环路带宽。
与提早/延迟决策和表决电路770相关的更多细节如下。如图8中所示，提早/延迟决策和表决电路700可分成7个电路级，其中第一电路级包含64个E/L决策块，且后续六个电路级是表决块(由表决器组成)。每个E/L决策块基于三个取样数据(Datak-1，Edgek-1，Datak)生成相应的初始E/L结果，所述三个取样数据包含每两个连续上升沿取样数据和在所述两个连续上升沿取样数据之间的一个下降沿取样数据，其中k是来自{1,2,3,…,64}的整数。每个初始E/L结果通过一位值Ek和一位值Lk呈现，且每个初始E/L结果指示取样时钟信号(RCLK)早于或迟于输入数据信号(Datain)。如果基于(Datak-1，Edgek-1，Datak)确定取样时钟信号早于输入数据信号(即，时钟提早)，那么Ek＝1且Lk＝0；如果基于(Datak-1，Edgek-1，Datak)确定取样时钟信号迟于输入数据信号(即，时钟延迟)，那么Ek＝0且Lk＝1；以及如果基于(Datak-1，Edgek-1，Datak)确定不存在数据转变，那么Ek＝0且Lk＝0。如下，表1是(Datak-1，Edgek-1，Datak)与E/L结果的映射表。(Datak-1，Edgek-1，Datak)＝010或101意味着可能发生错误，且E/L结果是“不管”(X)。
表1：
Datak-1 Edgek-1 Datak Ek(时钟提早) Lk(时钟延迟) UP DN
0 0 0 0 0 X X
0 0 1 1 0 0 1
0 1 0 X X X X
0 1 1 0 1 1 0
1 0 0 0 1 1 0
1 0 1 X X X X
1 1 0 1 0 0 1
1 1 1 0 0 X X
后续六个电路级是表决块(由表决器组成)。每个表决块通过对所接收的两个E/L结果执行多数表决来生成输出E/L结果。举例来说，第二电路级中的表决块基于所接收的两个E/L结果(E0，L0)和(E1，L1)生成输出E/L结果(E0a，L0a)，且第三电路级中的表决块基于所接收的两个E/L结果(E0a，L0a)和(E1a，L1a)生成输出E/L结果(E0b，L0b)，依此类推。在最后一个(第七)电路级中，仅存在一个表决器，且此表决器基于所接收的从第六电路级中的表决块输出的两个E/L结果来生成最终E/L结果(E0f，L0f)。表2说明所接收的E/L结果(Ek，Lk)和(Ek+1，Lk+1)以及对应的输出E/L结果。
表2：
参考图8和表1，基于最终E/L结果(E0f，L0f)可以确定相位差信息信号UP/DN。举例来说，意指取样时钟信号RCLK早于输入数据信号Datain的两个一位逻辑值的最终E/L结果(E0f，L0f)＝(1，0)可用于确定两个一位逻辑值的相位差信息信号UP＝0和DN＝1。在另一实例中，最终E/L结果(E0f，L0f)的两个一位逻辑值中的仅一个，E0f或L0f，可视为一位相位差信息信号。
表3中的式子中示出CDR逻辑740和ALGC电路750的示范性实施方案细节：
表3：
图9是根据本发明的另一示范性实施例的时钟和数据恢复(clock and datarecovery，CDR)电路900的示意性电路框图。半速率BBPD 910接收输入数据信号Datain，且通过使用具有相同频率和相反相位的两个取样时钟信号来对输入数据信号Datain进行取样。在半速率BBPD 910中实施E/L决策和相位差信息信号UP/DN的生成。在实例中，图8中所示的E/L决策和表决电路可在半速率BBPD 910中实施以生成相位差信息信号UP/DN。应注意，本发明并不限制半速率BBPD 910的实施方案，且“半速率”也是范例。在另一范例中，可改为使用全速率BBPD 910。数字滤波器930包含电路块A和电路块B，且电路块A和电路块B的详细操作可参考下表4：
表4：
图10是根据本发明的另一示范性实施例的时钟和数据恢复(clock and datarecovery，CDR)电路1000的示意性电路框图。在初始状态中，二位相位频率检测器(bang-bang phase-frequency detector，BBPFD)1100用于将取样时钟信号RCLK的频率锁定到输入数据信号Datain，直到频率误差小于预定值为止。锁定检测器(lock detector，LD)1400可检测取样时钟信号的频率是否锁定到输入数据信号，且生成锁定检测信号。2选1复用器(选择电路)1900连接于BBPFD 1100、半速率BBPD 1200与数字滤波器1800之间。复用器1900由来自锁定检测器1400的锁定检测信号控制，且切换来自BBPFD 1100或来自半速率BBPD1200的输出信号，这意指复用器1900根据所述锁定检测信号来选择来自BBPFD 1100的锁定取样时钟信号或来自半速率BBPD 1200的相位差信息信号(在图10中标示为Sign)以输送到数字滤波器1800。在频率锁定期间，切换复用器1900输出BBPFD 1100的输出信号。当取样时钟频率已被锁定时，BBPFD 1100和分频器(标示为“/7”)1300关断，且半速率BBPD 1200开始检测取样时钟信号RCLK与输入数据信号Datain之间的相位差。在此实施例中，分频器用于将取样时钟信号的频率除以7。
半速率BBPD 1200生成相位差信息信号(Sign)，其指示取样时钟信号与输入数据信号Datain之间的相位差的极性(+、-)。相位差信息信号可通过一位逻辑值“1”或“0”呈现。在此实施例中，“半速率”意指半速率BBPD 1200的相位补偿速率是输入数据信号Datain的数据速率的一半。当数控振荡器(digitally controlled oscillator，DCO)1500可能不能够提供全速率BBPD要求的此类高频率取样时钟信号时，在时钟和数据恢复电路1000中可以使用半速率BBPD 1200来替代全速率BBPD。
通过1/16降取样电路1600对相位差信息信号(Sign)进行降取样且将降取样相位差信息信号(SignD)发送到ALGC电路1700。通过使用上述二位调整方法或线性调整方法，ALGC电路1700可根据降取样相位差信息信号(SignD)来调整增益因子α和β。数字滤波器1800根据增益因子α和β来调整开环增益，使得环路带宽得以调整。delta-sigma调制器(delta-sigma modulator，DSM)可用于增大DCO 1500的频率分辨率。
图11是根据本发明的另一示范性实施例的CDR电路2000的示意性电路框图。不同于上述数字CDR电路，CDR电路2000是模拟CDR电路。在图11的实施例中，电荷泵电路2200和环路滤波器2700可以作为模拟滤波器。电荷泵电路2200连接到半速率BBPD 2100和ALGC电路2400以接收来自半速率BBPD 2100的相位差信息信号和来自ALGC电路2400的参数PA。Sign(x)块2500由半速率BBPD 2100接收相位差信息信号UP/DN，其中包括分开的两个一位逻辑值(其一为相位差信息信号UP，另一为相位差信息信号DN)，Sign(x)块2500转换相位差信息信号UP/DN为一位逻辑值的信号Sign。所述极性位通过解复用器块2600进行降取样并输出至ALGC电路2400。ALGC电路2400可生成参数PA以调整电荷泵电路2200中的电流源的设置，生成参数PB以调整环路滤波器2700的电阻值和/或电容值，且生成参数PC以调整压控振荡器(voltage controlled oscillator，VCO)2300的增益设置，使得CDR电路2000的环路带宽可因此得以调整。环路滤波器2700连接到电荷泵电路2200和ALGC电路2400，接收泵送的电压和参数PB。VCO 2300可根据环路滤波器2700的输出信号生成取样时钟信号。
本发明的实施例提供更好的输出抖动和较大抖动容限。当数据转移密度具有低值时，根据所述实施例的CDR电路能够维持恰当的环路带宽且增大抖动容限。当数据转移密度或抖动显著地变化时，所述CDR电路可维持抖动容限。通过环路增益控制器增大/减小增益因子(积分路径增益因子和比例路径增益因子)以实现CDR电路中的环路带宽调整。
所属领域的技术人员将显而易见，在不脱离本发明的精神或范围的情况下可对所公开的实施例作出各种修改和变化。鉴于以上内容，希望本发明涵盖修改和变化，只要所述修改和变化属于所附权利要求书和其等效物的范围内。
[附图标号说明]
100：时钟和数据恢复电路；
110：二位相位检测器；
130：数字滤波器；
140：数控振荡器；
150：自适应环路增益控制电路；
200：时钟和数据恢复电路；
210：二位相位检测器；
230：数字滤波器；
240：降取样电路；
250：自适应环路增益控制电路；
260：数控振荡器；
410：相位差信息检测电路；
420：带宽调整电路；
S501：步骤；
S502：步骤；
S503：步骤；
S504：步骤；
S514：步骤；
S524：步骤；
S601：步骤；
S602：步骤；
S603：步骤；
S604：步骤；
S605：步骤；
S606：步骤；
S614：步骤；
S615：步骤；
S616：步骤；
700：时钟和数据恢复电路；
710：半速率二位相位检测器；
720：解复用器；
730：解复用器；
740：时钟和数据恢复逻辑电路；
750：自适应环路增益控制电路；
770：提早/延迟决策和表决电路；
780：数字滤波器；
900：时钟和数据恢复电路；
910：半速率二位相位检测器；
930：数字滤波器；
1000：时钟和数据恢复电路；
1100：二位相位频率检测器；
1200：半速率二位相位检测器；
1300：分频器；
1400：锁定检测器；
1500：数控振荡器；
1600：降取样电路；
1700：自适应环路增益控制电路；
1800：数字滤波器；
1900：复用器；
2000：时钟和数据恢复电路；
2100：半速率二位相位检测器；
2200：电荷泵电路；
2300：压控振荡器；
2400：自适应环路增益控制电路；
2500：Sign(x)块；
2600：解复用器块；
2700：环路滤波器；
A：节点。

Claims (16)

1.一种时钟和数据恢复(CDR)电路，其包括：
相位检测器，其检测输入数据信号与取样时钟信号之间的相位差，且生成指示所述相位差的极性的相位差信息信号；
环路增益控制器，其连接到所述相位检测器，检测所述相位差信息信号中的第一多个连续逻辑值，且根据所述第一多个连续逻辑值调整增益因子；
滤波器，其连接到所述环路增益控制器和所述相位检测器，根据所述增益因子对所述相位差信息信号进行滤波以生成滤波后信号；以及
振荡器，其连接到所述滤波器和所述相位检测器，接收所述滤波后信号，且根据所述滤波后信号来生成所述取样时钟信号。
2.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器响应于检测到所述连续逻辑值相同而增大所述增益因子，且其中所述增益因子包括积分路径增益因子和比例路径增益因子。
3.根据权利要求2所述的时钟和数据恢复电路，其中所述环路增益控制器增大所述比例路径增益因子且增大所述积分路径增益因子以保持所述比例路径增益因子与所述积分路径增益因子的预定比率。
4.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器响应于检测到所述连续逻辑值不相同而减小所述增益因子，且其中所述增益因子包括积分路径增益因子和比例路径增益因子。
5.根据权利要求4所述的时钟和数据恢复电路，其中所述环路增益控制器减小所述比例路径增益因子且减小所述积分路径增益因子以保持所述比例路径增益因子与所述积分路径增益因子的预定比率。
6.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器响应于检测到所述连续逻辑值为交替式而减小所述增益因子，且其中所述增益因子包括积分路径增益因子和比例路径增益因子。
7.根据权利要求6所述的时钟和数据恢复电路，其中所述环路增益控制器减小所述比例路径增益因子且减小所述积分路径增益因子以保持所述比例路径增益因子与所述积分路径增益因子的预定比率。
8.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器响应于检测到所述连续逻辑值不是交替式而增大所述增益因子，且其中所述增益因子包括积分路径增益因子和比例路径增益因子。
9.根据权利要求8所述的时钟和数据恢复电路，其中所述环路增益控制器增大所述比例路径增益因子且增大所述积分路径增益因子以保持所述比例路径增益因子与所述积分路径增益因子的预定比率。
10.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器根据所述第一多个连续逻辑值匹配的逻辑图样而调整所述增益因子，且其中所述增益因子包括积分路径增益因子和比例路径增益因子。
11.根据权利要求10所述的时钟和数据恢复电路，其中所述环路增益控制器调整所述积分路径增益因子以保持所述比例路径增益因子与所述积分路径增益因子的预定比率。
12.根据权利要求1所述的时钟和数据恢复电路，其中所述环路增益控制器包括：
相位差信息检测电路，其接收所述相位差信息信号，且检测所述相位差信息信号中的所述第一多个连续逻辑值；以及
带宽调整电路，其连接到相位差信息检测电路，根据所述第一多个连续逻辑值来调整所述增益因子。
13.根据权利要求1所述的时钟和数据恢复电路，其进一步包括：
降取样器，其连接到所述相位检测器，接收所述相位差信息信号且对所述相位差信息信号进行降取样以生成降取样相位差信息信号，
其中所述降取样相位差信息信号被提供到所述环路增益控制器和所述滤波器。
14.根据权利要求1所述的时钟和数据恢复电路，其中所述相位检测器包括：
半速率二位相位检测器，其分别在所述取样时钟信号的上升沿和下降沿处通过所述取样时钟信号对所述输入数据信号进行取样以生成在所述上升沿处取样的多个第一取样数据和在所述下降沿处取样的多个第二取样数据；
解复用器，其连接到所述半速率二位相位检测器，将所述多个第一取样数据和所述多个第二取样数据转换到多个上升沿取样数据和多个下降沿取样数据；以及
决策和表决电路，其连接到所述解复用器，根据所述多个上升沿取样数据和所述多个下降沿取样数据生成最终提早或延迟信息，且根据所述最终提早或延迟信息生成所述相位差信息信号。
15.根据权利要求14所述的时钟和数据恢复电路，其中所述决策和表决电路包括：
多个提早或延迟决策电路，其中所述提早或延迟决策电路中的每一个接收所述多个上升沿取样数据中的连续两个和在其间的一个下降沿取样数据，且生成初始提早或延迟信息；以及
多个表决级，其串联连接到所述提早或延迟决策电路，每个表决级对所接收的提早或延迟信息进行多数表决操作以生成待输出的提早或延迟信息，其中所述多个表决级中的最后一个表决级生成所述最终提早或延迟信息。
16.根据权利要求1所述的时钟和数据恢复电路，其中所述滤波器包括：
电荷泵电路，其连接到所述相位检测器和所述环路增益控制器，从所述相位检测器接收所述相位差信息信号且从所述环路增益控制器接收与所述电荷泵电路的电流相关联的控制参数；以及
环路滤波器，其连接到所述电荷泵电路和所述环路增益控制器，从所述电荷泵电路的输出端接收输出电压信号，从所述环路增益控制器接收与所述环路滤波器相关联的控制参数，以及根据所述电荷泵电路的所述输出端上的所述输出电压信号来生成所述滤波后信号。
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