[go: up one dir, main page]

CN108281168A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN108281168A
CN108281168A CN201710133209.9A CN201710133209A CN108281168A CN 108281168 A CN108281168 A CN 108281168A CN 201710133209 A CN201710133209 A CN 201710133209A CN 108281168 A CN108281168 A CN 108281168A
Authority
CN
China
Prior art keywords
voltage
program
memory cell
bit line
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710133209.9A
Other languages
English (en)
Other versions
CN108281168B (zh
Inventor
木村啓太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN108281168A publication Critical patent/CN108281168A/zh
Application granted granted Critical
Publication of CN108281168B publication Critical patent/CN108281168B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明的实施方式提供一种能够提高写入的数据的可靠性的半导体存储装置。实施方式的半导体存储装置包含：第一及第二存储器单元；第一及第二选择晶体管，一端分别连接于第一及第二存储器单元；第一及第二位线，分别连接于第一及第二选择晶体管的另一端；及选择线，连接于第一及第二选择晶体管。写入动作包含第一及第二程序循环。在对字线施加编程脉冲的期间，对第一位线施加第一电压，对第二位线施加第二电压，对选择线施加第三电压。在对字线施加编程脉冲之前，对第二位线施加第二电压，对选择线施加第四电压。对选择线施加第四电压的长度为第二程序循环比第一程序循环长。

Description

半导体存储装置
相关申请案
本申请案享有以日本专利申请案2017-1237号(申请日：2017年1月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置众所周知有NAND(与非)型闪速存储器。
发明内容
本发明的实施方式提供一种能够提高数据的可靠性的半导体存储装置。
实施方式的半导体存储装置包含：第一及第二存储器单元；第一及第二选择晶体管，一端分别连接于第一及第二存储器单元的一端；第一及第二位线，分别连接于第一及第二选择晶体管的另一端；字线，连接于第一及第二存储器单元的栅极；及第一选择栅极线，连接于第一及第二选择晶体管的栅极。写入动作包含第一程序循环及继第一程序循环之后的第二程序循环。第一及第二程序循环包含对第一字线施加编程脉冲的编程动作及验证动作。在编程动作中，在对字线施加编程脉冲的期间，对第一位线施加第一电压，对第二位线施加比第一电压高的第二电压，对第一选择栅极线施加比第二电压高的第三电压，在对字线施加编程脉冲之前，对第二位线施加第二电压，对第一选择栅极线施加比第三电压高的第四电压。对第一选择栅极线施加第四电压的长度为第二程序循环比第一程序循环长。
附图说明
图1是第一实施方式的半导体存储装置的方框图。
图2是第一实施方式的半导体存储装置所具备的存储器单元阵列的电路图。
图3是第一实施方式的半导体存储装置所具备的存储器单元的阈值分布。
图4是第一实施方式的半导体存储装置所具备的存储器单元阵列的剖视图。
图5是第一实施方式的半导体存储装置所具备的传感放大器模块的电路图。
图6是第一实施方式的半导体存储装置中的写入动作的流程图。
图7是第一实施方式的半导体存储装置中的写入动作的波形图。
图8是第一实施方式的半导体存储装置中的写入动作的波形图。
图9是第二实施方式的半导体存储装置中的写入动作的流程图。
图10是第二实施方式的半导体存储装置中的写入动作的波形图。
图11是第三实施方式的半导体存储装置中的写入动作的流程图。
图12是第四实施方式的半导体存储装置中的写入动作的流程图。
图13是第五实施方式的半导体存储装置中的写入动作的流程图。
图14是第六实施方式的半导体存储装置中的写入动作的波形图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的图。各实施方式是例示用以使实施方式的技术性思想具体化的装置或方法的实施方式。
此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字通过包含相同的文字的参照符号来参照，且用以区别具有相同的构成的要素彼此而使用。在无须相互区别以包含相同的文字的参照符号所示的要素的情况下，这些要素通过仅包含文字的参照符号来参照。
[1]第一实施方式
以下，对第一实施方式的半导体存储装置进行说明。
[1-1]构成
[1-1-1]半导体存储装置10的构成
首先，使用图1对半导体存储装置10的构成进行说明。图1表示半导体存储装置10的方框图。半导体存储装置10为非易失性地存储数据的NAND型闪速存储器。如图1所示，半导体存储装置10具备存储器单元阵列11、传感放大器模块12、行解码器13、输入输出电路14、暂存器15、逻辑控制电路16、定序器17、就绪/忙碌控制电路18、及电压产生电路19。
存储器单元阵列11具备区块BLK0～BLKn(n为1以上的自然数)。区块BLK为与位线及字线建立关联的多个非易失性存储器单元的集合，例如成为数据的删除单位。半导体存储装置10能够在各存储器单元中应用存储2位以上的数据的MLC(Multi-Level Cell，多层单元)方式保存数据。本实施方式以使存储器单元存储2位的数据的情况为例进行说明。
传感放大器模块12将从存储器单元阵列11读出的数据DAT经由输入输出电路14而输出至外部的控制器。另外，传感放大器模块12将从外部的控制器经由输入输出电路14而接收的写入数据DAT传送至存储器单元阵列11。
行解码器13选择与进行读出动作及写入动作的对象的存储器单元对应的字线。而且，行解码器13对所选择的字线与非选择的字线分别施加所期望的电压。
输入输出电路14在与外部的控制器之间发送及接收例如8位宽的输入输出信号I/O(I/O1～I/O8)。例如，输入输出电路14将从外部的控制器接收的输入输出信号I/O中所包含的写入数据DAT传送至传感放大器模块12。另外，输入输出电路14将从传感放大器模块12传送的读出数据DAT作为输入输出信号I/O而发送至外部的控制器。
暂存器15包含状态暂存器15A、地址暂存器15B、及指令暂存器15C。状态暂存器15A保存状态信息STS。状态信息STS例如包含表示定序器17的动作状态的信息。地址暂存器15B从输入输出电路14接收地址信息ADD，并保存该地址信息ADD。而且，地址暂存器15B将地址信息ADD中包含的列地址信号CA及行地址信号RA分别传送至传感放大器模块12及行解码器13。指令暂存器15C从输入输出电路14接收指令CMD，并保存该指令CMD。而且，基于保存于指令暂存器15C的指令CMD而定序器17执行各种动作。
逻辑控制电路16从外部的控制器接收各种控制信号，对输入输出电路14及定序器17进行控制。作为该控制信号，例如使用芯片赋能信号/CE、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号/WE、读出赋能信号/RE、及写入保护信号/WP。信号/CE为用以将半导体存储装置10赋能的信号。信号CLE为将与断定的信号CLE并行地输入至半导体存储装置10的信号为指令CMD的情况通知给输入输出电路14的信号。信号ALE为将与断定的信号ALE并行地输入至半导体存储装置10的信号为地址信息ADD的情况通知给输入输出电路14的信号。信号/WE及/RE分别为对输入输出电路14指示例如输入输出信号I/O1～I/O8的输入及输出的信号。信号/WP为例如用以在电源的接通断开时使半导体存储装置10为保护状态的信号。
定序器17对半导体存储装置10整体的动作进行控制。具体来说，定序器17基于从指令暂存器15C传送的指令CMD而对传感放大器模块12、行解码器13、电压产生电路19等进行控制，执行数据的写入动作、读出动作等。另外，定序器17具备未图示的计数器。该计数器在写入动作时使用，计数下述的程序循环重复的次数。
就绪/忙碌控制电路18基于定序器17的动作状态而产生就绪/忙碌信号RBn，并将该信号RBn发送至外部的控制器。信号RBn为将半导体存储装置10受理来自外部的控制器的命令的就绪状态或不受理命令的忙碌状态通知给外部的控制器的信号。
电压产生电路19基于定序器17的指示而产生所期望的电压。而且，电压产生电路19将所产生的电压供给至存储器单元阵列11、传感放大器模块12、及行解码器13。
[1-1-2]存储器单元阵列11的构成
其次，使用图2对存储器单元阵列11的构成进行说明。图2是存储器单元阵列11的电路图，表示关于存储器单元阵列11内的1个区块BLK的详细的电路构成。如图2所示，区块BLK例如具备串单元SU0～SU3。
串单元SU的各者包含多个NAND串NS。各NAND串NS与位线BL0～BL(L－1)((L－1)为1以上的自然数)对应而设置。NAND串NS例如包含8个存储器单元晶体管MT(MT0～MT7)、以及选择晶体管ST1及ST2。此外，1个NAND串NS所包含的存储器单元晶体管MT的数量并不限定于此，能够设为任意的数量。
存储器单元晶体管MT具备控制栅极及电荷蓄积层，且非易失性地保存数据。存储器单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。相同区块内的存储器单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。
串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。在相同区块BLK内处于相同行的选择晶体管ST1的漏极共通连接于所对应的位线BL。进而，处于相同行的选择晶体管ST1的漏极在多个区块BLK间共通连接。相同区块内的选择晶体管ST2的栅极共通连接于选择栅极线SGS。相同区块内的选择晶体管ST2的源极共通连接于源极线SL。进而，选择晶体管ST2的源极在多个区块BLK间共通连接。
在以上的构成中，将连接于共通的字线WL的多个存储器单元晶体管MT所保存的1位数据的集合称为“页”。因此，在使1个存储器单元晶体管MT存储2位数据的情况下，与1根字线WL连接的多个存储器单元的集合中存储2页量的数据。
此外，以上所说明的存储器单元晶体管MT的阈值分布例如成为图3所示。图3表示保存2位数据的存储器单元晶体管MT的阈值分布、及验证时所使用的电压。图3的纵轴及横轴分别与存储器单元晶体管MT的数量及阈值电压Vth对应。
在存储器单元晶体管MT保存2位的数据的情况下，其阈值电压的分布如图3所示分为4个。将该4个阈值分布从阈值电压较低者起依次称为“ER”电平、“A”电平、“B”电平、及“C”电平。而且，对“ER”电平、“A”电平、“B”电平、及“C”电平的阈值分布分别分配例如“11”数据、“01”数据、“00”数据、及“10”数据。此外，相对于阈值分布的数据的分配并不限定于此，能够进行各种变更。
图3所示的验证电压AV、BV、及CV分别用于写入动作时的“A”电平、“B”电平、及“C”电平的验证。读出电压Vread为栅极被施加有读出电压Vread的存储器单元晶体管MT不依赖于所保存的数据而均接通的电压。这些电压值的关系为AV＜BV＜CV＜Vread。
保存“11”数据的存储器单元晶体管MT的阈值电压未达电压AV，相当于数据的删除状态。保存“01”数据的存储器单元晶体管MT的阈值电压为电压AV以上且未达BV。保存“00”数据的存储器单元晶体管MT的阈值电压为电压BV以上且未达CV。保存“10”数据的存储器单元晶体管MT的阈值电压为电压CV以上。
此外，数据的写入及读出既可针对每一页而进行，也可针对每一字线WL而进行。在读出动作时，判定读出对象的存储器单元晶体管MT的阈值电压包含于哪个电平。为了该判定而规定有各种读出电压。用以判定某存储器单元晶体管MT具有“ER”电平的阈值电压或具有“A”电平以上的阈值电压的电压，设定在“ER”电平较高方的底部与“A”电平较低方的底部之间。用以判定某存储器单元晶体管MT具有“A”电平以下的阈值电压或具有“B”电平以上的阈值电压的电压，设定在“A”电平较高方的底部与“B”电平较低方的底部之间。用以判定某存储器单元晶体管MT具有“B”电平以下的阈值电压或具有“C”电平的阈值电压的电压，设定在“B”电平较高方的底部与“C”电平较低方的底部之间。
其次，使用图4对存储器单元阵列11的截面构造进行说明。图4表示存储器单元阵列11的剖视图及分别相互交叉的X轴、Y轴、及Z轴。此外，在图4中将层间绝缘膜省略表示。如图4所示，半导体存储装置10具备P型井区域20、配线层21～26、多个半导体柱MH、及多个接触插塞LI。
P型井区域20形成在半导体衬底的表面内。在P型井区域20的上方依次积层着配线层21～23。该配线层21～23分别作为选择栅极线SGS、字线WL、及选择栅极线SGD而发挥功能。也就是说，配线层21～23的层数分别与选择栅极线SGS、字线WL、及选择栅极线SGD的根数对应。
此外，与选择栅极线SGS及SGD分别对应的配线层21及23如图4所示也可设置多个。另外，配线层21～23设置为沿着X方向与Y方向扩展的板状。
多个半导体柱MH以从配线层23的上表面到达P型井区域20的上表面的方式形成。也就是说，半导体柱MH以沿着Z方向通过配线层21～23的方式设置。在这些半导体柱MH的侧面，依次形成着区块绝缘膜27、绝缘膜(电荷蓄积层)28、及隧道氧化膜29。另外，在半导体柱MH中，在比隧道氧化膜29靠内侧，埋入着包含导电性的材料的半导体材料30。此外，半导体柱MH的比隧道氧化膜29靠内侧也可由多种材料构成。
在配线层23及半导体柱MH的上方，形成着与位线BL对应的配线层24。位线BL与所对应的半导体柱MH连接。此外，在位线BL与所对应的半导体柱MH之间，也可形成包含导电性的材料的接触插塞。
在配线层23及24之间，形成着与源极线SL及井线CPWELL分别对应的配线层25及26。配线层25经由接触插塞LI而连接于形成在井区域20的表面内的n+杂质扩散区域31。配线层26经由接触插塞LI而连接于形成在井区域20的表面内的p+杂质扩散区域32。此外，接触插塞LI设置为沿着X方向与Z方向扩展的板状。
在以上的构成中，1个半导体柱MH与1个NAND串NS对应。具体来说，选择栅极线SGD及SGS与半导体柱MH的交点分别对应于选择晶体管ST1及ST2。同样地，字线WL与半导体柱MH的交点对应于存储器单元晶体管MT。
另外，以上的构成在X方向排列多个。例如，1个串单元SU由在X方向排列的多个NAND串NS的集合而构成。在相同的区块BLK内设置多个串单元SU的情况下，与选择栅极线SGD对应的配线层23在串单元SU间分离。
此外，最下层的配线层21及隧道氧化膜29设置至n+型杂质扩散区域31的附近为止。由此，如果选择晶体管ST2成为接通状态，那么在NAND串NS与n+型杂质扩散区域31间形成电流路径。
另外，关于存储器单元阵列11的构成，也可为其他构成。关于存储器单元阵列11的构成，例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号中。另外，记载在“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体在本申请案说明书中通过参照而引用。
[1-1-3]传感放大器模块12的构成
其次，对传感放大器模块12的构成进行说明。传感放大器模块12具备针对每一位线BL而设置的多个传感放大器单元SAU。图5表示该传感放大器单元SAU的电路构成。如图5所示，传感放大器单元SAU具备传感放大器部SA、以及锁存电路SDL、LDL、UDL、及XDL。传感放大器部SA、以及锁存电路SDL、LDL、UDL、及XDL以能够相互发送接收数据的方式通过总线LBUS而连接。
传感放大器部SA在读出动作时传感读出至所对应的位线BL的数据，且判断所读出的数据为“0”或为“1”。另外，在写入动作时，基于写入数据而对位线BL施加电压。如图5所示，传感放大器部SA具备p通道MOS晶体管40、n通道MOS晶体管41～47、及电容器48。
晶体管40的一端连接于电源端子，栅极连接于节点INV。晶体管41的一端连接于晶体管40的另一端，另一端连接于节点COM，对栅极输入控制信号BLX。晶体管42的一端连接于节点COM，另一端连接于所对应的位线BL，对栅极输入控制信号BLC。晶体管43的一端连接于节点COM，另一端连接于节点SRC，栅极连接于节点INV。晶体管44的一端连接于晶体管40的另一端，另一端连接于节点SEN，对栅极输入控制信号HLL。晶体管45的一端连接于节点SEN，另一端连接于节点COM，对栅极输入控制信号XXL。晶体管46的一端连接于接地端子，栅极连接于节点SEN。晶体管47的一端连接于晶体管46的另一端，另一端连接于总线LBUS，对栅极输入控制信号STB。电容器48的一端连接于节点SEN，对另一端输入时钟CLK。此外，对连接于晶体管40的一端的电源端子施加例如半导体存储装置10的电源电压即电压Vdd。另外，对节点SRC施加例如半导体存储装置10的接地电压即电压Vss。
锁存电路SDL、LDL、及UDL暂时保存读出数据及写入数据。在读出动作时传感放大器部SA所确定的读出数据、及在写入时传送至锁存电路XDL的写入数据例如被传送至锁存电路SDL、LDL、及UDL的任一者。如图5所示，锁存电路SDL具备反相器50及51、以及n通道MOS晶体管52及53。
反相器50的输入端子连接于节点LAT，输出端子连接于节点INV。反相器51的输入端子连接于节点INV，输出端子连接于节点LAT。晶体管52的一端连接于节点INV，另一端连接于总线LBUS，对栅极输入控制信号STI。晶体管53的一端连接于节点LAT，另一端连接于总线LBUS，对栅极输入控制信号STL。此外，锁存电路LDL及UDL的电路构成由于与以上所说明的锁存电路SDL的电路构成相同，所以省略说明。
锁存电路XDL用于传感放大器单元SAU与输入输出电路14之间的数据的输入输出。也就是说，从输入输出电路14接收的数据经由锁存电路XDL而传送至锁存电路SDL、LDL、或UDL、或传感放大器部SA。另外，锁存电路SDL、LDL、或UDL、或传感放大器部SA的数据经由锁存电路XDL而传送至输入输出电路14。
在以上所说明的传感放大器单元SAU的构成中，各种控制信号例如通过定序器17而产生。在读出动作中，确定传感放大器部SA读出的数据的时序基于断定信号STB的时序。另外，在各种动作中，晶体管42基于信号BLC而对位线BL的电压进行箝位。
此外，传感放大器模块12的构成并不限定于此，能够进行各种变更。例如，传感放大器单元SAU所具备的锁存电路的个数并不限定于此，可基于1个存储器单元晶体管MT所保存的数据的位数而设计。
[1-2]半导体存储装置10的写入动作
其次，对半导体存储装置10的写入动作的概略进行说明。在写入动作中，定序器17将编程电压Vpgm递增而重复执行编程动作与验证动作的组合即程序循环。
编程动作为对所选择的字线WL施加编程电压Vpgm而使写入对象即存储器单元的阈值电压上升的动作。另外，在编程动作中，在施加编程电压之前执行预充电动作。所谓预充电动作是指对与写入禁止的存储器单元对应的位线BL进行充电，使所对应的NAND串NS的通道电位上升的动作。写入禁止的存储器单元通过该预充电动作与编程电压施加时的自举技术而控制阈值电压的变动。
验证动作为判定存储器单元的阈值电压是否到达所期望的阈值电压的读出动作。此外，定序器17对通过验证的存储器单元，在以后的验证动作中不实施验证读出。
而且，本实施方式的半导体存储装置10在写入动作中，如果因程序循环的重复而编程电压Vpgm超过特定的参照电压Vref，那么使以后的编程动作中的预充电动作的时间变长。
使用图6～图8，对以上所说明的写入动作的详细情况进行说明。图6表示写入动作的流程图，图7及图8表示与编程动作时所选择的区块BLK对应的选择栅极线SGD、字线WL、及位线BL的波形的具体例。此外，在以下的说明中，将选择及非选择的选择栅极线SGD分别称为选择栅极线SGD_se1及SGD_usel，将选择及非选择的字线WL分别称为字线WL_sel及WL_usel，将与写入对象及写入禁止的存储器单元对应的位线BL分别称为位线BL_prog及BL_inh。
如图6所示，首先，定序器17执行第一编程动作(步骤S10)。与第一编程动作对应的波形的具体例与图7对应。此处，使用图7对第一编程动作的详细情况进行说明。
如图7所示，在时刻t0以前的初始状态中，行解码器13对选择栅极线SGD及字线WL施加电压Vss，传感放大器模块12对位线BL施加电压Vss。
在时刻t0中，行解码器13对选择栅极线SGD_sel及SGD_usel施加电压Vsgdh，传感放大器模块12对位线BL_inh施加电压Vdd。电压Vsgdh为比选择晶体管ST1的阈值电压高的电压。如果对选择栅极线SGD_sel及SGD_usel施加电压Vsgdh，那么所对应的选择晶体管ST1成为接通状态，在各位线BL与所对应的NAND串NS之间形成电流路径。而且，通过对位线BL_inh施加电压Vdd，而与位线BL_inh对应的NAND串NS的通道电位上升。
在时刻t1中，行解码器13对选择栅极线SGD_sel及SGD_usel施加电压Vss。如果对选择栅极线SGD_sel及SGD_usel施加电压Vss，那么选择晶体管ST1成为断开状态，所对应的NAND串NS的通道成为浮动状态。成为浮动状态的NAND串的通道电位通过在时刻t0与t1间施加的电压而保存上升的状态。也就是说，与位线BL_inh对应的NAND串NS的通道电位变得高于与位线BL_prog对应的NAND串NS的通道电位。
在时刻t2中，行解码器13对选择栅极线SGD_sel施加电压Vsgd，对字线WL_sel及WL_usel施加电压Vpass。电压Vsgd为高于选择晶体管ST1的阈值电压且低于电压Vsgdh的电压。电压Vpass为使栅极被施加电压Vpass的存储器单元晶体管MT不依赖于所保存的数据而接通的电压。如果对选择栅极线SGD_sel施加电压Vsgd，且对位线BL_inh施加电压Vdd，那么选择晶体管ST1成为断开状态，所对应的NAND串NS的通道成为浮动状态。而且，如果对字线WL_sel及WL_usel施加电压Vpass，那么成为浮动状态的NAND串NS的通道电位通过与字线WL的耦合而上升(自举技术)。另一方面，与位线BL_prog对应的NAND串的通道电位维持通过传感放大器模块12而施加的电压Vss。
在时刻t3中，行解码器13对字线WL_sel施加电压Vpgm。如果对字线WL_sel施加电压Vpgm，那么通过字线WL_sel与和位线BL_prog对应的NAND串NS的通道的电位差，而对写入对象的存储器单元的电荷蓄积层注入电子，存储器单元的阈值电压上升。另一方面，由于字线WL_se与和位线BL_inh对应的NAND串NS的通道的电位差通过自举而变小，所以写入禁止的存储器单元的阈值电压的变动被抑制。
在时刻t4中，行解码器13使施加至字线WL_sel的电压下降至电压Vpass为止。
在时刻t5中，行解码器13使施加至字线WL_sel及WL_usel的电压下降至电压Vss为止，传感放大器模块12使施加至位线BLinh的电压下降至电压Vss为止。于是，成为浮动状态的NAND串NS的通道电位随着字线WL的电压的下降而下降。
在时刻t6中，行解码器13使施加至选择栅极线SGD_sel的电压下降至电压Vss为止。于是，与选择栅极线SGD_sel对应的选择晶体管ST1成为断开状态，返回至初始状态。而且，定序器17结束第一编程动作而移行至下一动作。
以上所说明的时刻t0与时刻t1间的动作与预充电动作对应。此处，将在第一编程动作中执行预充电动作的时刻t0与时刻t1间的期间定义为期间T1。此外，在以下的说明中，将在预充电动作中对选择栅极线SGD施加电压Vsgdh，且对位线BL施加电压Vdd的时间称为预充电时间。
返回至图6，其次，定序器17执行验证动作(步骤S11)。具体来说，对字线WL施加验证电压，确认存储器单元的阈值电压是否超过所期望的验证电压。接着，定序器17使编程电压Vpgm递增△Vpgm(步骤S12)。然后，定序器17确认编程电压Vpgm是否超过参照电压Vref(步骤S13)。此外，△Vpgm及参照电压Vref能够设定为任意的值。
在编程电压Vpgm为参照电压Vref以下的情况下(步骤S13，否)，定序器17返回至步骤S10，重复包含第一编程动作的程序循环。另一方面，在编程电压Vpgm超过参照电压Vref的情况下(步骤S13，是)，定序器17执行第二编程动作(步骤S14)。
与第二编程动作对应的波形的具体例与图8对应。此处，使用图8对第二编程动作的详细情况进行说明。
如图8所示，第二编程动作相对于使用图7所说明的第一编程动作，预充电动作的长度及编程电压Vpgm的大小不同。具体来说，如果将在第二编程动作中执行预充电动作的时刻t0与时刻t1间的期间设为期间T2，那么期间T2设定为比期间T1长。也就是说，预充电时间为第二写入动作比第一写入动作长。另外，由于第二编程动作包含在比第一编程动作靠后的程序循环中，所以第二编程动作中的编程电压Vpgm变得高于第一编程动作中的编程电压Vpgm。其他的第二编程动作的详细动作由于与第一编程动作相同，所以省略说明。
返回至图6，其次，定序器17执行验证动作(步骤S15)，接着，确认所有写入对象的存储器单元是否通过验证(步骤S16)。在存在验证失败的存储器单元的情况下(步骤S16，否)，定序器17使编程电压Vpgm递增△Vpgm(步骤S17)，返回至步骤S14，重复包含第二编程动作的程序循环。在所有写入对象的存储器单元通过验证的情况下(步骤S16，是)，定序器17结束写入动作。
[1-3]第一实施方式的效果
根据本实施方式的半导体存储装置10，能够提高写入的数据的可靠性。以下，对本效果的详细情况进行说明。
在半导体存储装置的写入动作中，存在如下情况：在利用自举使与写入禁止的存储器单元对应的NAND串的通道电位上升之前，执行预充电动作。在预充电动作中，通过传感放大器模块对写入禁止的位线施加电压，而使与该位线对应的NAND串的通道电位上升。由此，能够使通过自举而到达的通道电位变高，从而能够抑制写入禁止的存储器单元的阈值电压的上升。此外，由预充电动作所致的NAND串的通道电位的上升量依赖于预充电时间，也就是说依赖于传感放大器模块对写入禁止的位线施加电压的时间。
另外，在写入动作中编程电压随着程序循环的重复而上升。在后半的程序循环中，由于编程电压变高，所以写入禁止的存储器单元的编程干扰的影响变大。因此，在写入动作中为了抑制编程干扰的影响，优选越为后半的程序循环，使通过自举而到达的通道电位越更高。也就是说，随着程序循环的进展，而最佳的预充电时间不同。
因此，本实施方式的半导体存储装置10中，从写入动作的中途使编程动作中的预充电时间变长。具体来说，使编程电压Vpgm变高的后半的程序循环中的编程动作的预充电时间，比编程电压Vpgm较低的前半的程序循环中的编程动作的预充电时间长。
由此，与写入禁止的存储器单元对应的NAND串NS中的通道电位的上升量为后半的程序循环比前半的程序循环变高。也就是说，在后半的程序循环中通过自举而到达的通道电位，比在前半的程序循环中通过自举而到达的通道电位变高。其结果，后半的程序循环能够提高通过预充电动作及自举而抑制写入禁止的存储器单元中的阈值电压的上升的效果。
如以上所述，本实施方式的半导体存储装置10中，使编程干扰的影响变大的后半的程序循环中的预充电时间变长。因此，本实施方式的半导体存储装置10能够抑制后半的程序循环中的编程干扰的影响，从而能够提高写入的数据的可靠性。
此外，在以上的说明中，变更预充电时间的时序通过定序器17控制。例如，定序器17基于编程电压Vpgm超过特定的参照电压Vref，而变更编程动作的预充电时间。
另外，本实施方式的半导体存储装置10中，通过在写入动作的中途将预充电时间的长度变更为适当的时间，而与在写入动作整体应用相同的预充电时间的情况相比能够缩短写入时间。具体来说，在利用预充电动作抑制编程干扰的效果较小的前半的程序循环中，将编程动作的预充电时间设定得较短，由此，能够不损及写入的数据的可靠性而缩短写入动作的时间。
[2]第二实施方式
其次，对第二实施方式的半导体存储装置10进行说明。本实施方式的半导体存储装置10是在写入动作中将前半的程序循环中的预充电动作省略，从后半的程序循环插入预充电动作的装置。
[2-1]半导体存储装置10的写入动作
以下，使用图9及图10对半导体存储装置10的写入动作进行说明。图9表示本实施方式中的写入动作的流程图，图10表示与编程动作时所选择的区块BLK对应的选择栅极线SGD、字线WL、及位线BL的波形的具体例。
图9所示的步骤S20～S27的动作分别与在第一实施方式中使用图6所说明的步骤S10～S17的动作对应。而且，在图9所示的动作与图6所示的动作中，所执行的编程动作不同。
具体来说，本实施方式的写入动作与将图6所示的第一编程动作替换为第三编程动作，且将第二编程动作替换为第一编程动作的写入动作相同。与第三编程动作对应的波形的具体例与图10对应。此处，使用图10对第三编程动作的详细情况进行说明。
如图10所示，在时刻t0以前的初始状态中，行解码器13对选择栅极线SGD及字线WL施加电压Vss，传感放大器模块12对位线BL施加电压Vss。也就是说，选择晶体管ST1为断开状态，所对应的NAND串NS的通道成为浮动状态。
在时刻t0中，传感放大器模块12对位线BL_prog施加电压Vdd。而且，如果位线BL_inh的电压上升至Vdd为止，那么定序器17移行至下一动作。后续的时刻t1～t5的动作分别与在第一实施方式中使用图7所说明的时刻t2～t6的动作相同。也就是说，第三编程动作与从在第一实施方式中所说明的第一编程动作省略预充电动作的动作对应。其他动作由于与在第一实施方式中所说明的写入动作相同，所以省略说明。
[2-2]第二实施方式的效果
如以上所述，本实施方式的半导体存储装置10中，在写入动作中，在前半的程序循环中执行不包含预充电动作的第三编程动作，在编程电压Vpgm超过参照电压Vref之后的程序循环中执行包含预充电动作的第一编程动作。
也就是说，本实施方式的半导体存储装置10中，在编程干扰的影响较小的前半的程序循环中省略预充电动作，从编程干扰的影响变大的后半的程序循环执行预充电动作。
由此，本实施方式的半导体存储装置10与第一实施方式相同能够提高写入的数据的可靠性，进而与第一实施方式中所说明的写入动作相比能够提高写入速度。
[3]第三实施方式
其次，对第三实施方式的半导体存储装置10进行说明。本实施方式的半导体存储装置10执行将第一实施方式中所说明的写入动作与第二实施方式中所说明的写入动作组合的写入动作。
[3-1]半导体存储装置10的写入动作
以下，使用图11对半导体存储装置10的写入动作进行说明。图11表示本实施方式中的写入动作的流程图。
图11所示的步骤S30～S33的动作分别与第二实施方式中使用图9所说明的步骤S20～S23的动作对应，步骤S34～S41的动作分别与第一实施方式中使用图6所说明的步骤S10～S17的动作对应。而且，在图11所示的动作与图6及图9所示的动作中，在重复的程序循环中所执行的编程动作移行的条件不同。
具体来说，在本实施方式的写入动作中，作为从第三编程动作移行至第一编程动作的条件，确认编程电压Vpgm是否超过第一参照电压Vref1，作为从第一编程动作移行至第二编程动作的条件，确认编程电压Vpgm是否超过第二参照电压Vref2。参照电压Vref1及Vref2能够设定为任意的值，第二参照电压Vref2设定得比第一参照电压Vref1大。其他动作由于与第一及第二实施方式中所说明的写入动作相同，所以省略说明。
[3-2]第三实施方式的效果
如以上所述，本实施方式的半导体存储装置10中，在写入动作中，在开始的程序循环中执行不包含预充电动作的第三编程动作，在编程电压Vpgm超过第一参照电压之后的程序循环中执行包含预充电动作的第一编程动作，在编程电压Vpgm超过第二参照电压之后的程序循环中执行将预充电动作设定得更长的第二编程动作。
也就是说，本实施方式的半导体存储装置10中，在写入动作中，随着程序循环的进展，而切换预充电动作的有无与预充电时间的长度。也就是说，半导体存储装置10能够根据编程干扰的影响度而选择最佳的编程动作并执行。
由此，本实施方式的半导体存储装置10与第一及第二实施方式相同能够提高写入的数据的可靠性，进而与第一实施方式中所说明的写入动作相比能够提高写入速度。
[4]第四实施方式
其次，对第四实施方式的半导体存储装置10进行说明。本实施方式的半导体存储装置10是在第一实施方式中所说明的写入动作中，基于程序循环的执行次数而使预充电时间变长。
[4-1]半导体存储装置10的写入动作
以下，使用图12对半导体存储装置10的写入动作进行说明。图12表示本实施方式中的写入动作的流程图。
图12所示的步骤S51～S54及S56～S59的动作分别与第一实施方式中使用图6所说明的步骤S10～S17的动作对应。而且，在图12所示的动作中插入计数程序循环数的步骤，相对于图6及图9所示的动作，变更各编程动作中的预充电时间的条件不同。
具体来说，如图12所示，首先，定序器17重设内部的计数器的数值(步骤S50)。然后，定序器17执行第一编程动作(步骤S51)及验证动作(步骤S52)，接着，使编程电压Vpgm递增(步骤S53)。此处，定序器17确认计数器的数值是否与k一致(步骤S54)。此外，数值k能够设定为任意的值。
在计数器的数值与k不一致的情况下(步骤S54，否)，定序器17使计数器的数值递增。然后，定序器17返回至步骤S51，重复包含第一编程动作的程序循环。另一方面，在计数器的数值与k一致的情况下(步骤S54，是)，定序器17执行第二编程动作(步骤S56)。以后的动作由于与第一实施方式中使用图6所说明的步骤S14～S17的动作相同，所以省略说明。
[4-2]第四实施方式的效果
如以上所述，本实施方式的半导体存储装置10与第一实施方式相同，从写入动作的中途使编程动作中的预充电时间变长。而且，在本实施方式中，基于程序循环数执行特定的次数，而定序器17变更编程动作的预充电时间。
由此，本实施方式的半导体存储装置10与第一实施方式相同，能够提高写入的数据的可靠性。
[5]第五实施方式
其次，对第五实施方式的半导体存储装置10进行说明。本实施方式的半导体存储装置10是在第一实施方式中所说明的写入动作中，基于特定的电平的验证通过而切换变更预充电时间的条件。
[5-1]半导体存储装置10的写入动作
以下，使用图13对半导体存储装置10的写入动作进行说明。图13表示本实施方式中的写入动作的流程图。
图13所示的步骤S60～S67及S56～S59的动作分别与第一实施方式中使用图6所说明的步骤S10～S17的动作对应。而且，在图13所示的动作与图6所示的动作中，在重复的程序循环中执行的编程动作移行的条件不同。
具体来说，在本实施方式的写入动作中，在写入对象的页中，基于通过特定的电平的验证，从第一编程动作移行至第二编程动作。其他动作由于与第一实施方式中使用图6～图8所说明的动作相同，所以省略说明。
[5-2]第五实施方式的效果
如以上所述，本实施方式的半导体存储装置10与第一实施方式相同，从写入动作的中途使编程动作中的预充电时间变长。而且，在本实施方式中，基于通过验证的时序，定序器17变更编程动作的预充电时间。
由此，本实施方式的半导体存储装置10与第一实施方式相同，能够提高写入的数据的可靠性。
[6]第六实施方式
其次，对第六实施方式的半导体存储装置10进行说明。本实施方式为第一实施方式中所说明的第一编程动作的变化例，且在预充电动作时使对选择位线BL_prog施加电压的时间变长。
[6-1]半导体存储装置10的写入动作
以下，使用图13对第一编程动作的变化例进行说明。图13表示与所选择的区块BLK对应的选择栅极线SGD、字线WL、及位线BL的波形的具体例。
如图13所示，第一编程动作的变化例相对于第一实施方式中使用图7所说明的第一编程动作，时刻t0及t1中的动作不同，进而追加时刻t1与t2间的时刻t1d中的动作。
具体来说，在时刻t0中，在图7所示的第一编程动作中，传感放大器模块12将位线BL_prog的电压维持为Vss，相对于此，在图13所示的第一编程动作的变化例中，传感放大器模块12对位线BL_prog施加电压Vdd。由此，与位线BL_prog对应的NAND串NS的通道电位上升。
在时刻t1中，行解码器13对选择栅极线SGD_sel及SGD_usel施加电压Vss。如果对选择栅极线SGD_sel及SGD_usel施加电压Vss，那么选择晶体管ST1成为断开状态，所对应的NAND串NS的通道成为浮动状态。也就是说，在本实施方式中，与位线BL_prog对应的NAND串NS的通道电位通过时刻t0与t1间施加的电压而保存上升的状态。而且，在时刻t1d中，传感放大器模块12使位线BL_prog的电压下降至Vss。
在时刻t2中，如果对选择栅极线SGD_sel施加电压Vsgd，那么所对应的选择晶体管ST1成为接通状态。此时，由于位线BL_prog的电压为Vss，所以所选择的串单元SU且所选择的NAND串NS的通道电位下降。由此，成为与第一实施方式中所说明的第一编程动作相同的状态。另一方面，非选择的串单元SU中的NAND串NS通过预充电动作而维持通道电位上升的状态。也就是说，在第一编程动作的变化例中，从非选择的串单元SU且与写入对象的位线BL_prog对应的NAND串的通道电位上升的状态，通过与字线WL的耦合而电位上升。其他动作由于与第一实施方式中所说明的第一编程动作相同，所以省略说明。
[6-2]第六实施方式的效果
如以上所述，本实施方式的半导体存储装置10中，由于从非选择的串单元SU且与写入对象的位线BL_prog对应的NAND串的通道电位上升的状态通过与字线WL的耦合而通道电位上升，所以能够使通过自举而到达的通道电位变高。也就是说，半导体存储装置10中，即便在非选择的串单元SU且与写入对象的位线BL_prog对应的NAND串NS中，也能够获得与其他非写入的位线BL_inh所对应的NAND串NS相同程度的抑制阈值电压的上升的效果。
由此，本实施方式的半导体存储装置10与第一实施方式相比，能够提高非选择的串单元SU且与写入对象的位线BL_prog对应的NAND串NS中的写入的数据的可靠性。
[6]变化例等
根据所述实施方式的半导体存储装置10包含：第一及第二存储器单元＜MT，图2＞；第一及第二选择晶体管＜ST1，图2＞，一端分别连接于第一及第二存储器单元的一端；第一及第二位线＜BL，图2＞，分别连接于第一及第二选择晶体管的另一端；第一字线＜WL，图2＞，连接于第一及第二存储器单元的栅极；以及第一选择栅极线＜SGD，图2＞，连接于第一及第二选择晶体管的栅极。写入动作包含第一程序循环及继第一程序循环之后的第二程序循环。第一及第二程序循环包含对第一字线施加编程脉冲的编程动作及验证动作。在编程动作中，在对第一字线施加编程脉冲的期间，对第一位线＜BL_prog，图7＞施加第一电压＜Vss，图7＞，对第二位线＜BL_inh，图7＞施加比第一电压高的第二电压＜Vdd，图7＞，对第一选择栅极线＜SGD_sel，图7＞施加比第二电压高的第三电压＜Vsgd，图7＞，在对第一字线施加编程脉冲之前，对第二位线施加第二电压，对第一选择栅极线施加比第三电压高的第四电压＜Vsgdh，图7＞。对第一选择栅极线施加第四电压的长度为第二程序循环＜T2，图8＞比第一程序循环＜T1，图7＞长。
由此，能够提供一种能够提高写入的数据的可靠性的半导体存储装置。
此外，在所述实施方式中，以在所有字线WL应用相同的设定的情况为例进行了说明，但并不限定于此。例如，半导体存储装置10也可设定针对每一字线WL而变更预充电时间的条件。具体来说，例如，也可将第一实施方式中使用图6所说明的步骤13中的参照电压Vref设定为针对每一字线WL而不同的值。例如，也可将第四实施方式中使用图12所说明的步骤54中的值k设定为针对每一字线WL而不同的值。例如，也可将第五实施方式中使用图13所说明的步骤63中的验证电平设定为针对每一字线WL而不同的验证电平。
此外，第四及第五实施方式中所说明的写入动作中的从第一编程动作移行至第二编程动作的条件，能够应用于第二及第三实施方式中所说明的写入动作。另外，变更预充电动作的有无及预充电时间的长度的条件能够尽可能组合使用。
此外，第六实施方式中所说明的第一编程动作的变化例也能够同样地应用于第二编程动作。
此外，在所述实施方式中所说明的写入动作中，以使1个存储器单元存储2位的数据的情况为例进行了说明，但并不限定于此。例如，也可使1个存储器单元存储3位以上的数据。即便在此种情况下，也能够通过设定适当的条件，而实现所述实施方式中所说明的动作。例如，在对第五实施方式应用使1个存储器单元存储3位的数据的构成的情况下，作为变更预充电动作的有无及预充电时间的长度的条件，也可设定“C”电平以后的验证通过。
此外，在所述实施方式中，存储器单元阵列11也可并非为存储器单元三维地积层在半导体衬底的上方的构成。也就是说，半导体存储装置10的存储器单元阵列11也可为存储器单元二维地排列在半导体衬底上的构成。
此外，在步骤S16、S26、S40、S58、及S66中，以所有写入对象的存储器单元通过验证的情况为例进行了说明，但并不限定于此。例如，定序器17在规定的次数的验证失败的情况下，也可视为该页的写入动作失败。在该情况下，对外部的控制器发送该页的写入动作失败的旨意的信息。
此外，在本说明书中所谓“连接”表示电连接，例如不排除中间介置有其他元件的情况。
此外，在所述各实施方式中，
(1)在读出动作中，在“A”电平的读出动作对所选择的字线施加的电压例如为0～0.55V之间。并不限定于此，也可为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V的任一者之间。
在“B”电平的读出动作对所选择的字线施加的电压例如为1.5～2.3V之间。并不限定于此，也可为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V的任一者之间。
在“C”电平的读出动作对所选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V的任一者之间。
作为读出动作的时间(tRead)，例如也可为25～38μs、38～70μs、70～80μs之间。
(2)写入动作如上所述包含编程动作及验证动作。在写入动作中，在编程动作时对所选择的字线最初施加的电压例如为13.7～14.3V之间。并不限定于此，例如也可为13.7～14.0V、14.0～14.6V的任一者之间。
也可改变写入第奇数个字线时的对所选择的字线最初施加的电压、及写入第偶数个字线时的对所选择的字线最初施加的电压。
在将编程动作设为ISPP方式(Incremental Step Pulse Program，递增阶跃脉冲编程)时，作为阶跃电压，例如可列举0.5V左右。
作为施加至非选择的字线的电压，例如也可为6.0～7.3V之间。并不限定于该情况，例如也可为7.3～8.4V之间，也可为6.0V以下。
也可通过非选择的字线为第奇数个字线还是为第偶数个字线来改变所施加的导通电压。
作为写入动作的时间(tProg)，例如也可为1700～1800μs、1800～1900μs、1900～2000μs之间。
(3)在删除动作中，对形成在半导体衬底上部且在上方配置有所述存储器单元的井最初施加的电压例如为12.0～13.6V之间。并不限定于该情况，例如也可为13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。
作为删除动作的时间(tErase)，例如也可为3000～4000μs、4000～5000μs、4000～9000μs之间。
(4)存储器单元的构造具有在半导体衬底(硅衬底)上介隔膜厚为4～10nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层能够设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的聚硅的积层构造。另外，也可对聚硅添加Ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有隔在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚能够设为比High-k膜的膜厚更厚。在绝缘膜上介隔膜厚为3～10nm的材料而形成着膜厚为30～70nm的控制电极。此处，材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极能够使用W等。
另外，能够在存储器单元间形成气隙。
对本发明几个实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。
符号的说明
10 半导体存储装置
11 存储器单元阵列
12 传感放大器模块
13 行解码器
14 输入输出电路
15 暂存器
16 逻辑控制电路
17 定序器
18 就绪/忙碌控制电路
19 电压产生电路
BL 位线
WL 字线
SGD 选择栅极线
SGS 选择栅极线
MT 存储器单元晶体管
ST 选择晶体管

Claims (9)

1.一种半导体存储装置，其特征在于包括：
第一及第二存储器单元晶体管，能够非易失性地保存数据；
第一选择晶体管，一端连接于所述第一存储器单元晶体管的一端；
第二选择晶体管，一端连接于所述第二存储器单元晶体管的一端；
第一位线，连接于所述第一选择晶体管的另一端；
第二位线，连接于所述第二选择晶体管的另一端；
第一字线，连接于所述第一及第二存储器单元晶体管的栅极；及
第一选择栅极线，连接于所述第一及第二选择晶体管的栅极；且
写入动作包含第一程序循环及继所述第一程序循环之后的第二程序循环，
所述第一及第二程序循环包含对所述第一字线施加编程脉冲的编程动作及验证动作，
所述写入动作在所述第一及第二程序循环的所述编程动作中，
在对所述第一字线施加所述编程脉冲的期间，对所述第一位线施加第一电压，对所述第二位线施加比所述第一电压高的第二电压，对所述第一选择栅极线施加比所述第二电压高的第三电压，
在对所述第一字线施加所述编程脉冲之前，对所述第二位线施加所述第二电压，对所述第一选择栅极线施加比所述第三电压高的第四电压，对所述第一选择栅极线施加所述第四电压的长度为所述第二程序循环比所述第一程序循环长。
2.一种半导体存储装置，其特征在于包括：
第一及第二存储器单元晶体管，能够非易失性地保存数据；
第一选择晶体管，一端连接于所述第一存储器单元晶体管的一端；
第二选择晶体管，一端连接于所述第二存储器单元晶体管的一端；
第一位线，连接于所述第一选择晶体管的另一端；
第二位线，连接于所述第二选择晶体管的另一端；
第一字线，连接于所述第一及第二存储器单元晶体管的栅极；及
第一选择栅极线，连接于所述第一及第二选择晶体管的栅极；且
写入动作包含第一程序循环及继所述第一程序循环之后的第二程序循环，
所述第一及第二程序循环包含对所述第一字线施加编程脉冲的编程动作及验证动作，
在所述第一及第二程序循环的所述编程动作中，
在对所述第一字线施加所述编程脉冲的期间，对所述第一位线施加第一电压，对所述第二位线施加比所述第一电压高的第二电压，对所述第一选择栅极线施加比所述第二电压高的第三电压，
在所述第二程序循环的所述编程动作中，
在对所述第一字线施加所述编程脉冲之前，对所述第二位线施加所述第二电压，对所述第一选择栅极线施加比所述第三电压高的第四电压，
在所述第一程序循环的所述编程动作中，在对所述第一字线施加所述编程脉冲之前，不对所述第一选择栅极线施加所述第四电压。
3.根据权利要求1或2所述的半导体存储装置，其特征在于进而具备执行所述写入动作的控制器，且
所述控制器根据所述编程脉冲的电压值，而从所述第一程序循环移行至所述第二程序循环。
4.根据权利要求1或2所述的半导体存储装置，其特征在于进而具备执行所述写入动作的控制器，且
在所述写入动作中，所述控制器根据所执行的程序循环的次数，而从所述第一程序循环移行至所述第二程序循环。
5.根据权利要求1或2所述的半导体存储装置，其特征在于进而具备执行所述写入动作的控制器，且
在所述写入动作中，所述控制器根据通过所述验证动作，而从所述第一程序循环移行至所述第二程序循环。
6.根据权利要求1或2所述的半导体存储装置，其特征在于进而具备：
第三存储器单元晶体管，能够非易失性地保存数据；
第三选择晶体管，一端连接于所述第三存储器单元晶体管的一端，且另一端连接于所述第一位线；及
第二选择栅极线，连接于所述第三选择晶体管的栅极；且
在所述编程动作中，在对所述第一字线施加所述编程脉冲之前，对所述第一选择栅极线施加所述第四电压的情况下，在对所述第一选择栅极线施加所述第四电压的期间对所述第一位线施加所述第二电压，在所述第一选择栅极线的电压从所述第四电压下降至所述第一电压之后，所述第一位线的电压从所述第二电压下降至所述第一电压。
7.根据权利要求3所述的半导体存储装置，其特征在于进而具备：
第三存储器单元晶体管，能够非易失性地保存数据；
第三选择晶体管，一端连接于所述第三存储器单元晶体管的一端，另一端连接于所述第一位线；及
第二字线，连接于所述第三存储器单元晶体管的栅极；且
所述控制器能够在选择所述第一字线的写入动作及选择所述第二字线的写入动作，将从所述第一程序循环移行至所述第二程序循环的条件设定为不同。
8.根据权利要求4所述的半导体存储装置，其特征在于进而具备：
第三存储器单元晶体管，能够非易失性地保存数据；
第三选择晶体管，一端连接于所述第三存储器单元晶体管的一端，另一端连接于所述第一位线；及
第二字线，连接于所述第三存储器单元晶体管的栅极；且
所述控制器能够在选择所述第一字线的写入动作及选择所述第二字线的写入动作，将从所述第一程序循环移行至所述第二程序循环的条件设定为不同。
9.根据权利要求5所述的半导体存储装置，其特征在于进而具备：
第三存储器单元晶体管，能够非易失性地保存数据；
第三选择晶体管，一端连接于所述第三存储器单元晶体管的一端，另一端连接于所述第一位线；及
第二字线，连接于所述第三存储器单元晶体管的栅极；且
所述控制器能够在选择所述第一字线的写入动作及选择所述第二字线的写入动作，将从所述第一程序循环移行至所述第二程序循环的条件设定为不同。
CN201710133209.9A 2017-01-06 2017-03-08 半导体存储装置 Active CN108281168B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017001237A JP2018113084A (ja) 2017-01-06 2017-01-06 半導体記憶装置
JP2017-001237 2017-01-06

Publications (2)

Publication Number Publication Date
CN108281168A true CN108281168A (zh) 2018-07-13
CN108281168B CN108281168B (zh) 2021-08-20

Family

ID=62781889

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710133209.9A Active CN108281168B (zh) 2017-01-06 2017-03-08 半导体存储装置

Country Status (4)

Country Link
US (1) US10153045B2 (zh)
JP (1) JP2018113084A (zh)
CN (1) CN108281168B (zh)
TW (1) TWI657441B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176268A (zh) * 2018-02-21 2019-08-27 东芝存储器株式会社 半导体存储装置
CN110827881A (zh) * 2018-08-10 2020-02-21 东芝存储器株式会社 半导体存储器
CN110931071A (zh) * 2018-09-19 2020-03-27 东芝存储器株式会社 半导体存储装置及数据写入方法
CN111081302A (zh) * 2018-10-22 2020-04-28 东芝存储器株式会社 半导体存储装置
CN113035252A (zh) * 2019-12-24 2021-06-25 铠侠股份有限公司 半导体存储装置
CN114758691A (zh) * 2022-03-28 2022-07-15 长江存储科技有限责任公司 沟道预充电方法、编程方法、装置及系统
CN114758708A (zh) * 2022-03-28 2022-07-15 长江存储科技有限责任公司 存储器的编程方法、存储器及存储系统
CN114974372A (zh) * 2022-05-30 2022-08-30 长江存储科技有限责任公司 非易失性存储器操作方法及系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
JP7293060B2 (ja) * 2019-09-17 2023-06-19 キオクシア株式会社 半導体記憶装置
CN112951299B (zh) * 2020-02-26 2022-11-04 长江存储科技有限责任公司 存储器件及相关存储器件的编程方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494084A (zh) * 2002-08-06 2004-05-05 ���ǵ�����ʽ���� 半导体存储器器件的位线预充电电路
CN1720587A (zh) * 2002-11-14 2006-01-11 柰米闪芯集成电路有限公司 使用整合技术的组合式非易失性存储器
CN1783343A (zh) * 2004-10-26 2006-06-07 三星电子株式会社 非易失性存储器件及其编程方法
US20090010067A1 (en) * 2007-07-03 2009-01-08 Shih-Chung Lee Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
CN101345084A (zh) * 2007-07-13 2009-01-14 三星电子株式会社 操作非易失性存储装置的方法
US7505327B2 (en) * 2004-10-14 2009-03-17 Kabushiki Kaisha Toshiba Method of controlling a semiconductor device by a comparison of times for discharge of bit lines connected to different memory cell arrays
CN101556827A (zh) * 2008-04-11 2009-10-14 海力士半导体有限公司 使用自升压对闪存器件编程的方法
US20100008149A1 (en) * 2008-07-09 2010-01-14 Samsung Electronics Co., Ltd. Flash memory device and programming method thereof
US20100246258A1 (en) * 2009-03-25 2010-09-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and related method of programming
KR20100138540A (ko) * 2009-06-25 2010-12-31 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
CN101937707A (zh) * 2009-06-29 2011-01-05 海力士半导体有限公司 对非易失性存储器器件进行编程的方法
CN102314941A (zh) * 2010-07-06 2012-01-11 三星电子株式会社 非易失性存储器件、存储系统和执行读操作的方法
US20140063968A1 (en) * 2012-08-30 2014-03-06 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN103680632A (zh) * 2012-08-30 2014-03-26 华邦电子股份有限公司 半导体存储装置
CN106062881A (zh) * 2014-02-20 2016-10-26 松下知识产权经营株式会社 非易失性半导体存储装置
US20160343443A1 (en) * 2014-02-03 2016-11-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4405405B2 (ja) 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
US7858902B2 (en) 2007-02-13 2010-12-28 Disco Corporation Wafer dividing method and laser beam processing machine
US7978520B2 (en) * 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101487524B1 (ko) 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101635502B1 (ko) 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
US9171626B2 (en) * 2012-07-30 2015-10-27 Micron Technology, Inc.. Memory devices and programming memory arrays thereof
US9368222B2 (en) * 2014-10-01 2016-06-14 Sandisk Technologies Inc. Bit line pre-charge with current reduction

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494084A (zh) * 2002-08-06 2004-05-05 ���ǵ�����ʽ���� 半导体存储器器件的位线预充电电路
CN1720587A (zh) * 2002-11-14 2006-01-11 柰米闪芯集成电路有限公司 使用整合技术的组合式非易失性存储器
US7505327B2 (en) * 2004-10-14 2009-03-17 Kabushiki Kaisha Toshiba Method of controlling a semiconductor device by a comparison of times for discharge of bit lines connected to different memory cell arrays
CN1783343A (zh) * 2004-10-26 2006-06-07 三星电子株式会社 非易失性存储器件及其编程方法
US20090010067A1 (en) * 2007-07-03 2009-01-08 Shih-Chung Lee Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
CN101345084A (zh) * 2007-07-13 2009-01-14 三星电子株式会社 操作非易失性存储装置的方法
CN101556827A (zh) * 2008-04-11 2009-10-14 海力士半导体有限公司 使用自升压对闪存器件编程的方法
US20100008149A1 (en) * 2008-07-09 2010-01-14 Samsung Electronics Co., Ltd. Flash memory device and programming method thereof
US20100246258A1 (en) * 2009-03-25 2010-09-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and related method of programming
KR20100138540A (ko) * 2009-06-25 2010-12-31 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
CN101937707A (zh) * 2009-06-29 2011-01-05 海力士半导体有限公司 对非易失性存储器器件进行编程的方法
CN102314941A (zh) * 2010-07-06 2012-01-11 三星电子株式会社 非易失性存储器件、存储系统和执行读操作的方法
US20140063968A1 (en) * 2012-08-30 2014-03-06 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN103680632A (zh) * 2012-08-30 2014-03-26 华邦电子股份有限公司 半导体存储装置
US20160343443A1 (en) * 2014-02-03 2016-11-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming the same
CN106062881A (zh) * 2014-02-20 2016-10-26 松下知识产权经营株式会社 非易失性半导体存储装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176268A (zh) * 2018-02-21 2019-08-27 东芝存储器株式会社 半导体存储装置
CN110827881A (zh) * 2018-08-10 2020-02-21 东芝存储器株式会社 半导体存储器
CN110827881B (zh) * 2018-08-10 2023-06-02 铠侠股份有限公司 半导体存储器
CN110931071A (zh) * 2018-09-19 2020-03-27 东芝存储器株式会社 半导体存储装置及数据写入方法
CN110931071B (zh) * 2018-09-19 2023-12-22 铠侠股份有限公司 半导体存储装置及数据写入方法
CN111081302A (zh) * 2018-10-22 2020-04-28 东芝存储器株式会社 半导体存储装置
CN111081302B (zh) * 2018-10-22 2023-04-11 铠侠股份有限公司 半导体存储装置
CN113035252A (zh) * 2019-12-24 2021-06-25 铠侠股份有限公司 半导体存储装置
CN113035252B (zh) * 2019-12-24 2024-01-16 铠侠股份有限公司 半导体存储装置
CN114758691A (zh) * 2022-03-28 2022-07-15 长江存储科技有限责任公司 沟道预充电方法、编程方法、装置及系统
CN114758708A (zh) * 2022-03-28 2022-07-15 长江存储科技有限责任公司 存储器的编程方法、存储器及存储系统
CN114974372A (zh) * 2022-05-30 2022-08-30 长江存储科技有限责任公司 非易失性存储器操作方法及系统

Also Published As

Publication number Publication date
US20180197611A1 (en) 2018-07-12
CN108281168B (zh) 2021-08-20
JP2018113084A (ja) 2018-07-19
TW201826269A (zh) 2018-07-16
US10153045B2 (en) 2018-12-11
TWI657441B (zh) 2019-04-21

Similar Documents

Publication Publication Date Title
US12094532B2 (en) Semiconductor memory device
CN108281168B (zh) 半导体存储装置
CN109935256B (zh) 半导体存储装置
JP6783682B2 (ja) 半導体記憶装置及びメモリシステム
TWI714901B (zh) 半導體記憶裝置
US10276242B2 (en) Semiconductor memory device
CN107516541B (zh) 半导体存储装置
CN102760483B (zh) 半导体装置的操作方法
JP2020004470A (ja) 半導体記憶装置
US9640265B1 (en) Semiconductor memory device
JP2019057345A (ja) 半導体記憶装置
JP2017208152A (ja) 半導体記憶装置及びメモリシステム
TW201535385A (zh) 非揮發性半導體記憶裝置及記憶體系統
US10014064B2 (en) Non-volatile semiconductor storage device
US10861560B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220304

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.