CN108257936B

CN108257936B - 一种dip16多芯片封装异形引线框架及其封装方法

Info

Publication number: CN108257936B
Application number: CN201810003799.8A
Authority: CN
Inventors: 李蛇宏; 杨益东
Original assignee: Sichuan Mountek Electronic Technology Co ltd
Current assignee: Sichuan Mingtai Microelectronics Technology Co.,Ltd.
Priority date: 2018-01-03
Filing date: 2018-01-03
Publication date: 2020-07-03
Anticipated expiration: 2038-01-03
Also published as: CN108257936A

Abstract

本发明公开了一种DIP16多芯片封装异形引线框架机器封装方法，包括引线框架本体，所述引线框架本体上设置有多个框架单元，所述框架单元的一侧设置有第一至第八引脚，另一侧设置有第九至第十六引脚，所述框架单元上还设置有长基岛，所述长基岛的两侧设置有第一至第四基岛；所述第一至第四基岛上粘贴有芯片；本发明通过将多个MOS管集成在同一个芯片上，其不需要再通过外部线路实现正负电信号的切换和电信号强弱的转换，在系统集成时能够有效减小集成电路板的面积，从而实现集成电路的小型化。

Description

一种DIP16多芯片封装异形引线框架及其封装方法

技术领域

本发明涉及集成电路封装设备技术领域，具体涉及一种DIP16多芯片封装异形引线框架及其封装方法。

背景技术

DIP（Dual Inline Package）封装芯片是指采用双列直插式封装的集成电路芯片，绝大多数中小规模集成电路（IC）均采用此种封装形式。采用DIP封装的CPU芯片通常有两排引脚，通过直插到具有DIP结构的芯片插座上或直接插在具有相同焊孔数和几何排列的电路板上进行焊接安装。目前，行业内的DIP封装引线框，主要以单基岛引线框为主，单基岛引线框架的主要缺陷是结构单一，不能用于多用途、中大规模系统集成器件开发导致整机集成时，需要几颗甚至十几颗器件才能完成实现电路功能，从而增加了上板的面积，制造成本也会大幅度提高，同时还会导致整机功率损耗大大增加。

公开号为CN104934405A的中国发明专利于2015年9月23日公开了一种基于DIP多基岛的引线框架及其制造封装件的方法，引线框架包括设有多列第一框架单元组合多列第二框架单元组的框架本体，两种框架单元组间隔设置，框架单元设有三个基岛，其中两个基岛通过栅条与该框架单元的四个内引脚相连，且该两个基岛位于第三个基岛和栅条之间；该第三个基岛通过连接条连接框架本体边框；框架单元中朝向相邻框架单元的内引脚与该相连卡框架单元朝向该框架单元的内引脚交错设置。该发明所述的引线框能够有效提高产品的集成度、封装成品率及可靠性。

发明内容

针对现有技术中存在的结构单一，电流控制系统集成后上板面积大的缺陷，本发明公开了一种DIP16多芯片封装异形引线框架及其封装方法，本发明的引线框架通过多个基岛不但实现了多个MOS管的集成，同时还降低了器件之间的相互干扰，提高工作稳定性，同时在更好的实现对电流的控制，还具有大大降低了封装成本和器件工作损害。

本发明通过以下技术方案实现上述目的：

一种DIP16多芯片封装异形引线框架，包括引线框架本体，所述引线框架本体内设置有多个框架单元，其特征在于：所述框架单元的一侧设置有第一至第八引脚，另一端设置有第九至第十六引脚；所述框架单元中部设置有长基岛，所述长基岛与第九和第十引脚相连；所述长基岛两侧分别设置有第一至第四基岛，所述第一基岛与第二和第三引脚相连；所述第二基岛与第五和第六引脚相连，所述第三基岛与第八引脚相连，所述第四引脚与第十一、第十三和第十五引脚相连，其余的引脚均为独立引脚。

所述第一至第三基岛上均贴装有1块MOS芯片，第四基岛上贴装有3块MOS芯片。

所述第一至第四基岛和长基岛上均设置有锁胶孔。

所述引线框架本体的两侧设置有定位孔。

所述相邻框架单元组之间的引脚相互交错设置。

所述一种DIP16多芯片封装异形引线框架封装方法包括以下步骤：

A、首先在第四基岛上粘贴编号为a、b、c的3块结构相同的MOS芯片，再依次在第一、第二和第三基岛上分别粘贴芯片，芯片的编号依次为f、e、d，粘贴完成后进行前固化烘烤；

B、首先将a、b、c芯片的S极通过导线依次分别与第一基岛、第二基岛和第三基岛相连；再通过导线将d、e、f芯片的S极依次分别与长基岛相连；再依次分别将a芯片的G极与第十六引脚、b芯片的G极与第十四引脚、c芯片的G极与第十二引脚、d芯片的G极与第七引脚、e芯片的G极与第四引脚和f芯片的G极与第一引脚相连；

C、塑封、后固化烘烤；

D、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在7-15μm；

E、打标、冲切成型；

F、采用DIP封装产品测试方法测试，挑选出不良品；

G、对产品外观尺寸进行检测，选出合格品后包装等待出货。

所述步骤B中导线的线弧高度为180~200um；所述连接导线采用直径为50um的铜丝。

所述步骤A的前固化烘烤的烘烤温度170℃-180℃恒温烘烤，并通入保护氮气，氮气流量为>40L/MIN，烘烤时间为1小时；所述步骤C的后固化烘烤170℃-180℃的真空烘烤，烘烤时间为6小时。

与现有技术相比，本发明具有以下有益效果：

1、本发明的框架单元内设置有长基岛，长基岛的两侧设置有第一基岛至第四基岛，所述第一至第四基岛上设置有均设置有MOS管，本发明通过第一基岛至第三基岛上的MOS芯片将交流电信号转变为负电压直流信号，通过第四基岛上的3颗MOS芯片将交流电信号转变为正电压直流信号，在控制伺服电机是可以方便、快捷的实现正、负电压的切换，进而快速实现伺服电机的正、反转切换；同时还可以通过同时连通多个MOS管控制电信号的强度，从而控制伺服电机运动的幅度，与现有的单基岛技术相比，其不需要再通过外部线路实现正负电信号的切换和电信号强弱的转换，在系统集成时能够有效减小集成电路板的面积，从而实现集成电路的小型化；同时通过将MOS管安装于不同的基岛上还能减小不同电子器件之间的相互干扰，提高了工作稳定性；且本发明在同一个封装器件中封装多个MOS芯片，芯片之间的连线减少，降低了功率损耗，同时解决了电信号传输的延时问题。

2、本发明在第一至第三基岛上分别设置有1个MOS芯片，通过分开设置的MOS芯片减少器件之间的影响，提高器件单路控制的精度，从而提高电机反转的控制精度。

3、本发明所述的第一至第四基岛和长基岛上均设置有锁胶孔，在注塑封装时，塑封料从锁胶孔穿过，使塑封料和引线框架能够更加紧密的结合在一起，避免在冲切成型时管脚被机械应力拉裂。

4、本发明的引线框本体的两侧设置有定位孔，方便在加工前对引线框架进行定位，保证引线框架能够快速安装到正确的位置，从而保证后续工序的顺利进行，提高加工效率。

5、本发明在封装时将a、b、c芯片的S极分别与第一基岛、第二基岛和第三基岛相连；再将d、e、f芯片的S极与长基岛相连；再分别将a、b、c、d、e、f芯片的G极分别与第十六、第十四、第十二、第七、第四和第一引脚相连；上述连接方式一方面保证了将模拟的交流信号转化为直流信号，实现信号的有效控制；另一方面克服了单基岛引线框无法实现系统级集成的缺陷，同时减小器件之间的互扰问题，而且封装成本低，器件工作损耗低，稳定性较好。

附图说明

图1为本实用新型引线框架结构示意图；

图2为本实用新型框架单元结构示意图；

附图标记：1、引线框架本体，2、框架单元，3、长基岛，4、第一基岛，5、第二基岛，6、第三基岛，7、第四基岛，8、锁胶孔，9、定位孔，A1、第一引脚，A2、第二引脚，A3、第三引脚，A4、第四引脚，A5、第五引脚，A6、第六引脚，A7、第七引脚，A8、第八引脚，A9、第九引脚，A10、第十引脚，A11、第十一引脚，A12、第十二引脚，A13、第十三引脚，A14、第十四引脚，A15、第十五引脚，A16、第十六引脚。

具体实施例

下面将通过具体实施例对本发明作进一步说明：

实施例1

本实施例作为本发明的较佳实施例，其公开了一种DIP16多芯片封装异形引线框架，其具体结构如图1所示，包括引线框架本体，所述引线框架本体内设置有多个框架单元，所述框架单元的一侧依次设置有第一至第八引脚，框架单元的另一侧依次设置有第九至第十六引脚，所述框架单元的中部设置有长基岛，长基岛上设置有圆形的锁胶孔；所述长基岛的一端与第九和第十引脚相连；所述长基岛靠近第一至第八引脚的一侧设置有第一至第三基岛；所述第一基岛与第二和第三引脚相连，第二基岛与第五和第六引脚相连，第三基岛与第八引脚相连；所述第四基岛位于长基岛靠近第九至第十六引脚的一侧，且第四基岛与第十一、第十三和第十五引脚相连，所述第一引脚、第四引脚、第七引脚、第十二引脚、第十四引脚和第十六引脚均为独立引脚；所述第一基岛上封装有1块MOS芯片，所述第二基岛上封装有1块MOS芯片，所述第三基岛上封装有1块MOS芯片，第四基岛上封装有3块结构相同的MOS芯片；所述第一至第四基岛上均设置有锁胶孔，引线框架本体的两侧还设置有定位孔。

所述相邻框架单元组之间的引脚相互交错设置。

实施例2

根据实施例1所述的一种DIP16多芯片封装异形引线框架，本发明还提供了该引线框架的封装方法，包括以下步骤:

A、首先在第四基岛上粘贴编号为a、b、c的3块结构相同的MOS芯片，再依次在第一、第二和第三基岛上分别粘贴芯片，芯片的编号依次为f、e、d，粘贴完成后送入烤箱进行前固化烘烤，前固化烘烤为170℃恒温烘烤，并通入保护氮气，氮气流量为大于40L/MIN，烘烤时间为1小时；

C、塑封、完成塑封后送入真空烘烤箱烘烤，烘烤温度为170℃，烘烤时间为6小时；

D、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在7μm；

E、根据产品名称及标记要求，采用激光蚀刻的方式在产品表面打上印记，以示区分；再通过冲切支撑筋、打凹成型、分离等工序使封装件分离成单颗封装件。

F、采用DIP封装产品测试方法测试，挑选出不良品；

G、对产品外观尺寸进行检测，选出合格品后包装等待出货。

实施例3

A、首先在第四基岛上粘贴编号为a、b、c的3块结构相同的MOS芯片，再依次在第一、第二和第三基岛上分别粘贴芯片，芯片的编号依次为f、e、d，粘贴完成后送入烤箱进行前固化烘烤，前固化烘烤为175℃恒温烘烤，并通入保护氮气，氮气流量为大于40L/MIN，烘烤时间为1小时；

C、塑封、完成塑封后送入真空烘烤箱烘烤，烘烤温度为175℃，烘烤时间为6小时；

D、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在12μm；

F、采用DIP封装产品测试方法测试，挑选出不良品；

G、对产品外观尺寸进行检测，选出合格品后包装等待出货。

实施例4

A、首先在第四基岛上粘贴编号为a、b、c的3块结构相同的MOS芯片，再依次在第一、第二和第三基岛上分别粘贴芯片，芯片的编号依次为f、e、d，粘贴完成后送入烤箱进行前固化烘烤，前固化烘烤为180℃恒温烘烤，并通入保护氮气，氮气流量为大于40L/MIN，烘烤时间为1小时；

C、塑封、完成塑封后送入真空烘烤箱烘烤，烘烤温度为180℃，烘烤时间为6小时；

D、将经过固化烘烤后的封装体放置于高速自动线上通过电镀镀锡，镀层厚度在15μm；

F、采用DIP封装产品测试方法测试，挑选出不良品；

G、对产品外观尺寸进行检测，选出合格品后包装等待出货。

Claims

1.一种DIP16多芯片封装异形引线框架，包括引线框架本体（1），所述引线框架本体（1）内设置有多个框架单元（2），其特征在于：所述框架单元的一侧设置有第一（A1）至第八引脚（A8），另一端设置有第九（A9）至第十六引脚（A16）；所述框架单元（2）中部设置有长基岛（3），所述长基岛（3）与第九（A9）和第十引脚（A10）相连；所述长基岛（3）两侧分别设置有第一（4）至第四基岛（7），所述第一基岛（4）至第三基岛（6）上均贴装有1块MOS芯片，第四基岛（7）上贴装有3块MOS芯片，第一基岛（4）至第三基岛（6）的MOS芯片将交流电信号转变为负电压直流信号，第四基岛（7）上的3颗MOS芯片将交流电信号转变为正电压直流信号，所述第一基岛（4）与第二（A2）和第三引脚（A3）相连；所述第二基岛（5）与第五（A5）和第六引脚（A6）相连，所述第三基岛（6）与第八引脚（A8）相连，所述第四基岛（7）与第十一（A11）、第十三（A13）和第十五引脚（A15）相连，其余的引脚均为独立引脚；

该异形引线框架封装方法包括以下步骤：

A、首先在第四基岛上粘贴编号为a、b、c的3块结构相同的MOS芯片，再依次在第一、第二和第三基岛上分别粘贴芯片，芯片的编号依次为f、e、d，粘贴完成后进行前固化烘烤，前固化烘烤的烘烤温度170℃-180℃恒温烘烤，并通入保护氮气，氮气流量为>40L/MIN，烘烤时间为1小时；

C、塑封、后固化烘烤，后固化烘烤170℃-180℃的真空烘烤，烘烤时间为6小时；

E、打标、冲切成型；

F、采用DIP封装产品测试方法测试，挑选出不良品；

G、对产品外观尺寸进行检测，选出合格品后包装等待出货。

2.根据权利要求1所述的一种DIP16多芯片封装异形引线框架，其特征在于：所述第一（4）至第四基岛（7）和长基岛（3）上均设置有锁胶孔（8）。

3.根据权利要求1所述的一种DIP16多芯片封装异形引线框架，其特征在于：所述引线框架本体（1）的两侧设置有定位孔（9）。

4.根据权利要求1所述的一种DIP16多芯片封装异形引线框架，其特征在于：相邻所述框架单元组（2）之间的引脚相互交错设置。

5.根据权利要求1所述的一种DIP16多芯片封装异形引线框架，其特征在于：所述步骤B中导线的线弧高度为180~200um；连接导线采用直径为50um的铜丝。