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CN108257919A - 随机动态处理存储器元件的形成方法 - Google Patents

随机动态处理存储器元件的形成方法 Download PDF

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CN108257919A
CN108257919A CN201611244788.6A CN201611244788A CN108257919A CN 108257919 A CN108257919 A CN 108257919A CN 201611244788 A CN201611244788 A CN 201611244788A CN 108257919 A CN108257919 A CN 108257919A
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stochastic
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Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
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Abstract

本发明公开一种随机动态处理存储器元件的形成方法，其包含以下步骤。提供基底，基底包含存储区及周边区。在基底的周边区上形成第一半导体层。接着，在基底上依序形成绝缘层与第二半导体层，第二半导体层覆盖基底、第一半导体层及绝缘层。随后，在第二半导体层上形成牺牲层，牺牲层在存储区及周边区的顶表面彼此齐平。之后，进行移除制作工艺，移除牺牲层、一部分的第二半导体层与一部分的绝缘层，以暴露第一半导体层，其中，在移除制作工艺后，第一半导体层的顶表面与第二半导体层的顶表面齐平。

Description

随机动态处理存储器元件的形成方法
技术领域
本发明涉及一种半导体制作工艺，特别是涉及一种随机动态处理存储器元件的平坦化制作工艺。
背景技术
随着集成电路(IC)集成度不断提升，集成电路内各半导体元件的特征尺寸也持续微缩。为了因应半导体元件微缩所引起的各种电性或制作工艺限制，业界也提出了多种解决之道。举例来说，对于晶体管装置而言，为了解决传统多晶硅栅极造成硼穿透(boronpenetration)以及空乏效应(depletion effect)的问题，目前业界多采用后栅极(gatelast)制作工艺，以具有金属电极的金属栅极取代传统的多晶硅栅极。然而，随着各栅极结构间的距离逐渐微缩，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。举例来说，各栅极结构间空间不足而影响覆盖膜层的填洞效果或使制作工艺繁复等问题。
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的目的在于提供一种随机动态处理存储器元件的制作工艺，其是利用具有一定厚度的牺牲层覆盖该随机动态处理存储器元件的不同区域再进行后续的平坦化制作工艺，由此，可避免形成多余的掩模，并可达到较佳的平坦化能力。
为达前述目的，本发明提供一种随机动态处理存储器元件的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储区及一周边区。在该基底的该周边区上形成一第一半导体层。接着，在该基底上依序形成一绝缘层以及一第二半导体层，该第二半导体层覆盖该基底、该第一半导体层及该绝缘层。随后，在该第二半导体层上形成一牺牲层，该牺牲层在该存储区及该周边区的顶表面彼此齐平。之后，进行一移除制作工艺，移除该牺牲层、一部分的该第二半导体层与一部分的该绝缘层，以暴露该第一半导体层，其中，在该移除制作工艺后，该第一半导体层的顶表面与该第二半导体层的顶表面齐平。
本发明是提供一种随机动态处理存储器元件的制作工艺，其是利用具有一定厚度的一牺牲层直接覆盖该随机动态处理存储器元件的不同区域，使得该随机动态处理存储器元件中各区域的高度差异可因而被改善，而使各区域的顶表面可大体上齐平。由此，即可在不需额外形成任何掩模的情况下，直接进行下方膜层的平坦化制作工艺，故能有效简化本发明的制作工艺。
附图说明
图1至图6为本发明第一较佳实施例中随机动态处理存储器元件的制作工艺的步骤示意图；
图7至图9为本发明第二较佳实施例中随机动态处理存储器元件的制作工艺的步骤示意图；
图10至图11为本发明较佳实施例中的随机动态处理存储器元件，其中，图10为图11沿剖面线A-A’的示意图。
主要元件符号说明
10 动态随机存取存储器元件
100 基底
101 主动区
102 存储区(存储器区)
104 周边区
106、105 浅沟绝缘
108 沟槽
110 字符线
112 介电层
114 栅极
116 绝缘层
120 栅极介电层
122、123 半导体层
124 绝缘层
126 牺牲层
128 含硅硬掩模
129 开口
130 插塞沟槽
160 位线
160a 位线接触插塞
161、162 半导体层
163 阻障层
165 金属导电层
167 掩模层
170 有机介电层
180 晶体管
200、220 掩模层
t1、t2 厚度
具体实施方式
使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图6，所绘示的为本发明第一较佳实施例中，随机动态处理存储器元件的形成方法的步骤示意图。首先，提供一基底100，例如一硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)或硅覆绝缘(silicon on insulation,SOI)基底等，并在基底100上定义一存储区(memory region)102及周边区(periphery region)104。在基底100的存储区102及周边区104内形成至少一浅沟槽隔离shallow trenchisolation,STI)。在本实施例中，是选择在存储区102及周边区104分别形成深度不同的浅沟槽隔离106、105，如图1所示，但不以此为限。其中，形成在存储区102的浅沟槽隔离106可进一步在基底100定义出至少一主动区(未绘示)。
基底100的存储区102形成有至少一栅极，较佳是一埋藏式栅极114，如图1所示。在本实施例中，是先在基底100形成多个彼此平行的沟槽108。然后，在各沟槽108内依序形成覆盖沟槽108整体表面的一介电层112、填满沟槽108下半部的一埋藏式栅极114以及填满沟槽108上半部的一绝缘层116。其中，绝缘层116的表面可切齐基底100顶表面，而使位于基底100内的多个埋藏式栅极114可作为多条字符线(word line,WL)110。
接着，在基底100上形成仅位于周边区104的一栅极介电层120，再形成同时位于存储区102与周边区104的一半导体层122，例如是一非晶硅(amorphous silicon,A-Si)层或是一多晶硅(polysilicon,poly-Si)层，覆盖在栅极介电层120上。在一实施例中，半导体层122例如是由一化学气相沉积(chemical vapor deposition,CVD)制作工艺形成，其约具有300埃(angstroms)左右的厚度并包含一掺质，例如是具有第一导电形式的掺质，但不以此为限。然后，在半导体层122上形成仅覆盖住周边区104的一掩模层200，并进行一蚀刻制作工艺，移除未被掩模层200覆盖的半导体层122，形成仅位于周边区104且覆盖在栅极介电层120的一半导体层123，如图2所示。
然后，在基底100上全面地形成一绝缘层124。绝缘层124例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，其是直接接触位于周边区104的半导体层123，并接触位于存储区102的基底100表面与其内的字符线110。在基底100上形成一掩模层，例如是具有三层(tri-layer)结构的一光致抗蚀剂层(photoresist layer)，其包含依序形成在基底100上的一牺牲层126，例如是一有机介电层(organic dielectric layer,ODL)，一含硅硬掩模(silicon-containing hard mask,SHB)128，以及一图案化光致抗蚀剂层(未绘示)。该图案化光致抗蚀剂层具有至少一个用以定义插塞沟槽的开口图案(未绘示)，将该开口图案转移至下方的含硅硬掩模128与牺牲层126中，即可在含硅硬掩模128与牺牲层126内形成开口129，并暴露出部分的绝缘层124，如图2所示。
如图3所示，进行一蚀刻制作工艺，移除自开口129暴露出的绝缘层124与其下方的部分基底100，以在基底100的存储区102内形成多个插塞沟槽130。插塞沟槽130较佳是形成在两字符线110之间的该主动区中，使一部分的基底100可自插塞沟槽130的底部暴露出。而后，可完全移除含硅硬掩模128与牺牲层126。在一实施例中，还可选择在含硅硬掩模128与牺牲层126移除之前或之后，进一步通过该暴露的基底100进行一离子注入制作工艺，例如是一抗接面击穿(anti-punch-through)离子注入制作工艺，以在该暴露的基底100内形成可避免电流渗漏的一掺杂区(未绘示)，但不以此为限。
继续利用一化学气相沉积制作工艺，在基底100形成同时位于存储区102与周边区104的一半导体层162。其中，位于存储区102的半导体层162还进一步填入插塞沟槽130内，如图4所示。在本实施例中，半导体层162可具有与半导体层123相同蚀刻速率的材质，例如同样是一非晶硅层或多晶硅层。然而，半导体层162较佳是具有大于半导体层123的一厚度，例如是约介于800埃至900埃之间，并包含具有第二导电型式的一掺质，例如是包含掺杂浓度较高的磷(P)，但不以此为限。
然后，进行半导体层162的平坦化制作工艺。在本实施例中，半导体层162的平坦化制作工艺包含两个阶段的移除制作工艺，在第一阶段中，是先形成一掩模层220，遮盖存储区102与一部分的周边区104，然后，部分移除自掩模层220暴露出的半导体层162。详细来说，半导体层162是同时形成在仅具有绝缘层124的存储区102，以及依序堆叠有栅极介电层120、半导体层123与绝缘层124的周边区104之上，因此，位于周边区104的半导体层162相较于位于存储区102的半导体层162可具有较高的顶表面，如图4所示。而该第一阶段的平坦化制作工艺，即是在掩模层220的覆盖下，先移除位于周边区104且顶表面略为高起的部分半导体层162，使得位于存储区102的半导体层162与位于周边区104的半导体层162可大体上具有相互齐平的一顶表面(未绘示)。然后，完全移除掩模层220。
后续，则进行第二阶段的平坦化制作工艺，例如是一蚀刻制作工艺或是一化学机械研磨(chemical-mechanical polishing,CMP)制作工艺，以位于半导体层123上方的绝缘层124做为停止层，同步地移除位于存储区102与位于周边区104的半导体层162，而形成顶表面与绝缘层124齐平的半导体层162，如图5所示。也就是说，在该第二阶段中，是继续移除半导体层162，直到位于周边区104的半导体层162已被完全移除而暴露出下方的绝缘层124为止。
接着，再进行另一平坦化制作工艺，例如是蚀刻制作工艺或化学机械研磨制作工艺，部分移除位于存储区102的半导体层162，同时完全移除位于半导体层123上方的绝缘层124，以暴露出下方的半导体层123。由此，可形成仅位于存储区102与一部分的周边区104的半导体层161，并且半导体层161具有与半导体层123齐平的顶表面，如图6所示。
由此，即完成本发明第一较佳实施例中的制作工艺。在本实施例中，主要是因应该随机动态处理存储器元件的存储区102与周边区104分别堆叠有高度不同的堆叠层，造成后续覆盖于其上的半导体层162在周边区104会具有相对较高的顶表面，故而利用两阶段的平坦化制作工艺来移除位于周边区104的半导体层162。在该第一阶段的移除制作工艺中，以掩模层220的辅助下先移除一部分略为高起的半导体层162。而在第二阶段的移除制作工艺中，则是在移除掩模层220后进行，使分别形成在两区(存储区102与周边区104)内的半导体层123、131的顶表面可彼此齐平。由此，可简化本发明的随机动态处理存储器元件的平坦化制作工艺，同时，使该随机动态处理存储器元件的不同区域之间，能维持一定的一致性(uniformity)。
然而，本领域者应可轻易了解，本发明的随机动态处理存储器元件的制作工艺也可能以其他手段达成，并不限于前述的制作步骤。因此，下文将进一步针对本发明制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7至图9所示，其绘示本发明第二较佳实施例中随机动态处理存储器元件的形成方法的步骤示意图。本实施例的前段步骤大体上与前述第一较佳实施例相同，如图1至图3所示，于此不在赘述。本实施例的制作工艺与前述第一较佳实施例主要差异在于，在形成半导体层162后，如图7所示，继续在半导体层162上形成具有一定厚度t1的一牺牲层，例如是一有机介电层170，但不以此为限。
有机介电层170的厚度t1较佳是为半导体层162的厚度t2的2倍至2.5倍以上，例如是介于2000埃至2300埃之间，由此，在具有一定厚度t1的有机介电层170的覆盖下，使其在存储区102与周边区104的顶表面可大体上齐平，如图7所示。然后，即可在不需额外形成任何掩模的情况下，直接进行半导体层162的平坦化制作工艺。
在本实施例中，半导体层162的平坦化制作工艺也是包含两个阶段的移除制作工艺，在第一阶段的移除制作工艺中，例如是进行一回蚀刻制作工艺，利用一蚀刻剂，如三氟甲烷(CHF3)或甲烷(CH4)等，特定地移除位于存储区102与位于周边区104的有机介电层170，直到位于周边区104的有机介电层170已被完全移除而暴露出下方的半导体层162为止。也就是说，在该第一阶段的移除制作工艺中，位于周边区104的有机介电层170已被完全移除，而仅剩下位于存储区102的有机介电层170，且其顶表面可与位于周边区104的半导体层162的表面齐平，如图8所示。
然后，继续进行第二阶段的移除制作工艺，例如是再进行一回蚀刻制作工艺，利用不具蚀刻选择比的蚀刻剂，例如是三氟甲烷或甲烷等，来同时移除位于存储区102的有机介电层170与位于周边区104的半导体层162，使得分别位于两区内(存储区102与周边区104)的有机介电层170半导体层162可同步地被平坦化，直到位于周边区104的半导体层162已被完全移除而暴露出下方的绝缘层124为止。后续，则可如前述第一实施例的图5至图6所示，继续进行一蚀刻制作工艺或化学机械研磨制作工艺，部分移除位于存储区102的半导体层162，同时完全移除位于半导体层123上方的绝缘层124，以暴露出下方的半导体层123。由此，形成仅位于存储区102与一部分的周边区104的半导体层161，并且半导体层161具有与半导体层123齐平的顶表面，如图9所示。
由此，即完成本发明第二较佳实施例中的制作工艺。在本实施例中，半导体层162的平坦化制作工艺虽同样是包含两个阶段的移除制作工艺，但该两个阶段的移除制作工艺皆是在不需额外形成任何掩模的情况下进行，可简化该平坦化制作工艺的进行。此外，本实施例所形成的有机介电层170较佳是与下方的半导体层162具有相同或相近的蚀刻选择比或研磨选择比，由此，该两个阶段的平坦化制作工艺即可利用相同的蚀刻剂进行，更能简化本发明的制作工艺。
依据本发明前述两实施例的制作工艺，后续还可在半导体层161上继续形成一阻障层(barrier)163，例如是一钛(Ti)层或氮化钛(TiN)层，一金属导电层165，例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，与一掩模层167，例如包含氧化硅、氮化硅、碳氮化硅(SiCN)等。之后，该些堆叠层可再经一图案化制作工艺，而在基底100的存储区102上形成多条位线(bit line,BL)160，同时，在基底100的周边区104形成至少一主动元件，例如是一晶体管180等，如图10所示。具体来说，在存储区102中，填入插塞沟槽130内的半导体层161即形成位于位线160下方的位线接触插塞(bit linecontact,BLC)160a，并与位线160一体成型。位线160与字符线110之间是通过形成在基底100上的一绝缘层124与绝缘层116来相互隔离，且位线160更进一步通过位线接触插塞160a电连接至各该晶体管元件的一源极/漏极区(未绘示)。另一方面，在周边区104中，晶体管180则由图案化的栅极介电层120、栅极层(包含图案化的半导体层123、阻障层163及金属导电层165)与上方的掩模层167所共同构成，其中，该栅极层的上表面可与位于存储区102内的位线160共平面。需注意的是，在本实施例中，位于周边区104的晶体管180的该栅极层，与位于存储区102的位线160与位线接触插塞160a皆是通过具相同材质的半导体层123、161所形成，但其半导体层123、161分别具有不同导电型式的掺质。
由此，即可构成如图11所示，具备凹入式栅极的一随机动态处理存储器(dynamicrandom access memory,DRAM)元件10，其是由至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)构成，以作为DRAM阵列中的最小组成单元并接收来自于各位线160及各字符线110的电压信号。动态随机存取存储器元件10的多个主动区101是相互平行地沿着一第一方向延伸。而形成在基底100内的多个埋藏式栅极114，则是作为多条字符线110并相互平行地沿着一第二方向延伸，并横跨沿着该第一方向延伸的主动区101。而位线160则是形成在基底100上，并相互平行地沿着一第三方向延伸，同时横跨主动区101与字符线110。也就是说，位线160的延伸方向不同于主动区101与字符线110的延伸方向，且位线160的延伸方向会与字符线110的延伸方向垂直，但不会垂直于主动区101的延伸方向。此外，位线160与字符线110之间是通过位线接触插塞160a来电连接至各该晶体管元件的一源极/漏极区(未绘示)，而位线接触插塞160a是形成在位线160下方，并界于两字符线110之间，如图11所示。
整体而言，本发明是提供一种随机动态处理存储器元件的制作工艺，其是利用具有一定厚度的一牺牲层直接覆盖该随机动态处理存储器元件的不同区域，使得该随机动态处理存储器元件中各区域的高度差异可因而被改善，而使各区域的顶表面可大体上齐平。由此，即可在不需额外形成任何掩模的情况下，直接进行下方膜层的平坦化制作工艺，故能有效地简化本发明的制作工艺。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种随机动态处理存储器元件的形成方法，其特征在于包含：
提供一基底，该基底上包含存储区及周边区；
在该基底的该周边区上形成一第一半导体层；
在该基底上依序形成一绝缘层与一第二半导体层；
在该第二半导体层上形成一牺牲层，该牺牲层在该存储区及该周边区的顶表面彼此齐平；以及
进行一移除制作工艺，移除该牺牲层、一部分的该第二半导体层与一部分的该绝缘层，以暴露该第一半导体层，其中，在该移除制作工艺后，该第一半导体层的顶表面与该第二半导体层的顶表面齐平。
2.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，该第一半导体层与该第二半导体层包含相同的材质。
3.依据权利要求2所述的随机动态处理存储器元件的形成方法，其特征在于，该第一半导体层与该第二半导体层包含不同的掺质。
4.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，该移除制作工艺包含：
进行一第一蚀刻制作工艺，特定地移除该牺牲层以暴露位于该周边区的该第二半导体层；以及
进行一第二蚀刻制作工艺，同时移除该牺牲层及该第二半导体层。
5.依据权利要求4所述的随机动态处理存储器元件的形成方法，其特征在于，在该第二蚀刻制作工艺中，该牺牲层及该第二半导体层是由相同的蚀刻速率被移除。
6.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，该牺牲层包含一有机介电层。
7.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，该牺牲层具有一厚度，该厚度是该第二半导体层的厚度的两倍或两倍半。
8.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，还包含：
在该存储区形成至少一插塞沟槽，且该基底的一部分可自该插塞沟槽的底部被暴露出。
9.依据权利要求8所述的随机动态处理存储器元件的形成方法，其特征在于，该第二半导体层接触自该插塞沟槽的该底部所暴露出的该基底。
10.依据权利要求8所述的随机动态处理存储器元件的形成方法，其特征在于，还包含：
在该基底形成一掺杂区，该掺杂区位于该插塞沟槽的该底部的下方。
11.依据权利要求8所述的随机动态处理存储器元件的形成方法，其特征在于，该绝缘层接触位于该基底的该存储区的表面。
12.依据权利要求1所述的随机动态处理存储器元件的形成方法，其特征在于，在该移除制作工艺后，还包含：
图案化该第二半导体层以在该存储区形成多个接触插塞及至少一位线。
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