CN108257887A - 制造半导体器件的方法 - Google Patents

Abstract

一种制造半导体器件的方法包括：在测试晶片的单元区域中形成晶体管；在单元区域中的第一测试单元上形成第一测试图案，第一测试图案电连接到晶体管；以及使用电子束扫描第一测试图案。在单元区域中形成晶体管包括图案化测试晶片的上部以形成有源图案、在有源图案上形成源极/漏极区域、形成交叉有源图案延伸的栅电极、形成联接到源极/漏极区域的有源接触、以及形成联接到栅电极的栅极接触。

Description

制造半导体器件的方法

技术领域

本发明构思的示例性实施方式涉及制造半导体器件的方法，更具体地，涉及检测半导体器件的工艺缺陷的方法以及包括其的制造半导体器件的方法。

背景技术

半导体器件由于其小尺寸、多功能能力和低制造成本是电子工业中广泛使用的部件。半导体器件可以被分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储元件和逻辑元件的混合半导体器件中的一种。随着半导体器件在电子工业中的使用继续增加，需要具有高可靠性、高速度和多功能能力的半导体器件。随着半导体器件被制造为满足这些需求，半导体器件变得更加复杂和高度集成。

发明内容

本发明构思的示例性实施方式提供了制造由于检测工艺缺陷的改善的工艺而具有提高的可靠性的半导体器件的方法。

根据本发明构思的示例性实施方式，一种制造半导体的方法包括：在测试晶片的单元区域中形成多个晶体管；在测试晶片的单元区域中的第一测试单元上形成第一测试图案，其中第一测试图案电连接到晶体管；以及使用电子束扫描第一测试图案。在单元区域中形成晶体管包括通过图案化测试晶片的上部形成多个有源图案、在有源图案上形成多个源极/漏极区域、形成交叉有源图案延伸的多个栅电极、形成联接到源极/漏极区域的多个有源接触、以及形成联接到栅电极的多个栅极接触。

根据本发明构思的示例性实施方式，一种制造半导体的方法包括对测试晶片的单元区域执行电子束检查工艺。测试晶片的单元区域包括：多个第一有源图案；多个第二有源图案；限定第一有源图案和第二有源图案的器件隔离层，其中第一有源图案和第二有源图案的上部垂直地凸出超过器件隔离层；交叉第一有源图案和第二有源图案延伸的多个栅电极；以及电连接到第一有源图案和第二有源图案及栅电极中的至少一个的多个测试图案。第一有源图案和栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，第二有源图案和栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管。

根据本发明构思的示例性实施方式，一种制造半导体的方法包括：在测试晶片的第一逻辑单元上形成多个逻辑晶体管；在测试晶片的第一逻辑单元上形成第一测试图案，其中第一测试图案电连接到逻辑晶体管；以及使用电子束扫描第一测试图案。第一逻辑单元包括p沟道金属氧化物场效应(PMOSFET)区域和n沟道金属氧化物场效应(NMOSFET)区域。逻辑晶体管包括在PMOSFET区域中并且在第一方向上延伸的多个第一有源图案、在NMOSFET区域中并且在第一方向上延伸的多个第二有源图案、以及在交叉第一方向的第二方向上延伸并且交叉第一有源图案和第二有源图案延伸的多个栅电极。

根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括：在测试晶片的单元区域中形成多个第一有源图案；在单元区域中形成多个第二有源图案；形成限定第一有源图案和第二有源图案的器件隔离层，其中第一有源图案和第二有源图案的上部垂直地凸出超过器件隔离层；形成交叉第一有源图案和第二有源图案延伸的多个栅电极；形成电连接到第一有源图案和第二有源图案及栅电极中的至少一个的多个测试图案，其中第一有源图案和栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，第二有源图案和栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管；将电子束照射到测试图案上；以及通过响应于将电子束照射到测试图案上扫描从测试图案发射的电子而检测至少一个工艺缺陷。

附图说明

通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和另外的特征将变得更加明显，附图中：

图1示出描述根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷和制造半导体器件的方法的流程图。

图2示出显示了根据本发明构思的示例性实施方式的其上形成晶体管的晶片的俯视图。

图3、6和9示出图2的一个芯片中的单元区域，并且显示了根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。

图4示出显示了根据本发明构思的一示例性实施方式的图3的部分M的放大俯视图。

图5A、5B和5C分别示出根据本发明构思的示例性实施方式的沿着图4的线A-A'、B-B'和C-C'截取的剖视图。

图7示出显示了根据本发明构思的一示例性实施方式的图6的部分M的放大俯视图。

图8A、8B和8C分别示出根据本发明构思的示例性实施方式的沿着图7的线A-A'、B-B'和C-C'截取的剖视图。

图10示出显示了根据本发明构思的一示例性实施方式的扫描图9的第一测试单元的电子束的简化剖视图。

图11和13示出分别显示了图3的部分M和图7的部分M的放大俯视图，并且显示了根据本发明构思的示例性实施方式的存储单元。

图12A、12B和12C分别示出根据本发明构思的示例性实施方式的沿着图11的线A-A'、B-B'和C-C'截取的剖视图。

图14A、14B和14C分别示出根据本发明构思的示例性实施方式的沿着图13的线A-A'、B-B'和C-C'截取的剖视图。

图15示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。

图16示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。

图17示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。

图18示出描述检测半导体器件的工艺缺陷的方法的流程图，并且显示了根据本发明构思的示例性实施方式的制造半导体器件的方法。

图19示出显示了根据本发明构思的一示例性实施方式的从已经经历了第一工艺的晶片组中选择的测试晶片的俯视图。

图20、21和24示出显示了根据本发明构思的一示例性实施方式的一个芯片中的单元区域的俯视图。

图22示出根据本发明构思的一示例性实施方式的显示了图21的部分N的放大俯视图。

图23A、23B和23C分别是根据本发明构思的示例性实施方式的沿着图22的线A-A'、B-B'和C-C'截取的剖视图。

具体实施方式

在下文中将参照附图更全面地描述本发明构思的示例性实施方式。在附图通篇，相同的附图标记可以指相同的元件。

为了描述的容易，在这里可以使用诸如“在……之下”、“在……下面”、“下部”、“在……下方”、“在……之上”、“上部”等的空间关系术语来描述如图中所示的一个元件或特征与另外的元件(们)或特征(们)的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”或“下方”的元件将取向为“在”所述另外的元件或特征“之上”。因此，示例性术语“在……下面”和“在……下方”能包含上和下两个方向。

还将理解，当一部件被称为“在”另一部件“上”、“连接到”、“联接到”或“邻近于”另一部件时，它能直接在所述另一部件上、连接到、联接到或邻近于所述另一部件，或者也可以存在居间部件。还将理解，当一部件被称为“在”两个部件“之间”时，它能是所述两个部件之间的唯一部件，或者也可以存在一个或更多个居间部件。

将理解，术语“第一”、“第二”、“第三”等可以在此用于将一个元件与另一元件区分开，并且元件不受这些术语限制。因此，一示例性实施方式中的“第一”元件可以在另一示例性实施方式中被描述为“第二”元件。

图1示出描述根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷和制造半导体器件的方法的流程图。图2示出根据本发明构思的示例性实施方式的显示了其上形成晶体管的晶片的俯视图。图3、6和9示出图2的一个芯片中的单元区域，并且显示了检测半导体器件的工艺缺陷的方法。图4示出显示了图3的部分M的放大俯视图。图5A、5B和5C分别示出沿着图4的线A-A'、B-B'和C-C'截取的剖视图。图7示出显示了图6的部分M的放大俯视图。图8A、8B和8C分别示出沿着图7的线A-A'、B-B'和C-C'截取的剖视图。图10示出显示了扫描图9的第一测试单元的电子束的简化剖视图。

参照图1和2，根据本发明构思的示例性实施方式的制造半导体器件的方法包括检测半导体器件的工艺缺陷(S100)。测试晶片TW可以用于检测制造半导体器件中的工艺缺陷。例如，根据示例性实施方式的检测半导体器件的工艺缺陷的方法包括执行第一工艺以在测试晶片TW上形成晶体管(S110)、在测试晶片TW的单元区域中的测试单元上形成测试图案(S120)、以及通过对测试晶片TW的测试图案的电子束扫描来检测工艺缺陷(S130)。检测到的工艺缺陷可以被检查以检测第一工艺中的工艺缺陷。就是说，根据示例性实施方式的检测半导体器件的工艺缺陷的方法可以被执行使得检测到的工艺缺陷被检查以改善工艺从而制造高可靠的半导体器件。

测试晶片WF可以用于在制造将用作商业产品的半导体器件之前测试工艺缺陷。测试晶片TW可以包括多个芯片CI。

参照图1至4和图5A至5C，可以对测试晶片TW执行第一工艺。第一工艺可以是例如前段(FEOL)工艺。通过第一工艺，晶体管可以在测试晶片TW上形成(S110)。例如，第一工艺可以在测试晶片TW上形成包括晶体管的多个FEOL部件。

测试晶片TW的芯片CI的每个可以包括至少一个单元区域CR。单元区域CR可以是在此设置逻辑晶体管以构成半导体器件的逻辑电路的逻辑单元区域。因此，逻辑晶体管可以形成在单元区域CR中。

单元区域CR可以包括多个单元CEL。单元CEL的每个可以是例如逻辑单元。单元CEL可以包括正常单元NC、第一测试单元TC1和第二测试单元TC2。在示例性实施方式中，第一测试单元TC1可以具有彼此相同的尺寸和晶体管布置结构，第二测试单元TC2可以具有彼此相同的尺寸和晶体管布置结构，并且第一测试单元TC1和第二测试单元TC2可以具有彼此不同的尺寸和晶体管布置结构。

工艺缺陷可能发生在单元区域CR的单元CEL当中的第一测试单元TC1和第二测试单元TC2上。具有高的工艺缺陷发生概率的单元可以被预先确定为单元区域CR的单元CEL当中的测试单元。

将参照图4和图5A至5C进一步详细描述晶体管在测试晶片TW的单元区域CR中的形成(例如第一工艺)。虽然图4和图5A至5C显示了晶体管形成在第一测试单元TC1上，但示例性实施方式不限于此。例如，在示例性实施方式中，其它单元CEL也可以在其上提供有与通过第一工艺形成在第一测试单元TC1上的晶体管相同的晶体管，这将在下面进行讨论。

测试晶片TW的上部可以被图案化以形成第一有源图案FN1和第二有源图案FN2。测试晶片TW可以是例如硅衬底、锗衬底或绝缘体上硅(SOI)衬底。如图4中所示，第一有源图案FN1和第二有源图案FN2在第二方向D2上延伸。如图5B和5C中所示，第一器件隔离层ST1形成为填充在第一有源图案FN1与第二有源图案FN2之间。第一有源图案FN1和第二有源图案FN2的每个上部具有垂直地凸出超过第一器件隔离层ST1的鳍形状。

第二器件隔离层ST2形成在测试晶片TW上。第二器件隔离层ST2限定了p沟道金属氧化物场效应晶体管(PMOSFET)区域PR和n沟道金属氧化物场效应晶体管(NMOSFET)区域NR。第一有源图案FN1设置在PMOSFET区域PR中，第二有源图案FN2设置在NMOSFET区域NR中。浅沟槽隔离(STI)工艺可以用于形成第一器件隔离层ST1和第二器件隔离层ST2。硅氧化物可以用于形成第一器件隔离层ST1和第二器件隔离层ST2。

栅电极GE形成为在第一方向D1上延伸并且交叉第一有源图案FN1和第二有源图案FN2延伸。栅电介质层GI形成在栅电极GE下面。栅极间隔物GS形成在栅电极GE的每个的相反侧上。栅极盖层CP形成在栅电极GE上。

栅电极GE的形成可以包括例如形成交叉第一有源图案FN1和第二有源图案FN2延伸的牺牲图案、在牺牲图案的每个的相反侧上形成栅极间隔物GS、以及用栅电极GE替换牺牲图案。

栅电极GE可以包括例如导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。栅极电介质层GI可以包括例如其介电常数大于硅氧化物的介电常数的高k电介质材料(例如铪氧化物、镧氧化物或锆氧化物)。栅极间隔物GS可以包括例如SiCN、SiCON和SiN中的一种或更多种。栅极盖层CP可以包括例如SiON、SiCN、SiCON和SiN中的一种或更多种。

第一源极/漏极区域SD1形成在第一有源图案FN1的上部上。第二源极/漏极区域SD2形成在第二有源图案FN2的上部上。第一沟道区域CH1被限定在一对第一源极/漏极区域SD1之间，第二沟道区域CH2被限定在一对第二源极/漏极区域SD2之间。第一源极/漏极区域SD1和第二源极/漏极区域SD2每个形成在栅电极GE的每个的相反侧上。第一源极/漏极区域SD1可以掺杂有p型杂质，第二源极/漏极区域SD2可以掺杂有n型杂质。

第一源极/漏极区域SD1和第二源极/漏极区域SD2可以是通过选择性外延生长工艺形成的外延图案。例如，可以执行工艺以使每个提供在栅电极GE的每个的相反侧上的第一有源图案FN1和第二有源图案FN2部分地凹入，然后可以对第一有源图案FN1和第二有源图案FN2的凹入部分执行外延生长工艺。

第一层间电介质层110形成在测试晶片TW的表面(例如整个表面)上。第一层间电介质层110可以由例如硅氧化物层或硅氮氧化物层形成。有源接触AC和栅极接触GC形成在第一层间电介质层110中。有源接触AC形成在第一源极/漏极区域SD1和第二源极/漏极区域SD2上。有源接触AC可以具有在第一方向D1上延伸的条形状。栅极接触GC形成在栅电极GE上。栅极接触GC可以具有在第二方向D2上延伸的条形状。有源接触AC和栅极接触GC可以包括诸如例如铝、铜、钨、钼和/或钴的至少一种金属材料。有源接触AC联接(例如电联接)到第一源极/漏极区域SD1和第二源极/漏极区域SD2，栅极接触GC联接(例如电联接)到栅电极GE。

参照图1、2、6、7和图8A至8C，在对测试晶片TW已执行了第一工艺之后，可以对测试晶片TW执行第二工艺。第二工艺可以是例如形成测试图案TP1和TP2的工艺。例如，通过第二工艺，第一测试图案TP1可以形成在测试晶片TW的第一测试单元TC1上，第二测试图案TP2可以形成在测试晶片TW的第二测试单元TC2上。相反，当执行第二工艺时，没有图案形成在正常单元NC上。

将参照图7和图8A至8C进一步详细描述第一测试图案TP1在第一测试单元TC1上的形成(例如第二工艺)。虽然图7和图8A至8C显示了第一测试图案TP1形成在第一测试单元TC1上，但是第二测试单元TC2也可以通过第二工艺在其上提供有第二测试图案TP2，这将在下面进行描述。

第二层间电介质层120形成在覆盖测试晶片TW上的晶体管的第一层间电介质层110上。第二层间电介质层120可以由例如硅氧化物层或硅氮氧化物层形成。

第一测试图案TP1和通路VI形成在第二层间电介质层120中。通路VI形成在第一测试图案TP1与有源接触AC之间以及在第一测试图案TP1与栅极接触GC之间。第一测试图案TP1和通路VI可以包括例如金属材料(例如钛、钽、钨、铜或铝)。第一测试图案TP1和通路VI可以包括相同的金属材料。镶嵌工艺可以被采用以形成第一测试图案TP1和通路VI。例如，当双重镶嵌工艺被使用时，第一测试图案TP1和通路VI可以形成为具有单一主体。

第一测试图案TP1和第二测试图案TP2电连接到单元区域CR中的晶体管。在一示例性实施方式中，第二测试图案TP2具有与第一测试图案TP1的平面形状不同的平面形状。第一测试图案TP1包括第一金属焊盘MP1、第二金属焊盘MP2和第三金属焊盘MP3。第一金属焊盘MP1形成在PMOSFET区域PR上，第三金属焊盘MP3形成在NMOSFET区域NR上。第二金属焊盘MP2形成在栅极接触GC上。

第一金属焊盘MP1通过通路VI和有源接触AC电连接到PMOSFET区域PR的第一源极/漏极区域SD1。第三金属焊盘MP3通过通路VI和有源接触AC电连接到NMOSFET区域NR的第二源极/漏极区域SD2。第二金属焊盘MP2通过通路VI和栅极接触GC电连接到栅电极GE。

第二测试单元TC2上的第二测试图案TP2可以形成为具有与第一测试图案TP1的形状不同的形状。

参照图1、2、9和10，电子束EB照射到已经历了第二工艺的测试晶片TW上。响应于电子束EB照射到第一测试图案TP1和第二测试图案TP2上，对从第一测试图案TP1和第二测试图案TP2发射的电子执行扫描工艺(S130)。例如，使用电子束EB检测工艺缺陷的方法可以使用包括电压对比检查工艺的电子束检查工艺。

下面将描述电子束检查工艺。

在示例性实施方式中，电子束照射到目标上，并且作为响应，电子从电子束照射到其上的该目标发射。然后检测器扫描该发射的电子。照射和扫描可以沿着扫描路径被执行，并且扫描的电子可以显示为图像。根据示例性实施方式，当发射高强度电子时，图像被明亮地显示，而当发射低强度电子时，图像被暗地显示。图像可以被分析以确定诸如电短路和电开路的工艺缺陷的存在。

将参照图9和10进一步详细描述使用电子束EB对第一测试单元TC1上的第一测试图案TP1的扫描。在示例性实施方式中，电子束EB被照射到第一测试单元TC1的第一至第三金属焊盘MP1、MP2和MP3上。响应于电子束EB照射到第一至第三金属焊盘MP1、MP2和MP3上，电子RE从第一金属焊盘MP1至第三金属焊盘MP3的每个发射。发射的电子RE可以被扫描以确定第一测试单元TC1上是否存在诸如例如电短路或电开路的工艺缺陷。电子束EB也可以用于扫描第二测试单元TC2上的第二测试图案TP2。

高可靠的检查结果可以从根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法和包括其的制造半导体器件的方法获得。例如，根据示例性实施方式，测试晶片TW中的单元区域CR可以与将用作商业产品的半导体器件的单元区域相同。从对测试晶片TW的单元区域CR中的第一测试图案TP1和第二测试图案TP2执行的电子束检查获得的结果可以指示商业半导体器件中发现的工艺缺陷。可以基于检查结果改善用于形成单元区域的第一工艺(例如FEOL工艺)。结果，高可靠的半导体器件可以被制造。

图11和13分别示出显示了图3的部分M和图7的部分M的放大俯视图，显示了根据本发明构思的示例性实施方式的存储单元。图12A、12B和12C分别示出沿着图11的线A-A'、B-B'和C-C'截取的剖视图。图14A、14B和14C分别示出沿着图13的线A-A'、B-B'和C-C'截取的剖视图。

参照图1、2、3、11和图12A至12C，根据一示例性实施方式的测试晶片TW的单元区域CR可以是其中设置存储晶体管以存储数据的存储单元区域。因此，存储晶体管可以形成在单元区域CR中。

单元区域CR包括多个单元CEL。单元CEL的每个可以是例如SRAM单元。单元CEL可以包括正常单元NC、第一测试单元TC1和第二测试单元TC2。

将参照图11和图12A至12C进一步详细描述存储晶体管在测试晶片TW的单元区域CR中的形成(例如，第一工艺)。为了说明的方便，将在此省略已经参照图4和图5A至5C描述的特征的进一步详细描述。

测试晶片TW的上部可以被图案化以形成第一有源图案FN1和第二有源图案FN2。一对第一有源图案FN1形成在一对第二有源图案FN2之间。第一器件隔离层ST1形成为填充在第一有源图案FN1与第二有源图案FN2之间。

栅电极GE形成为在第一方向D1上延伸并交叉第一有源图案FN1和第二有源图案FN2延伸。绝缘图案IP形成于在第一方向D1上彼此对准的栅电极GE之间。栅极电介质层GI形成在栅电极GE下面。栅极间隔物GS形成在每个栅电极GE的相反侧上。栅极盖层CP形成在栅电极GE上。第一源极/漏极区域SD1和第二源极/漏极区域SD2分别形成在第一有源图案FN1和第二有源图案FN2的上部上。

第一层间电介质层110形成在测试晶片TW的表面(例如整个表面)上。有源接触AC形成在第一层间电介质层110中并接触第一源极/漏极区域SD1和第二源极/漏极区域SD2。栅极接触GC形成在第一层间电介质层110中并接触栅电极GE。至少一个栅极接触GC和至少一个有源接触AC合并以形成单个导电结构。

在单元区域CR的单元CEL上，第一有源图案FN1和第二有源图案FN2以及栅电极GE构成存储晶体管TU1、TD1、TU2、TD2、TA1和TA2。存储晶体管TU1、TD1、TU2、TD2、TA1和TA2包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。在一示例性实施方式中，第一上拉晶体管TU1和第二上拉晶体管TU2是PMOS晶体管，第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2是NMOS晶体管。在一示例性实施方式中，第一上拉晶体管TU1和第一下拉晶体管TD1构成第一反相器，第二上拉晶体管TU2和第二下拉晶体管TD2构成第二反相器，并且第一反相器和第二反相器被连接以构成锁存结构。

参照图1、2、6、13和图14A至14C，根据示例性实施方式，对已经通过第一工艺在其上形成了存储晶体管的测试晶片TW执行第二工艺。通过第二工艺，测试图案可以在测试晶片TW上形成(S120)。

参照图13和图14A至14C，第二工艺可以以与参照图7和图8A至8C讨论的方式相同的方式被执行，从而在其上形成存储晶体管的第一测试单元TC1上形成通路VI和第一测试图案TP1。通路VI可以形成在第一测试图案TP1与有源接触AC之间以及在第一测试图案TP1与栅极接触GC之间。

如以上参照图1、2和9所述，根据示例性实施方式，电子束EB照射到已经经历了第二工艺的测试晶片TW上。如上所述，电子束EB可以用于检测存储单元的工艺缺陷。

图15示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，显示了根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。

参照图1、2和15，根据一示例性实施方式的检测半导体器件的工艺缺陷的方法包括在单元区CR中形成第一测试图案TP1和第二测试图案TP2(S120)。与以上参照图6描述的示例性实施方式相比，在参照图15描述的示例性实施方式中，第一测试图案TP1包括第一子测试图案TP1a、第二子测试图案TP1b和第三子测试图案TP1c。第一子测试图案TP1a可以形成在第一测试单元TC1中的至少一个上，第二子测试图案TP1b可以形成在第一测试单元TC1中的至少另一个上，第三子测试图案TP1c可以形成在第一测试单元TC1中的至少再一个上。

第一至第三子测试图案TP1a、TP1b和TP1c可以具有拥有彼此不同的尺寸的金属焊盘。例如，在一示例性实施方式中，第一子测试焊盘TP1a的金属焊盘的尺寸大于第二子测试焊盘TP1b的金属焊盘的尺寸，并且第二子测试焊盘TP1b的金属焊盘的尺寸大于第三子测试焊盘TP1c的金属焊盘的尺寸。

对第一子测试图案TP1a执行的电子束扫描工艺可以比对第三子测试图案TP1c执行的电子束扫描工艺花费更长的时间量。然而，与检查第三子测试图案TP1c的扫描结果的情况相比，当检查第一子测试图案TP1a的扫描结果以检测工艺缺陷时可以获得高精度的结果。这可以是因为例如第一子测试焊盘TP1a的金属焊盘的尺寸大于第三子测试焊盘TP1c的金属焊盘的尺寸。

在缺陷检测精度优先于减少测试时间的示例性情景下，可以对第一子测试图案TP1a选择性地执行扫描。在减少测试时间优先于缺陷检测精度的另一示例性情景下，可以对第三子测试图案TP1c选择性地执行扫描。在关于改善缺陷检测精度和减少测试时间做出折中的另一示例性情景下，可以对第二子测试图案TP1b选择性地执行扫描。

图16示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，显示了根据本发明构思的示例性实施方式的检测半导体器件上的工艺缺陷的方法。

参照图1、2和16，根据一示例性实施方式的检测半导体器件的工艺缺陷的方法包括在扫描区域上选择性地形成测试图案(S120)以及扫描在扫描区域上的测试图案(S130)。

根据一示例性实施方式，第一扫描区域SR1和第二扫描区域SR2被限定在测试晶片TW的单元区域CR中。第一扫描区域SR1占据单元区域CR的边缘地带，第二扫描区域SR2占据单元区域CR的中央地带。

对第一扫描区域SR1和第二扫描区域SR2选择性地执行根据一示例性实施方式的对半导体器件的工艺缺陷的检测。单元区域CR的边缘地带可以是由于邻近于单元区域CR的其它部件的影响而通常出现工艺缺陷的区域。单元区域CR的中央地带可以指单元区域CR的平均状态。因此，当对第一扫描区域SR1和/或第二扫描区域SR2而非对整个单元区域CR选择性地执行工艺缺陷的检测时，可以减少测试时间。

根据示例性实施方式，第一测试图案TP1选择性地形成在单元区域CR的边缘(例如在边缘地带中)或者在单元区域CR的中央地带中。当第一测试图案TP1选择性地形成在边缘上时，第一测试图案TP1不形成在中央地带中。当第一测试图案TP1选择性地形成在中央地带中时，第一测试图案TP1不形成在边缘上。第一测试图案TP1基于形成第一测试图案TP1的位置而被选择性地扫描。例如，当第一测试图案TP1形成在边缘上时，对边缘选择性地执行扫描(并且不在中央地带中执行扫描)。或者，当第一测试图案TP1形成在中央地带中时，对中央地带选择性地执行扫描(并且不对边缘执行扫描)。

在一示例性实施方式中，第一测试图案TP1和第二测试图案TP2形成在第一扫描区域SR1和第二扫描区域SR2中的第一测试单元TC1和第二测试单元TC2上，并且没有测试图案形成在提供于除第一扫描区域SR1和第二扫描区域SR2之外的区域上的第一测试单元TC1和第二测试单元TC2上。

电子束EB可以用于扫描第一扫描区域SR1和第二扫描区域SR2中的第一测试图案TP1和第二测试图案TP2。在一示例性实施方式中，对第一扫描区域SR1和第二扫描区域SR2选择性地执行扫描。结果，可以减少扫描时间和缺陷检测时间。或者，可以对第一扫描区域SR1或第二扫描区域SR2选择性地执行扫描。

图17示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，显示了根据本发明构思的示例性实施方式的检测半导体器件上的工艺缺陷的方法。

参照图1、2和17，根据一示例性实施方式的检测半导体器件的工艺缺陷的方法包括在单元区域的块上选择性地形成测试图案(S120)以及扫描在块上的测试图案(S130)。

根据一示例性实施方式，单元区域CR被分成多个块BL1、BL2和BL3。例如，在一示例性实施方式中，单元区域CR包括第一块BL1、第二块BL2和第三块BL3。对第一块至第三块BL1、BL2和BL3选择性地执行根据一示例性实施方式的对半导体器件的工艺缺陷的检测。

在一示例性实施方式中，第一测试图案TP1共同地形成在第一块BL1中的单元CEL的每个上。第一测试图案TP1形成在第一块BL1中的第一测试单元TC1上以及在第一块BL1中的正常单元NC上。第一测试图案TP1共同地形成在第二块BL2中的单元CEL的每个上。第一测试图案TP1形成在第二块BL2中的第一测试单元TC1上以及在第二块BL2中的第二测试单元TC2和正常单元NC上。第二测试图案TP2共同地形成在第三块BL3中的单元CEL的每个上。第二测试图案TP2形成在第三块BL3中的第二测试单元TC2上以及在第三块BL3中的正常单元NC上。没有测试图案形成在除了第一块至第三块BL1、BL2和BL3之外的区域上。

电子束EB可以用于扫描第一块至第三块BL1、BL2和BL3中的第一测试图案TP1和第二测试图案TP2。在一示例性实施方式中，对第一块至第三块BL1、BL2和BL3选择性地执行扫描。结果，可以减少扫描时间和缺陷检测时间。

图18示出描述根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷和制造半导体器件的方法的流程图。图19示出显示了从已经经历第一工艺的晶片组中选择的测试晶片的俯视图。图20、21和24示出显示了一个芯片中的单元区域的俯视图。图22示出显示了图21的部分N的放大俯视图。图23A、23B和23C分别是沿着图22的线A-A'、B-B'和C-C'截取的剖视图。

参照图18和19，根据本发明构思的示例性实施方式，制造半导体器件的方法包括检测半导体器件的工艺缺陷(S200)。可以对晶片组SET执行第一工艺以形成将用作商业产品的半导体器件。晶片组SET可以包括例如多个晶片WF1至WF6。例如，晶片组SET可以包括第一晶片WF1至第六晶片WF6。第一晶片WF1至第六晶片WF6可以全部一起经过半导体制造设备，并且可以对第一晶片WF1至第六晶片WF6共同执行第一工艺。如上所述，第一工艺可以是例如FEOL工艺。第一工艺可以在第一晶片WFl至第六晶片WF6的每个上形成包括晶体管的单元区域(S210)。第一晶片WF1至第六晶片WF6的每个可以包括将用作商业产品的多个芯片CI。

当第一工艺完成时，一个晶片(例如第一晶片WF1)可以从第一晶片WF1至第六晶片WF6当中被选择(S220)。所选择的第一晶片WF1可以用作测试晶片TW。可以对所选择的第一晶片WF1执行根据本发明构思的示例性实施方式的检测工艺缺陷的方法。

第二晶片WF2至第六晶片WF6可以经历随后的第三工艺，从而最终制造半导体器件产品。第三工艺可以是例如后段(BEOL)工艺。通过第三工艺，多个金属层可以形成在第一晶片WF1至第六晶片WF6的每个上。例如，根据示例性实施方式，对晶片组SET中包括的所选择的晶片(例如测试晶片)执行第一工艺(例如FEOL工艺)，并且对晶片组SET中除了所选择的测试晶片之外的其余晶片执行第二工艺(例如BEOL工艺)。

参照图19和20，对第一晶片WF1至第六晶片WF6执行的第一工艺可以与参照图4和图5A至5C讨论的工艺基本相同。第一晶片WF1(在下文中被称为测试晶片TW)的一个芯片CI可以具有对应于其上形成的逻辑单元区域或存储单元区域的单元区域CR。单元区域CR可以包括多个单元CEL。测试晶片TW的单元区域CR中的单元CEL的详细描述和形成可以与以上参照图4和图5A至5C描述的逻辑单元基本相同，或者与以上参照图11和图12A至12C描述的存储单元基本相同。

参照图18、21、22和图23A至23C，根据示例性实施方式，对已经经历了第一工艺的测试晶片TW执行第二工艺。第二工艺可以是例如其中形成探针焊盘PP和测试焊盘TP的工艺。

通过第二工艺，探针焊盘PP在测试晶片TW的单元CEL上形成(S230)。例如，探针焊盘PP的每个可以形成在两个单元CEL上。探针焊盘PP沿着第二方向D2布置。探针焊盘PP中的一些(例如第一组)布置在第二方向D2上以构成第一行R1，另外的探针焊盘PP(第二组)布置在第二方向D2上以构成第二行R2。第一行R1和第二行R2在第一方向D1上彼此间隔开。

测试焊盘TP在第一行R1的探针焊盘PP与第二行R2的探针焊盘PP之间的单元CEL上形成(S230)。在此上下文中，测试单元TC指的是第一行R1的探针焊盘PP与第二行R2的探针焊盘PP之间的单元CEL。第一行R1的探针焊盘PP与第二行R2的探针焊盘PP之间的测试单元TC布置在第二方向D2上。测试图案TP在测试单元TC上的形成可以与以上参照图7和图8A至8C讨论的基本相同。

将参照图22和图23A至23C进一步详细描述探针焊盘PP在单元CEL上的形成。在示例性实施方式中，第二层间电介质层120形成在覆盖测试晶片TW上的晶体管的第一层间电介质层110上。探针焊盘PP和通路VI形成在第二层间电介质层120中。通路VI形成在探针焊盘PP与有源接触AC之间以及在探针焊盘PP与栅极接触GC之间。探针焊盘PP和通路VI可以与测试单元TC上的测试图案TP和通路VI同时形成。例如，探针焊盘PP和测试图案TP可以包括相同的金属材料。

参照图24，在一示例性实施方式中，电子束EB照射到已经经历了第二工艺的测试晶片TW上。对来自测试图案TP的电子束EB所发射的电子执行扫描工艺(S240)。在示例性实施方式中，扫描工艺可以沿着布置测试单元TC的第二方向D2被执行。对测试单元TC选择性地执行根据示例性实施方式的检测半导体器件的工艺缺陷的方法。结果，可以减少扫描时间和缺陷检测时间。此外，探针PRO可以接触探针焊盘PP。探针PRO可以检查测试晶片TW上的晶体管之间的电连接。

在根据本发明构思的示例性实施方式的检测半导体器件的工艺缺陷的方法以及包括其的制造半导体的方法中，商业上可获得的晶片中的一个可以用作测试晶片TW。因此，测试晶片TW中的单元区域(例如第一晶片WF1的单元区域)可以与将用作商业产品的半导体器件的单元区域(例如第二晶片WF2至第六晶片WF6的每个的单元区域)相同。通过执行根据在此描述的示例性实施方式的方法获得的检查结果可以包括对将用作商业产品的半导体器件中包括的工艺缺陷的指出。可以基于检查结果改善用于形成单元区域的第一工艺(例如FEOL工艺)，从而可以制造高可靠的半导体器件。

虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思，但本领域普通技术人员将理解，可以在其中进行形式和细节上的各种各样的改变而不背离如由所附权利要求限定的本发明构思的精神和范围。

本申请要求2016年12月29日提交的韩国专利申请第10-2016-0182668号和2017年8月24日提交的韩国专利申请第10-2017-0107481号的优先权，其公开通过引用全文合并于此。

Claims (24)

1.一种制造半导体器件的方法，包括：

在测试晶片的单元区域中形成多个晶体管；

在所述测试晶片的所述单元区域中的第一测试单元上形成第一测试图案，其中所述第一测试图案电连接到所述晶体管；以及

使用电子束扫描所述第一测试图案，

其中在所述单元区域中形成所述晶体管包括：

通过图案化所述测试晶片的上部形成多个有源图案；

在所述有源图案上形成多个源极/漏极区域；

形成交叉所述有源图案延伸的多个栅电极；

形成联接到所述源极/漏极区域的多个有源接触；以及

形成联接到所述栅电极的多个栅极接触。

2.根据权利要求1所述的方法，

其中所述第一测试图案选择性地形成在所述单元区域的边缘上或者在所述单元区域的中央地带中，

其中当所述第一测试图案形成在所述边缘上时，对所述边缘选择性地执行所述扫描，或者当所述第一测试图案形成在所述中央地带中时，对所述中央地带选择性地执行所述扫描。

3.根据权利要求1所述的方法，还包括：

在所述测试晶片的所述单元区域中的第二测试单元上形成第二测试图案，其中所述第二测试图案电连接到所述晶体管；以及

使用所述电子束扫描所述第二测试图案，其中所述第二测试图案具有与所述第一测试图案的平面形状不同的平面形状。

4.根据权利要求1所述的方法，

其中所述第一测试单元是所述单元区域中的多个第一测试单元中的一个，

其中形成所述第一测试图案包括：

在所述第一测试单元中的至少一个上形成第一子测试图案；以及

在所述第一测试单元中的至少另一个上形成第二子测试图案，

其中所述第一子测试图案具有与所述第二子测试图案的尺寸不同的尺寸。

5.根据权利要求4所述的方法，其中对所述第一子测试图案或对所述第二子测试图案选择性地执行所述扫描。

6.根据权利要求1所述的方法，其中在所述测试晶片上形成所述晶体管包括：

通过对晶片组执行第一工艺在所述晶片组中包括的多个晶片的每个上形成晶体管；

选择所述晶片组中包括的所述晶片中的至少一个作为所述测试晶片；以及

通过对所述晶片组中的除所选择的晶片以外的其余晶片执行第二工艺在所述其余晶片的每个上形成多个金属层。

7.根据权利要求6所述的方法，其中所述第一工艺是前段(FEOL)工艺，所述第二工艺是后段(BEOL)工艺。

8.根据权利要求1所述的方法，其中所述单元区域是逻辑单元区域，所述晶体管是逻辑晶体管。

9.根据权利要求1所述的方法，

其中所述单元区域是存储单元区域，所述第一测试单元包括多个存储晶体管，并且所述存储晶体管包括：

第一上拉晶体管和第二上拉晶体管；

第一下拉晶体管和第二下拉晶体管；以及

第一存取晶体管和第二存取晶体管。

10.根据权利要求1所述的方法，其中形成所述第一测试图案包括：

形成电连接到所述有源接触中的至少一个的第一金属焊盘；以及

形成电连接到所述栅极接触中的至少一个的第二金属焊盘。

11.一种制造半导体器件的方法，包括：

对测试晶片的单元区域执行电子束检查工艺，

其中所述测试晶片的所述单元区域包括：

多个第一有源图案；

多个第二有源图案；

限定所述第一有源图案和所述第二有源图案的器件隔离层，其中所述第一有源图案和所述第二有源图案的上部垂直地凸出超过所述器件

隔离层；

交叉所述第一有源图案和所述第二有源图案延伸的多个栅电极；以及

电连接到所述第一有源图案和所述第二有源图案及所述栅电极中的至少一个的多个测试图案，

其中所述第一有源图案和所述栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，以及

所述第二有源图案和所述栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管。

12.根据权利要求11所述的方法，其中所述单元区域是逻辑单元区域，所述PMOS晶体管和所述NMOS晶体管是逻辑晶体管。

13.根据权利要求11所述的方法，

其中所述单元区域是存储单元区域，所述PMOS晶体管包括第一上拉晶体管和第二上拉晶体管，所述NMOS晶体管包括第一下拉晶体管和第二下拉晶体管以及第一存取晶体管和第二存取晶体管。

14.根据权利要求11所述的方法，

其中所述测试图案选择性地形成在所述单元区域的边缘上或者在所述单元区域的中央地带中，

其中当所述测试图案形成在所述边缘上时，对所述边缘选择性地执行所述电子束检查工艺，或者当所述测试图案形成在所述中央地带中时，对所述中央地带选择性地执行所述电子束检查工艺。

15.根据权利要求11所述的方法，

其中所述测试晶片的所述单元区域包括第一测试单元和第二测试单元，

其中所述第二测试单元具有与所述第一测试单元的晶体管布置结构不同的晶体管布置结构，

其中所述测试图案包括：

在所述第一测试单元上的第一测试图案；以及

在所述第二测试单元上的第二测试图案，其中所述第二测试图案具有与所述第一测试图案的平面形状不同的平面形状。

16.根据权利要求11所述的方法，

其中所述测试晶片的所述单元区域包括第一测试单元，

其中所述测试图案包括：

在所述第一测试单元中的至少一个上的第一子测试图案；以及

在所述第一测试单元中的至少另一个上的第二子测试图案，其中所述第一子测试图案具有与所述第二子测试图案的尺寸不同的尺寸。

17.根据权利要求16所述的方法，其中对所述第一子测试图案或所述第二子测试图案选择性地执行所述电子束检查工艺。

18.根据权利要求11所述的方法，还包括：

通过对晶片组执行第一工艺在所述晶片组中包括的多个晶片的每个上形成晶体管；

选择所述晶片组中包括的所述晶片中的至少一个作为所述测试晶片；以及

通过对所述晶片组中的除所选择的晶片以外的其余晶片执行第二工艺在所述其余晶片的每个上形成多个金属层。

19.根据权利要求18所述的方法，其中所述第一工艺是前段(FEOL)工艺，所述第二工艺是后段(BEOL)工艺。

20.根据权利要求11所述的方法，其中所述测试晶片的所述单元区域还包括：

电连接到所述第一有源图案和所述第二有源图案及所述栅电极中的至少一个的多个探针焊盘，

其中第一组探针焊盘布置在第一方向上并形成第一行，第二组探针焊盘布置在所述第一方向上并形成第二行，并且所述测试图案插置在所述第一行与所述第二行之间。

21.根据权利要求11所述的方法，其中所述测试图案包括：

电连接到所述第一有源图案和所述第二有源图案中的至少一个的第一金属焊盘；以及

电连接到所述栅电极中的至少一个的第二金属焊盘。

22.一种制造半导体器件的方法，包括：

在测试晶片的单元区域中形成多个第一有源图案；

在所述单元区域中形成多个第二有源图案；

形成限定所述第一有源图案和所述第二有源图案的器件隔离层，其中所述第一有源图案和所述第二有源图案的上部垂直地凸出超过所述器件隔离层；

形成交叉所述第一有源图案和所述第二有源图案延伸的多个栅电极；

形成电连接到所述第一有源图案和所述第二有源图案及所述栅电极中的至少一个的多个测试图案，

其中所述第一有源图案和所述栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，所述第二有源图案和所述栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管；

将电子束照射到所述测试图案上；以及

通过响应于将所述电子束照射到所述测试图案上扫描从所述测试图案发射的电子而检测至少一个工艺缺陷。

23.根据权利要求22所述的方法，其中所述单元区域是逻辑单元区域，所述PMOS晶体管和所述NMOS晶体管是逻辑晶体管。

24.根据权利要求22所述的方法，

其中所述单元区域是存储单元区域，所述PMOS晶体管包括第一上拉晶体管和第二上拉晶体管，所述NMOS晶体管包括第一下拉晶体管和第二下拉晶体管以及第一存取晶体管和第二存取晶体管。