CN108232008B - 一种磁性随机存储器底电极接触及其制备方法 - Google Patents

Abstract

本发明提供了一种磁性随机存储器底电极接触及其制备方法，采用在金属连线上制作底电极接触的方法来代替铜通孔，底电极接触材料采用的是非铜金属。包括以下步骤：步骤一：将带金属连线的基底表面抛光，并在基底上依次形成刻蚀阻止层和电介质层；步骤二：在电介质层上图形化定义底电极接触图案，刻蚀形成底电极接触孔；步骤三：用底电极接触材料填充底电极接触孔并磨平，直到部分电介质层被消耗掉，至此形成底电极接触。由于磁性隧道结及其底电极在表面抛光的底电极接触上进行制作，这样就有效的避免了由于在铜通孔直接制作磁性隧道结，所带来的铜污染和铜扩散，非常有利于磁性随机存储器回路电学性能的优化提高和器件的小型化。

Description

一种磁性随机存储器底电极接触及其制备方法

技术领域

本发明涉及一种磁性随机存储器(MRAM)底电极接触(BEC，Bottom ElectrodeContact)及其制备方法，属于磁性随机存储器制造技术领域。

背景技术

近年来，采用磁性隧道结(MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIA_x(x≥1))上直接制作MTJ单元，即：所谓的on-axi s结构，如图1所示。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIA_x(x≥1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIA_x(x≥1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIA_x(x≥1)到其外面的low-k电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，Time Dependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。

其中，低介电常数(low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH₃官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k≤2.0的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(IonBombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的low-k材料的表面，从而对整个MRAM器件造成污染。

发明内容

本发明公开了一种磁性随机存储器底电极接触及其形成方法，采用在金属连线上制作底电极接触(BEC)的方法来代替铜通孔。底电极接触(BEC)材料采用的是非铜金属，比如：Ta或者W等。具体包括以下步骤：

步骤一：将带金属连线的基底表面抛光，并在基底上依次形成底电极接触刻蚀阻止层和底电极接触电介质层；

步骤二：在底电极接触电介质层上图形化定义底电极接触图案，刻蚀形成底电极接触孔；

步骤三：用底电极接触材料填充底电极接触孔并磨平，直到部分底电极接触电介质层被消耗掉，至此形成底电极接触。

进一步地，底电极接触刻蚀阻止层的厚度为5nm～50nm，底电极接触刻蚀阻止层的材料为SiC、SiN或者SiCN。

进一步地，底电极接触电介质层的厚度为20nm～200nm，底电极接触电介质层的材料为SiO₂或者低介电常数电介质。低介电常数(low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料。

进一步地，低介电常数电介质是指含氢硅酸盐、含甲基硅酸盐或SiOCH。

进一步地，底电极接触材料为Ta或者W，在填充Ta或者W之前，先在底电极接触孔中沉积一层TaN或者TiN/Ti双层结构。

进一步地，在底电极接触孔的侧壁和底部先沉积一层TaN，TaN的厚度为0.5nm～5nm，然后在底电极接触孔内填充Ta。

进一步地，采用物理气象沉积或原子层沉积的方法实现TaN的沉积，采用物理气象沉积或原子层沉积的方法实现Ta的填充。

进一步地，在底电极接触孔的侧壁和底部先沉积TiN/Ti双层结构，TiN/Ti双层结构的厚度为0.5nm～5nm，然后在底电极接触孔内填充W。

进一步地，采用物理气象沉积或原子层沉积的方法实现TiN/Ti双层结构的沉积，采用物理气象沉积、原子层沉积或化学气象沉积的方法实现W的填充。

进一步地，采用化学机械抛光磨平填充在底电极接触孔内的底电极接触材料。

本发明的有益效果：由于磁性隧道结及其底电极在表面抛光的底电极接触上进行制作，这样就有效的避免了由于在铜通孔直接制作MTJ，所带来的铜污染和铜扩散，非常有利于MRAM回路电学性能的优化提高和器件的小型化。

附图说明

图1是现有技术中磁性隧道结直接在铜VIA_x(x≥1)上进行制作，铜扩散到low-k电介质的示意图；

图2是本发明的一个较佳实施例中，在金属连线M_x-1(x≥1)上提供底电极接触(BEC)的剖面结构示意图；

图3是本发明的一个较佳实施例中，在金属连线M_x-1(x≥1)上提供底电极接触(BEC)的俯视结构示意图；

图4是本发明提供的一种磁性随机存储器底电极接触制备方法的流程图；

图5是本发明的一个较佳实施例中，提供表面抛光的金属连线M_x-1(x≥1)CMOS基底的示意图；

图6是本发明的一个较佳实施例中，沉积底电极接触刻蚀阻止层和电介质层之后的示意图；

图7是本发明的一个较佳实施例中，图形化定义底电极接触图案，并对其进行刻蚀，形成底电极接触孔之后的示意图；

图8是本发明的一个较佳实施例中，填充底电极接触金属并对其进行磨平直到部分底电极接触电介质被消耗掉之后的示意图；

图9是本发明的一个较佳实施例中，在磨平的底电极接触上制作磁性隧道结之后的示意图。

图中所示：101-M_x-1(x≥1)电介质(IMD_x-1(x≥1)，Inter Metal Dielectric)，102-M_x-1(x≥1)扩散阻止层，103-铜金属连线M_x-1(x≥1)，201-VIA_x(x≥1)刻蚀阻止层，202-VIA_x(x≥1)电介质，203-VIA_x(x≥1)扩散阻止层，204-铜通孔VIA_x(x≥1)，301-BEC刻蚀阻止层，302-BEC电介质，303-BEC/电介质中间层，304-BEC，401-BE，402-MTJ单元，403-硬掩模，404-密封层(Encapsulation Layer)，405-MTJ电介质。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本实施例中符号及示意：

M_x-1(x≥1)：金属连线；

VIA_x(x≥1)：通孔；

本发明提供的一种磁性随机存储器底电极接触及其制备方法，采用在金属连线M_x-1(x≥1)上制作底电极接触(BEC)的方法来代替铜VIA_x(x≥1)。其中，底电极接触材料为非铜金属，比如：Ta或者W等，如图2和图3所述所示，包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。如图4所示，该方法包括以下步骤：

步骤一：提供表面抛光的带M_x-1(x≥1)103的CMOS基底，如图5所示；并在基底上依次形成底电极接触刻蚀阻止层301和电介质层302，如图6所示。

其中，M_x-1(x≥1)103的材料为金属铜，为了防止铜的扩散，一般在M_x-1(x≥1)电介质101和M_x-1(x≥1)103之间有一层M_x-1(x≥1)扩散阻止层102，更具体地：M_x-1(x≥1)电介质101为low-k电介质，比如：HSQ，MSQ或SiOCH等，M_x-1(x≥1)扩散阻止层102为Ta/TaN。

在沉积BEC刻蚀阻止层301之前，必须保证基底具有足够高的表面平整度，同时，防止铜M_x-1(x≥1)103表面被氧化；BEC刻蚀阻止层301的厚度为5nm～50nm，其材料为SiC、SiN或者SiCN等，BEC刻蚀阻止层301的作用为：作为制作BEC304接触孔刻蚀的阻止层和防止铜M_x-1(x≥1)103中的铜原子扩散的阻止层；BEC电介质302的厚度为20nm～200nm，其材料为SiO₂或者low-k电介质，比如：HSQ，MSQ或SiOCH等。

步骤二：图形化定义底电极接触(BEC)304图案，并对其进行刻蚀，形成底电极接触孔304，如图7所示；在此过程中，采用光刻工艺来定义底电极接触(BEC)304图案，具体而言：通过曝光/显影过程，使BEC304图案转移到光刻胶(PR，Photo Resist)层，作为优选，在PR和BEC电介质302层加入底部抗反射层(BARC，Bottom Anti-Reflective Coating)或者硅抗反射层(SiARC，Silicon Anti-Reflective Coating)/含碳膜层(SOC，Spin-on Carbon)等结构，以使得图案顺利转移到BEC电介质层302的顶部；接着，采用主刻蚀气体C_xH_y的反应离子刻蚀(RIE，Reactive Ion Etching)工艺完成对BEC电介质302层和BEC刻蚀阻止层301的刻蚀，并避免对铜M_x-1(x≥1)103的损伤。最后，采用干法和/或工艺除去在刻蚀过程中的残留物。

步骤三：填充底电极接触304金属并对其进行磨平直到部分底电极接触电介质302被消耗掉，如图8所示。

其中，BEC接触304材料为Ta或者W等，为了使BEC接触304更好的与BEC接触刻蚀阻止层301和BEC接触电介质层302贴合，同时，防止Ta或者W的扩散，通常在沉积Ta或者W之前，沉积一层TaN或者TiN/Ti，即：所谓的BEC/电介质中间层303。

更进一步的，选择BEC接触304材料为Ta，通常为在BEC接触孔的侧壁和底部先沉积一层TaN，其厚度为0.5nm～5nm，可以采用物理气象沉积(PVD，Physical VaporDeposition)或原子层沉积(ALD，Atomic Layer Deposition)等方法实现；Ta可以采用PVD或ALD等方法实现。

更进一步地，选择BEC接触304材料为W，为了和BEC电介质层302和BEC刻蚀阻止层301更好的结合，通常会先沉积一层TiN/Ti双层结构，其总厚度为0.5nm～5nm，可以采用PVD或ALD等方法实现，W可以采用PVD，ALD或化学气象沉积(CVD，Chemical Vapor Deposition)等方法实现。

更进一步地，采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平沉积的BEC接触金属，直到部分BEC电介质302被消耗掉，并保持一个比较良好的表面平整度。

步骤四：在磨平的底电极接触304上制作磁性隧道结402，如图9所示；其中，此步骤可以进一步分为如下几步骤：

(1)沉积底电极膜层401，磁性隧道结多层膜402和硬掩模膜层403；其中，底电极401包括种子层和导电层，种子层为Ta、TaN、W、WN、Ti或TiN等，种子层的厚度为0nm～5nm；导电层为Cu、CuN、Mo、W或者Ru，导电层的厚度为0nm～30nm；磁性隧道结(MTJ)多层膜402的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。

进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]_nCo/Ru/[CoPt]_m超晶格多层膜结构，其优选总厚度为8～20nm。

进一步地，势垒层为非磁性金属氧化物，优选MgO或Al₂O₃，其厚度为0.5nm～3nm。

进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。

硬掩模膜层403的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。

(2)图形化定义磁性隧道结402图案，并对磁性隧道结402进行刻蚀；在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结402的定义和硬掩模膜层403的反应离子(RIE)刻蚀，并同时采用RIE工艺除去残留的聚合物，以使图案转移到磁性隧道结402的顶部。采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，Ion Beam Etching)的方法完成对磁性隧道结402和底电极401的刻蚀。其中，IBE主要采用Ar，Kr或者Xe等作为离子源；RIE主要采用CH₃OH、CH₄/Ar、C₂H₅OH、CH₃OH/Ar或者CO/NH₃等作为主要刻蚀气体。

(3)密封层(Encapsulation Layer)404和磁性隧道结电介质层405的沉积；密封层404一般在刻蚀之后立即进行，其材料通常为SiN，通常采用CVD或者ALD等的方法实现；磁性隧道结电介质405的材料为SiO₂或者low-k电介质等，其形成方法可以采用CVD或者ALD等。

(4)化学机械抛光磨平磁性隧道结电介质层405和密封层404直到硬掩膜顶部。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (5)

1.一种磁性随机存储器底电极接触的制备方法，其特征在于，包括以下步骤：

步骤一：将带金属连线的基底表面抛光，并在所述基底上依次形成底电极接触刻蚀阻止层和底电极接触电介质层；

步骤二：在所述底电极接触电介质层上图形化定义底电极接触图案，刻蚀形成底电极接触孔；

步骤三：用底电极接触材料填充所述底电极接触孔并磨平，直到部分所述底电极接触电介质层被消耗掉，至此形成所述底电极接触；

步骤四：在磨平的所述底电极接触上制作底电极膜层，包括种子层和导电层；其中，具体步骤分为：(1)沉积所述种子层；种子层材料为Ta、TaN、W、WN、Ti或者TiN，厚度为0nm～5nm；(2)沉积所述导电层；导电层材料为Cu、CuN、Mo、W或者Ru，厚度为0nm～30nm；

步骤五：在所述底电极膜层上制作磁性隧道结；其中，具体步骤分为：(1)沉积磁性隧道结多层膜和硬掩模膜层；(2)图形化定义所述磁性隧道结图案，并对所述磁性隧道结进行刻蚀，直到所述底电极膜层被消耗掉；(3)密封层和磁性隧道结电介质层的沉积；(4)化学机械抛光磨平所述磁性隧道结电介质层和所述密封层直到硬掩膜顶部；

其中，所述底电极接触材料为Ta或者W；为了防止Ta或者W的扩散，在所述底电极接触孔的侧壁和底部先沉积TiN/Ti双层结构或一层所述TaN，所述TiN/Ti双层结构或所述TaN的厚度为0.5nm～5nm，然后在所述底电极接触孔内填充所述W或所述Ta；采用物理气象沉积或原子层沉积的方法实现所述TiN/Ti双层结构或所述TaN的沉积，采用物理气象沉积、原子层沉积和/或化学气象沉积的方法实现所述Ta和/或所述W的填充。

2.根据权利要求1所述的一种磁性随机存储器底电极接触的制备方法，其特征在于，所述底电极接触刻蚀阻止层的厚度为5nm～50nm，所述底电极接触刻蚀阻止层的材料为SiC、SiN或者SiCN。

3.根据权利要求1所述的一种磁性随机存储器底电极接触的制备方法，其特征在于，所述底电极接触电介质层的厚度为20nm～200nm，所述底电极接触电介质层的材料为SiO₂或者低介电常数电介质。

4.根据权利要求3所述的一种磁性随机存储器底电极接触的制备方法，其特征在于，所述低介电常数电介质是指含氢硅酸盐、含甲基硅酸盐或SiOCH。

5.根据权利要求1所述的一种磁性随机存储器底电极接触的制备方法，其特征在于，采用化学机械抛光磨平填充在所述底电极接触孔内的所述底电极接触材料。

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