CN108205600B

CN108205600B - 掩模优化方法及集成电路系统

Info

Publication number: CN108205600B
Application number: CN201711047024.2A
Authority: CN
Inventors: 王宏钧; 刘楫平; 张凤如; 张景旭; 刘文豪; 叶佳峰; 池明辉; 蔡振坤; 简玮成; 黄文俊; 唐于博
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-12-20
Filing date: 2017-10-31
Publication date: 2023-06-20
Anticipated expiration: 2037-10-31
Also published as: US11048161B2; US20200142294A1; US20180173090A1; TWI745468B; US10527928B2; CN108205600A; TW201823853A

Abstract

本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

Description

掩模优化方法及集成电路系统

技术领域

本发明涉及光刻优化技术，特别涉及光学邻近校正(optical proximitycorrection,OPC)技术。

背景技术

因集成电路技术不断朝更小的特征尺寸(例如32纳米、28纳米、20纳米及更小)发展，使得集成电路设计变得更具挑战性。举例来说，当制造集成电路装置时，集成电路装置性能受到光刻印刷性能(printability capability)很大的影响，其表示形成于一晶圆上对应于由集成电路设计布局所定义的目标图案的一最后晶圆图案的结果。为了提高光刻印刷性能，引入了各种着重于优化用于将对应于目标图案的一影像投影于晶圆上的一掩模的方法，例如光学邻近校正(OPC)、掩模邻近校正(mask proximity correction,MPC)、逆光刻技术(inverse lithography technology,ILT)以及源掩模优化(source maskoptimization,SMO)。尽管上述方法一般而言足以达到预期的目的，但在各方面并不完全令人满意。

发明内容

本发明一实施例是提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于集成电路图案的一轮廓的多个目标点，其中目标放置模型是根据集成电路图案的一分类所选择；以及使用目标点对集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

附图说明

本发明可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征的尺寸可以任意地增加或者减少。

图1为根据本发明一实施例所述的集成电路(IC)制造系统的简化方框图，以及与IC制造系统相关的IC制造流程。

图2为根据本发明一实施例所述的可由图1的IC制造系统所执行的基于光学邻近校正(OPC)的计算光刻方法的流程图。

图3A-图3E为根据本发明一实施例所述的经光刻优化过程(例如图2的基于光学邻近校正的计算光刻方法)处理的集成电路图案的示意性俯视图。

图4A-图4D为根据本发明一实施例所述的经过例如与图2的计算光刻方法相关的一分类程序处理后的集成电路设计布局的示意性俯视图。

图5为根据本发明一实施例所述的可于图2的计算光刻方法期间所执行的一目标放置模型产生方法的流程图。

图6为根据本发明一实施例所述的电子束直写器(electron-beam writer)的简化方框图。

图7为根据本发明一实施例所述的光刻系统的简化方框图。

图8为根据本发明一实施例所述的可由图1的IC制造系统10所执行的掩模优化系统的简化方框图。

附图标记说明：

10～集成电路制造系统

100～计算光刻方法

110～195～计算光刻方法的步骤

112～集成电路图案

114～目标轮廓

124A～124H～区段

132A～132C～区段类型

134～集成电路设计布局

135A～135C～线图案

136～集成电路设计布局

138～集成电路设计布局

15～设计公司

152A～152C～目标点

160～目标布局模型产生方法

162～168～目标放置模型产生方法的步骤

20～掩模公司

200～电子束直写器

204～电子束敏感光刻胶层

206～掩模基板

208～平台

210～腔室

212～电子束源

214～电子束

216～电子束柱

218～泵单元

25～集成电路制造商

250～光学光刻系统

252～照明源模块

254～照明光学模块

256～掩模模块

258～投影光学模块

260～目标模块

30～集成电路装置

300～掩模优化系统

302～处理器

304～系统存储器

306～大容量存储装置

308～通信模块

320～集成电路设计布局模块

325～集成电路图案剖析模块

330～IC数据收集模块

335～IC制造数据库

340～集成电路图案分类模块

345～重定向模块

35～IC制造数据库

350～目标放置模块

355～目标放置规则模块

360～OPC模块

365～光刻工艺检查模块

40～掩模数据准备模块

42～光学邻近校正

44～光刻工艺检查

45～掩模制造模块

50～投影晶圆影像

55～显影后检查

60～最后晶圆图案

A1～A7～IC形状

具体实施方式

以下是提供了许多不同的实施例、或者示例，用于执行本发明的不同特征。以下是公开各种元件以及配置的具体实施例或者示例以简化描述本发明。当然这些仅为示例但不以此为限。举例来说，说明书中第一特征位于第二特征上方的结构可包括以第一特征与第二特征直接接触的形式，以及可包括以于第一特征与第二特征之间插入额外的特征的形式，使得第一特征以及第二特征并未直接接触。此外，本发明于各种示例中将重复标号及/或者字母。上述的重复用于简化以及清楚的目的，并非用以指定各种实施例及/或者上述配置中的关系。

图1为一集成电路(IC)制造系统10以及与集成电路制造系统相关的一IC生产流程的简单方框图。集成电路制造系统10包括若干实体机构(entity)，例如一设计公司(designhouse)15、一掩模公司(mask house)20、以及一集成电路制造商(IC manufacturer)(即晶圆厂)25。前述的实体机构于设计、开发、以及制造周期及/或于制造集成电路装置30相关的服务(service)中彼此互动。前述多个实体机构可以通信网络(communication network)连接，例如，单一网络或是多种不同的网络，例如内部网络(intranet)或是网际网络，并可包括有线或是无线的通信管道(communication channel)。每一实体可与其它实体机构互动，且可由其它实体机构提供服务或是接收服务。一或多个设计公司15、掩模公司20、及/或集成电路制造商25可由单一大型公司所拥有，甚至可存在一共同设施中并使用共同资源。

设计公司15用以产生一集成电路设计布局(IC design layout)35(亦称为IC设计图案)。集成电路设计布局35包含各种根据被制造的集成电路产品的规格设计给集成电路产品(IC product)的电路图案。电路图案对应至形成于各个材料层(例如金属层、氧化层或是半导体层)中的几何图案，这些几何图案结合后形成集成电路产品(例如集成电路装置30)的集成电路元件。举例来说，集成电路设计布局35的一部分可包括形成于一基板(例如硅晶圆)上及/或设置于基板的各个材料层上的各个集成电路元件。这些不同的元件可包括一主动区、一栅极元件(例如一栅极介电层及/或栅极电极)、一源极/漏极元件、一互连元件、一焊垫(bonding pad)元件、其它集成电路元件、或者上述元件的组合等。于一些实施例中，将辅助特征插入至集成电路设计布局35中以提供成像效应(imaging effect)、工艺加强(process enhancement)及/或识别信息。与用于优化掩模图案(掩模布局)的光学邻近校正(OPC)处理类似的一几何邻近校正(geometry proximity correction,GPC)处理可根据与集成电路制造相关的环境影响产生辅助特征，环境影响包括蚀刻负载效应(etchingloading effect)、图形化负载效应(patterning loading effect)及/或化学机械平坦化工艺效应(chemical mechanical polishing(CMP)process effect)。设计公司15进行一设计程序以形成集成电路设计布局35。设计程序可包括逻辑设计(logic design)、实体设计(physical design)、及/或配置(place)以及线路安排(route)、或者其组合。集成电路设计布局35以具有电路图案(几何图案)的信息的一或多个数据文件来呈现。举例来说，集成电路设计布局35以图形数据库系统(graphic database system,GDS)文件格式(例如GDS或者GDSII)来表示。于另一实施例中，集成电路设计布局35以另一合适的文件格式表示，例如开放的图稿系统交换标准(open artwork system interchange standard,OASIS)文件格式(例如OASIS或者OAS)来表示。

掩模公司20利用集成电路设计布局35制造一或多个掩模，上述掩模是用以根据集成电路设计布局35制造集成电路装置30的各个层。掩模(photomask or reticle)是指光刻工艺中用以图案化一晶圆(例如半导体晶圆)的一图案化基板。掩模公司20执行掩模数据准备(mask data preparation,以下称为掩模数据准备模块)40，其中集成电路设计布局35被编译为可经由一掩模直写器写入以产生掩模的形式。举例来说，集成电路设计布局35被编译为用于例如电子束(electron-beam,e-beam)直写器的掩模直写器的机器可读指令。掩模数据准备40产生与由集成电路设计布局35所定义的一目标图案相对应的一掩模图案(掩模布局)。通过将集成电路设计布局35的目标图案分割成(fracture)多个掩模特征(掩模区域)以产生掩模图案，掩模特征是适用于制造光刻工艺(例如电子束光刻工艺)的掩模。分割过程是根据各种要素(如集成电路特征几何、图案密度差异及/或临界尺寸(CD)差异)以及基于由掩模直写器所执行的用于打印掩模图案的方法所定义的掩模特征来执行。于一些实施例中，其中电子束直写器使用可形变光束(variable-shaped beam,VSB)方法来产生掩模图案，通过将集成电路设计布局35分割成多边形(例如矩形或者梯形)来产生掩模图案，其中一对应的掩模照射地图(mask shot map)包括每个多边形的照射射域(exposure shot)信息。举例来说，每个多边形具有至少一对应的照射射域，包括曝光量(exposure dose)、曝光时间及/或曝光形状。于一些实施例中，其中电子束直写器使用特征投射(characterprojection,CP)方法来产生掩模图案，通过将集成电路设计布局35分割为与电子束直写器所使用的模版(stencil)对应的特征(通常表示复杂图案)以产生掩模图案，其中对应的掩模照射地图包括每个特征的照射射域信息。举例来说，每个特征具有至少一对应的照射射域，包括曝光量、曝光时间及/或曝光形状。在上述执行中，可使用可形变光束方法产生不符合模板中的特征的被分割的集成电路设计布局35的任何部分。

掩模数据准备模块40可包括用于优化掩模图案的各种程序，使得一最后图案(final pattern)可通过使用掩模的光刻工艺形成于晶圆上，其中上述掩模是由具有增强的分辨率以及精确度的掩模图案所制造。举例来说，掩模数据准备模块40包括光学邻近校正(OPC)42，其使用光刻增强技术来补偿影像失真以及错误(例如由衍射、干涉、及/或其它工艺影响所产生的失真以及错误)。光学邻近校正42可根据光学模型或者光学规则向掩模图案添加例如散射条(scattering bar)、对线(serif)及/或锤头线(hammerhead)的辅助特征，使得于光刻工艺后，晶圆上的最后图案可被改良而具增强的分辨率以及精确度。于一些实施例中，辅助特征可补偿因周围几何形状的不同密度所引起的线宽差异。于一些实施例中，辅助特征可防止线端缩短及/或线端圆化(line end rounding)。光学邻近校正42可进一步地校正电子束邻近效应及/或执行其它优化特征。于一些实施例中，掩模数据准备模块40可执行掩模规则检查(MRC)程序用以检查经过一光学邻近校正过程后的掩模图案，其中MRC处理使用一组掩模建立规则(mask creation rule)。掩模建立规则可定义几何限制及/或连接限制，以补偿集成电路制造程序中的变异。于一些实施例中，掩模数据准备模块40可包括光刻工艺检查(LPC)44，其模拟将由IC制造商25所执行以制造集成电路装置30的晶圆制造程序。于一些实施例中，光刻工艺检查44根据使用可由IC制造商25所执行的实际处理参数导出的各种光刻工艺检查模型(或者规则)所产生的一掩模图案模拟掩模的一影像。处理参数可包括与IC制造周期的各种工艺相关的参数、与制造集成电路装置30所使用的工具相关的参数、及/或制造程序的其它方面。光刻工艺检查44考虑各种因素，例如影像对比度、焦深(“DOF”)、掩模误差增强因子(mask error sensitivity,MEEF)、其它合适的因素或其组合。于光刻工艺检查44建立模拟制造的装置后，若模拟装置的形状不足以满足设计规则，则可重复掩模数据准备模块40中的某些步骤，例如光学邻近校正42以及掩模规则检查，以进一步地改善集成电路设计布局。必须理解的是，为了清楚起见，掩模数据准备模块40已被简化，以及掩模数据准备模块40可包括用于修正集成电路设计布局的额外特征、过程及/或操作，以补偿IC制造商25所使用的光刻工艺的限制。

掩模公司20还执行掩模制造(mask fabrication,以下称为掩模制造模块)45，其中根据由掩模数据准备模块40所产生的掩模图案制造一掩模。于一些实施例中，于掩模制造模块45期间修正掩模图案以符合一特定的掩模直写器及/或掩模制造商。于掩模制造模块45期间，执行一掩模制作工艺，用以根据掩模图案(掩模布局)制造一掩模。掩模包括掩模基板以及图案化掩模层，其中图案化掩模层包括最后(实际)掩模图案。最后掩模图案(例如一掩模轮廓(mask contour))对应于掩模图案(其对应于由集成电路设计布局35所提供的目标图案)。于一些实施例中，掩模为二元式掩模(binary mask)。于上述实施例中，根据一示例，一不透明的材料层(例如铬)形成于一透明掩模基板(例如熔融石英(fused quartz)基板或者氟化钙(CaF₂))上，并根据掩模图案来图案化不透明的材料层，以形成具有不透明区域以及透明区域的一掩模。于一些实施例中，掩模为可增强成像分辨率以及品质的相位移掩模(phase shift mask,PSM)，例如衰减式相位移掩模(attenuated PSM)或者交替式相位移掩模(alternating PSM)。于上述实施例中，根据一示例，一相位移材料层(例如硅化钼(MoSi)或者氧化硅(SiO₂))形成于一透明掩模基板(例如熔融石英基板或者氟化钙(CaF₂))上，并图案化相位移材料层以形成具有部分透射的相位移区域以及形成掩模图案的透射区域的掩模。于另一示例中，相位移材料层为透明掩模基板的一部分，使得掩模图案形成于透明掩模基板中。于一些实施例中，掩模为远紫外线(extreme ultraviolet,EUV)掩模。于上述实施例中，根据一示例，一反射层是形成于基板上、一吸收层是形成于反射层上并图案化吸收层(例如一钽氮化硼(TaBN))，以形成具有形成掩模图案的反射区域的掩模。基板包括低热膨胀材料(low thermal expansion material,LTEM)，例如熔融石英、掺杂TiO₂的SiO₂或者其它合适的低热膨胀材料。反射层可包括形成于基板上的多层，其中多层包括多个膜对，例如硅化钼(Mo/Si)膜对、钼-铍(Mo/Be)膜对或者用于反射EUV辐射(光)的其它合适的材料膜对。EUV掩模还可包括设置在反射层以及吸收层之间的一覆盖层(capping layer)(例如钌(Ru))。或者，于反射层上形成另一反射层，并将其图案化以形成一远紫外线相位移掩模。

掩模制造模块45可执行用于制造掩模的各种光刻工艺。举例来说，掩模制造程序包括光刻工艺，其涉及于一掩模材料层上形成一图案化能量敏感光刻胶层(patternedenergy-sensitive resist layer)并将定义于图案化光刻胶层中的图案转移到掩模图案化层。掩模材料层为一吸收层、一相位移材料层、一不透明材料层、一掩模基板的一部分、及/或其它合适的掩模材料层。于一些实施例中，形成图案化能量敏感光刻胶层的步骤包括于掩模材料层上形成一能量敏感光刻胶层(例如通过一旋转涂布工艺(spin coatingprocess))、执行一带电粒子束曝光工艺(charged particle beam exposure process)、以及执行一显影工艺。带电粒子束曝光工艺使用一带电粒子束(例如电子束或者离子束)直接将一图案“写入”能量敏感光刻胶层。由于能量敏感光刻胶层易受到带电粒子束的影响，因此能量敏感光刻胶层的曝光部分发生化学变化，并根据能量敏感光刻胶层的特性以及显影工艺中所使用的显影液的特性于显影工艺中溶解(dissolve)能量敏感光刻胶层的暴露(或者未暴露)的部分。于显影后，图案化光刻胶层包括与掩模图案对应的光刻胶图案。接着，通过任何合适的工艺将光刻胶图案转移到掩模材料层，使得掩模材料层中形成一最后掩模图案。举例来说，掩模制造程序可包括执行一蚀刻工艺，其移除部分的掩模材料层，其中蚀刻工艺于蚀刻工艺期间使用图案化能量敏感光刻胶层作为蚀刻掩模。于蚀刻工艺后，光刻工艺可包括例如通过一光刻胶剥除工艺(resist stripping process)自掩模材料层移除图案化能量敏感光刻胶层。

IC制造商25(例如一半导体代工厂)使用由掩模公司20所制造的掩模(或者多个掩模)来制造集成电路装置30。举例来说，执行一晶圆制造程序，以使用一掩模于一晶圆上制造一部分的集成电路装置30。于一些实施例中，IC制造商25使用各种掩模执行多次晶圆制造程序以完成集成电路装置30的制造。根据IC制造阶段，晶圆可包括各种材料层及/或集成电路特征(例如掺杂特征、栅极特征、源极/漏极特征及/或互连特征)。晶圆制造程序包括一光刻工艺，其包括使用一掩模(例如由掩模公司20所制造的掩模)于一晶圆材料层上形成一图案化光刻胶层，并将图案化光刻胶层中所定义的图案转移到晶圆材料层。晶圆材料层为一电介质层、一半导体层、一导电层、一基板的一部分及/或其它合适的晶圆材料层。

形成图案化光刻胶层的步骤可包括于晶圆材料层(例如通过旋转涂布)上形成光刻胶层、进行一预曝光烘烤程序(pre-exposure baking process)、使用掩模(包括掩模对准)进行一曝光工艺、进行一曝光后烘烤程序、以及进行显影工艺。于曝光工艺中，使用一照明源将光刻胶层暴露于辐射能(例如紫外(UV)光、深紫外(DUV)光或者远紫外(EUV)光)，其中掩模根据掩模及/或掩模类型(例如二元式掩模、相位移掩模或者远紫外光掩模)的最后掩模图案将辐射阻挡、透射及/或者反射至光刻胶层，使得对应于最后掩模图案的一影像被投影至光刻胶层上。该影像于本发明中被称为一投影晶圆影像(projected wafer image)50。由于光刻胶层易受到辐射能的影响，因此光刻胶层的曝光部分发生化学变化，并且于显影工艺期间根据光刻胶层的特性以及于显影工艺中所使用的显影液的特性溶解光刻胶层的暴露(或者未暴露)部分。于显影后，图案化光刻胶层包括对应于最后掩模图案的一光刻胶图案。可进行显影后检查(after development inspection,ADI)55以获取与光刻胶图案相关的信息，例如临界尺寸均匀度(critical dimension uniformity,CDU)信息、覆盖信息及/或缺陷信息。

以多种方式将图案化光刻胶层中所定义的光刻胶图案转移到晶圆材料层，使得最后晶圆图案60形成于晶圆材料层中。举例来说，晶圆制造程序可包括进行一注入工艺(implantation process)以于晶圆材料层中形成各种掺杂区域/特征，其中图案化光刻胶层于注入工艺期间用以作为一注入掩模。于另一示例中，晶圆制造程序可包括执行移除部分的晶圆材料层的蚀刻工艺，其中蚀刻工艺于蚀刻工艺期间使用图案化光刻胶层作为蚀刻掩模。于注入工艺或者蚀刻工艺后，光刻工艺包括例如通过光刻胶剥除工艺自晶圆移除图案化光刻胶层。于另一示例中，晶圆制造程序可包括进行沉积工艺，该沉积工艺是使用一介电材料、一半导体材料或者一导电材料填充图案化光刻胶层(由光刻胶层的移除部分形成)中的开口(opening)。于上述实施例中，移除图案化光刻胶层留下被图案化光刻胶层的一负影像(negative image)图案化的一晶圆材料层。进行后蚀刻检查(after etchinspection,AEI)以获取与形成于晶圆材料层中的最后晶圆图案60相关的信息，例如临界尺寸均匀性(CDU)。

在理想的情况下，最后晶圆图案60符合由集成电路设计布局35所定义的目标图案。然而，由于与掩模制造程序以及晶圆制造程序相关的各种因素，使得形成于掩模上的最后掩模图案通常与掩模图案(由集成电路设计布局35所定义的目标图案产生)不同，进而导致形成于晶圆上的最后晶圆图案60与目标图案不同。举例来说，掩模写入模糊(maskwriting blur)(例如电子束写入模糊)及/或其它掩模制造因素将产生最后掩模图案以及掩模图案之间的差异(variance)，进而产生最后晶圆图案60以及目标图案之间的差异。与晶圆制造程序(例如光刻胶模糊(resist blur)、掩模衍射(mask diffraction)、投影成像分辨率(projection imaging resolution)、酸扩散(acid idffusion)、蚀刻偏差(etchingbias)及/或其它晶圆制造因素)相关的各种因素进一步加剧最后晶圆图案60与目标图案之间的差异。为了最小化(或者消除)上述差异，是引入计算光刻(computationallithography)来改善以及优化掩模工艺(mask masking process)以及晶圆制造程序。计算光刻通常指进行大量计算的实体模型(computationally-intensive physical model)及/或经验模型以预测以及优化集成电路特征图案的任何技术，其中实体模型及/或经验模型是基于影响光刻工艺的结果的现象，例如成像效果(例如衍射及/或干涉)及/或光刻胶化学效应。IC制造系统10可执行上述技术以产生用于掩模制造程序(通常称为掩模优化)及/或晶圆制造程序(通常称为源优化(source optimization)、波前工程(wave frontengineering)及/或目标优化)的最佳设定。举例来说，IC制造系统10可执行OPC、MRC、LPC及/或逆光刻技术(ILT)技术，以产生用于优化投影晶圆影像50的掩模公司20所制造的一掩模的最后掩模图案的一形状，使得投影晶圆影像50尽可能地与集成电路设计布局35的目标图案相对应。

图2为根据本发明一实施例所述的可由图1的IC制造系统10执行的计算光刻方法100的流程图。计算光刻方法100为基于光学邻近校正的计算光刻工艺，其使用光刻增强技术来补偿影像失真以及误差，例如由衍射、干涉或其它工艺效应所产生的失真以及误差。计算光刻方法100通过修正集成电路设计布局来产生掩模图案(可从中制造一掩模)来补偿影像失真以及误差。设计公司15，掩模公司20及/或IC制造商25可执行及/或协作执行计算光刻方法100。于一些实施例中，IC制造系统10的掩模数据准备模块40执行计算光刻方法100。图2已被简化以更清楚地理解本发明的发明构思。计算光刻方法100中可增加额外的特征，并可对计算光刻方法100的另一实施例替代、修正或者删除以下所描述的一些特征

于方块110，计算光刻方法100包括接收用于目标图案的集成电路设计布局(例如集成电路设计布局35)。集成电路设计布局是呈现于具有目标图案信息的一或多个数据文件中。举例来说，以GDSII文件格式或者OASIS文件格式接收集成电路设计布局。集成电路设计布局包括根据IC制造系统10所制造的集成电路产品的规格为集成电路产品所设计的各种集成电路图案(表示为几何形状)。集成电路图案形成于各种材料层(如作为金属层、电介质层及/或半导体层)中，将其组合以形成集成电路产品的IC特征。举例来说，集成电路设计布局的一部分包括将于晶圆(例如硅基板)及/或设置于晶圆上的各种材料层中所形成的各种IC特征。图3A为根据本发明一实施例所述的可包括于集成电路设计布局(例如集成电路设计布局35)中的集成电路图案112的示意性俯视图。集成电路图案112为几何图案(例如矩形图案)表示将形成或者定义于一晶圆的一材料层中的一IC特征，其中IC特征是构成集成电路装置(例如集成电路装置30)的一部分。集成电路图案112可表示一主动区、一栅极特征(例如一栅极电极)、一源极/漏极区(或者特征)、互连特征(例如金属互连线)、焊垫特征或者其它IC特征。于图3A中，目标(原始)轮廓114于已知理想的光刻工艺条件下定义将于晶圆上形成的集成电路图案的形状。在理想的情况下，当于晶圆上形成对应于集成电路图案112的最后集成电路图案(例如最后晶圆图案60)时，最后集成电路图案具有与目标轮廓114相对应的轮廓。于一些实施例中，掩模包括对应于集成电路图案112的掩模图案，使得当于光刻工艺期间暴露在辐射下时，于晶圆上所形成的投射晶圆影像(例如投影晶圆影像50)对应至具有目标轮廓114的集成电路图案112。

再回到图2，于方块120，计算光刻方法100进行剖析(分割(fragment))集成电路设计布局的至少一集成电路图案。剖析涉及将集成电路图案的目标轮廓划分成分离的区段，其中每个区段可于光学邻近校正过程期间单独地(例如利用一正向偏差(positive bias)或者一负向偏差(negative bias))进行修正。于一些实施例中，其中集成电路设计布局包括多于一个的集成电路图案，每个集成电路图案的目标轮廓被分割成分离的区段。图3B为根据本发明一实施例所述的经过分割过程后的集成电路图案(例如集成电路图案112)的示意性俯视图。于图3B中，目标轮廓114通过分割(缝合(stitching))点122被划分成多个区段，例如区段124A、区段124B、区段124C、区段124D、区段124E、区段124F、区段124G以及区段124H。因此，目标轮廓114被划分为八个分离的区段。每个区段124A～124H为定义于相邻分割点122之间的目标轮廓114的一部分，其中本发明涉及用于沿着目标轮廓114放置分割点122的任何合适的方法。

再回到图2，于方块130，计算光刻方法100继续对集成电路设计布局的至少一集成电路图案进行分类。分类程序定义各种集成电路图案类型(或者集成电路分群(ICgroup))，并将集成电路图案分配给至少一集成电路图案类型(或者集成电路分群)。举例来说，集成电路图案通过图案形状、图案标识码(ID)、区段ID、单元类型、装置类型、参考标记、集成电路图案所在的计算机辅助绘图(computer-aided drafting,CAD)层、集成电路图案所在的制造层、集成电路图案所在的环境(例如孤立线(isolated line)图案相对于密集线(dense line)图案)、其它用于定义集成电路图案的合适特征、或者其组合。如下所详述，每个集成电路图案类型将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用以定义沿着对应于集成电路图案的一轮廓的目标点的位置。图3C为根据本发明一实施例所述的经过分类程序后的集成电路图案(例如集成电路图案112)的示意性俯视图。于图3C中，分类程序定义各种区段类型，例如一线区段、一角区段(corner segment)、一凸出区段(jog segment)、一锤头段、一凹槽区段(slot segment)、其它区段类型或者其组合。每个区段类型都具有对应的区段ID。举例来说，区段ID类型A标识角区段、区段ID类型B标识设置于角区段以及线区段之间的线区段、区段ID类型C标识设置于线区段之间的线区段。根据定义的区段ID类型，当集成电路图案112的区段124A～124H根据区段ID分类时，区段124A以及区段124E被指定为区段类型132A(其对应于区段ID类型A)，区段124B、区段124D、区段124F以及区段124H被指定为区段类型132B(其对应于区段ID类型B)，以及区段124C以及区段124G被指定为区段类型132C(其对应于区段ID类型C)。每个区段类型132A～132C将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用于定义沿着与分类为区段类型132A～132C的集成电路图案的区段对应的一轮廓的目标点的位置。

图4A～图4D为根据本发明的一实施例所述的进行分类程序后的集成电路设计布局的示意性俯视图。于图4A中，集成电路设计布局132包括各种集成电路图案，其中根据集成电路图案的形状对每个集成电路图案进行分类。举例来说，各种集成电路图案分为孔状(hole-shaped)(或者岛状(island-shaped))图案A1、线状图案(例如小的线状图案A2以及大的线状图案A3(在此根据判断长度及/或宽度是否大于或小于阈值长度及/或阈值宽度将线状图案分类为小的或者大的))、L形图案A4、U形图案A5、O形图案A6、T形图案A7或者其它形状的图案。每个IC形状A1～A7将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用于定义沿着分类为IC形状A1～A7的集成电路图案对应的轮廓的目标点的位置。

于图4B中，集成电路设计布局134包括各种单元类型，其中根据集成电路图案所属的单元类型分类每个集成电路图案。每个单元类型对应于具有一既定尺寸及/或一既定功能的单元，其中单元通常包括用以执行一逻辑功能、一存储功能及/或其它功能的各种集成电路部件(例如晶体管、电容、电阻、电感或者其它集成电路部件)。于一些实施例中，单元类型包括一核心单元、一扫描单元、一输入/输出(I/O)单元、存储单元或其它类型的单元。于所示实施例中，集成电路设计布局134包括单元类型A(区域134A)、单元类型B(区域134B)以及单元类型C(区域134C)。因此，位于单元类型A(区域134A)中的集成电路图案(例如线图案135A(沿着一第一方向(例如纵向)延伸)被分类为单元类型A图案，位于单元类型B(区域134B)中的集成电路图案(例如线图案135B(沿着一第二方向(例如横向)延伸)被分类为单元类型B图案，以及位于单元类型C(区域134C)(例如孔图(hole pattern)135C)中的集成电路图案被分类为单元类型C图案。每个单元类型A～C将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用于定义沿着与分类为单元类型A～C的集成电路图案所对应的一轮廓的目标点的位置。

于图4C中，集成电路设计布局136包括各种装置类型，其中每个集成电路图案根据集成电路图案所属的一装置类型进行分类。举例来说，集成电路设计布局136包括一装置类型A(区域136A)(其对应于静态随机存取存储器(SRAM))、一装置类型B(区域136B)(其对应于一标准单元)以及一装置类型C(区域136C)(其对应于一密封环(seal ring))。因此，位于装置类型A(区域136A)中的集成电路图案被分类为装置类型A图案、位于装置类型B(区域136B)中的集成电路图案被分类为装置类型B图案、以及位于装置类型C(区域136C)中的集成电路图案被分类为装置类型C图案。每个装置类型A～C将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用于定义沿着与分类为装置类型A～C的集成电路图案所对应的一轮廓的目标点的位置。

于图4D中，集成电路设计布局138包括各种知识产权(intellectual property,IP)区域，其中每个集成电路图案根据集成电路图案所属的IP区域进行分类。IP区域通常指可重复使用、定制设计的一逻辑组件、存储组件或者其它组件。举例来说，集成电路设计布局138包括一IP区域A(区域138A)(其对应于一IP区域A)、一IP区域B(区域138B)(其对应于一IP区域B)以及一无IP区域(区域138C)(其未对应任何特定的IP区域)。位于IP区域A区域138A中的集成电路图案被分类为IP区域A图案、位于IP区域B区域138B中的集成电路图案分类为IP区域B图案、以及位于无IP区域区域138C中的集成电路图案分类为无IP区域图案。每个区域类型A～C将具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用于定义沿着分类为区域类型A～C的集成电路图案所对应的一轮廓的目标点的位置。

再次回到图2，由于基于模型的光学邻近校正技术无法总是为进阶技术节点(advanced technology node)提供足够的工艺操作范围(process window)，因此于一些实施例中，于方块140，计算光刻方法100根据分类继续产生用于至少一集成电路图案的一偏于规则的(rule-biased)轮廓。上述程序通常被称为集成电路设计布局的基于规则的重新定位(rule-based retargeting)，其有效地校正于计算光刻方法100期间所使用的任何OPC模型。通过根据一或多个基于集成电路图案的所分类的规则来调整(修正)目标轮廓可产生偏于规则的轮廓。这些规则可补偿散焦条件、曝光条件(能量偏差)、与成像一掩模图案(通常为经光学邻近校正的集成电路图案)相关的掩模条件(掩模偏差)、蚀刻条件(蚀刻偏差)、其它条件或者其组合等无法被OPC模型所获取的条件，从而改善集成电路图案的可印刷性及/或改善工艺操作范围(通常指可符合一工艺条件范围的集成电路规格要求的IC指标的分布，其中IC指标可为例如关键尺寸(CD)、常态化影像指数斜率(normalized image logslope,NILS)及/或掩模关键尺寸的错误(掩模误差增强因子(Mask Error EnhancementFactor,MEEF))的灵敏度)。举例来说，尽管孤立线通常具有比密集线更小的工艺操作范围，而通过观察可得知增加孤立线的尺寸可扩大工艺操作范围。因此，规则可定义如何修正孤立线的目标轮廓以产生一偏于规则的轮廓，使其产生一较大的孤立线，从而改善工艺操作范围。于一些实施例中，计算光刻方法100可执行用以产生偏于规则的轮廓的一规则表。于一些实施例中，通过对目标轮廓应用一数学函数及/或逻辑运算来产生偏于规则的轮廓。可执行的各种数学函数可包括一埃尔米特多项式(Hermite polynomial)、一贝兹曲线(Bezier curve)、一拉格朗日插值法(Lagrange polynomial)、一高斯函数、一发散函数(divergence function)、一贝塞尔函数(Bessel function)、其它合适的数学函数或者其组合。

于一些实施例中，通过基于用于集成电路图案分类的一或多个规则选择性地偏置(bias)或者移动目标轮廓的每个区段(于区域120产生)来产生偏于规则的轮廓。举例来说，于图3C中，根据定义区段类型132A～132C的各种规则，通过偏置(bias)区段124A～124H以产生集成电路图案112的偏于规则的轮廓142。区段124A～124H根据各种规则从其原始位置向外移动，从而扩大集成电路图案112的一轮廓。区段124A以及区段124E根据定义区段类型132A的规则而偏置。区段124B、区段124D、区段124F以及区段124H根据定义区段类型132B的规则而偏置。区段124C以及区段124G根据定义区段类型132C的规则而偏置。于一些实施例中，规则表可存储区段类型132A、区段类型132B以及区段类型132C的规则。此外，于一些实施例中，集成电路图案112可通过图案形状来分类，例如一小的线状图案或者一大的线状图案(参阅图4A)，其中区段124A～124H根据定义小的线状图案或大的线状图案的规则进行调整。于另一实施例中，集成电路图案112可根据属于集成电路设计布局中的一单元、一装置或者一IP区域进行分类。举例来说，集成电路图案112可被分类为属于单元类型A(参阅图4B)、装置类型B(参阅图4C)或者IP区域A(参阅图4D)的一集成电路图案，其中区段124A～124H根据定义单元类型A、装置类型B或者IP区域A的规则进行调整。

再次回到图2，于方块150，计算光刻方法100继续根据分类将目标点分配给目标轮廓(或者偏于规则的轮廓)。至少一目标点被分配给每个分离区段，使得目标点于沿着目标轮廓(或者偏于规则的轮廓)的位置处间隔开。每个集成电路图案类型具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用以定义沿着与集成电路图案相关的一轮廓的目标点的位置，例如集成电路图案112的目标轮廓114(或者偏于规则的轮廓142)。举例来说，区段ID类型A、区段ID类型B以及区段ID类型C各自具有至少一对应的目标放置规则以及至少一对应的目标放置模型，目标放置规则以及目标放置模型用以定义沿着对应于集成电路图案112的一轮廓的目标点的位置，其包括区段类型132A～132C。一目标放置模型预测经过光学邻近校正过程(本发明称为一预测的光学邻近校正轮廓)后的集成电路图案的一轮廓的一位置，使得目标点可产生于沿着与集成电路图案相关的一轮廓的位置，且对于特定集成电路图案类型而言可更近似于光学邻近校正轮廓。通过根据特定集成电路图案类型个别的一目标放置模型放置目标点，计算光刻方法100分别考虑每个集成电路图案类型的环境(包括光学相关行为及/或光刻相关行为)，使得每个集成电路图案类型的目标点皆被最佳地放置。于一些实施例中，由于不同的集成电路图案类型将呈现不同的图案化特征，控制模型项目(dominate model term)(通常指代表一光刻工艺响应及/或与在晶圆上形成集成电路图案相关的其它图案化相关响应的模型参数)将随着集成电路图案类型改变。举例来说，简单图案的目标放置模型可能仅需要一或两个模型项目(例如高斯项目)以准确地预测对应的光刻行为，而复杂的二维图案(可表现出较大的变化)的目标放置模型可能需要超过两种(或者不同的)模型项目以准确地预测对应的光刻行为，例如使光刻胶残留(resist residue)最小化。因此，每个目标放置模型可最佳地预测每个集成电路图案类型的光学邻近校正的目标点的最佳位置。

图5为根据本发明一实施例所述的目标放置模型产生方法160的流程图，其可于图2的计算光刻方法100进行的期间内所执行。于一些实施例中，于计算光刻方法100的方块150中执行目标放置模型产生方法160。于方块162，目标放置模型产生方法160识别一集成电路设计布局(例如集成电路设计布局35)中所分类的集成电路图案类型(i)，其中集成电路设计布局包括多个集成电路图案类型(n)，其中i为1～n的整数(例如i＝1,2,…,n)。延续本发明的示例，集成电路图案112由三种不同的集成电路图案类型(区段类型132A～132C)进行分类。为了讨论的目的，假设集成电路设计布局仅包括区段类型132A～132C，则目标放置模型产生方法160识别三种集成电路图案类型(换句话说，n＝3以及i＝1,2,3)。于方块163，目标放置模型产生方法160识别模型(j)，其中可使用多个模型(1)来放置目标点，并且j为1～l的整数(例如j＝1,2,…,l)。目标放置模型产生方法160还根据所识别的图案类型来识别模型参数(单位)(k)，其中m为模型参数的数量，以及k为1～m的整数(例如k＝1,2,…,m)。于一些实施例中，根据集成电路设计布局、欲制造的集成电路装置、所识别的集成电路图案类型、与集成电路设计布局及/或所识别的集成电路图案类型相关的环境、其它合适的识别标准或者其组合来识别模型及/或模型参数。于一些实施例中，每个模型Fj(x)表示为：

其中f_k(x)表示设计为对一特定实体效应(physical effect)建模的一数学函数，c_k表示与数学函数相关的参数。

于方块164以及方块166，目标放置模型产生方法160执行模型拟合(modelfitting)以产生各种集成电路图案类型的各种模型，并分析针对各种集成电路图案类型的产生模型(generated model)的精确度，使得目标放置模型产生方法160可选择哪些模型最佳地预测集成电路轮廓类型的位置。于一些实施例中，对于每个模型执行统计拟合(statistical fitting)技术(或者方法)以产生参数(ck)的值。于一些实施例中，目标布局模型产生方法160识别最小化(或者消除)介于一预测的光学邻近校正轮廓(通过模型预测)与一目标光学邻近校正轮廓(例如根据历史数据及/或模拟数据所预期的光学邻近校正轮廓)之间的任何错误(例如差异)的模型以及对应的参数。于一些实施例中，模型拟合执行一最小平方拟合技术(least squares fitting technique)，但本发明可考虑任何合适的模型拟合技术。

于方块168，目标放置模型产生方法160输出集成电路设计布局的一目标放置模型(或者多个模型)，包括优化目标点放置的参数(ck)。于一些实施例中，对每个集成电路图案类型(换句话说，j＝i)输出目标放置模型。于一些实施例中，输出比集成电路图案类型(换句话说，j＜i)的数量少的目标放置模型，例如为不同的集成电路图案类型输出相同的目标布局模型。于一示例中，相同的目标放置模型可对两个集成电路图案类型(例如I形图案以及L形图案)产生准确的预测光学邻近校正轮廓，使其可使用相同的目标放置模型以沿着具有I形图案以及L形图案的轮廓放置目标点。于一些实施例中，输出比集成电路图案类型(换句话说，j＞i)的数量更多的目标放置模型，例如对于相同的集成电路图案类型输出不同的目标放置模型。于一些实施例中，为集成电路设计布局的所有集成电路图案(换句话说，j＝1)输出单一目标放置模型。举例来说，可为简单的集成电路设计布局输出单个目标放置模型，例如包括一或多个N×N阵列的集成电路图案的集成电路设计布局。

于一些实施例中，对于具有集成电路图案112的集成电路设计布局，目标布局模型产生方法160可输出由以下各项所表示的目标布局模型：

TargetPlacementModelA

TargetPlacementModelB

TargetPlacementModelC

其中目标放置模型A用以沿着被分类为区段类型132A的区段放置目标点、目标放置模型B用以沿着被分类为区段类型132B的区段放置目标点、以及目标放置模型C用于沿着段放置目标点被分类为区段类型132C。目标放置模型A、目标放置模型B以及目标放置模型C可分别定义模型A参数(A)、模型B参数(B)以及模型C参数(C)，其中A、B以及C分别为分别1～a、1～b以及1～d的整数(换句话说，A＝1,2,…,a；B＝1,2,…,b；C＝1,2,…,d)。于一些实施例中，a、b及/或d等于于方块163所定义的模型参数(k)的数量(例如a、b及/或d＝k)。于一些实施例中，a、b及/或d小于于方块163定义的参数(k)的数量，其中用于目标放置模型A、目标放置模型B以及目标放置模型C的参数选自方块163所定义的参数。于一些实施例中，目标放置模型A、目标放置模型B及/或目标放置模型C利用相同的参数。于一些实施例中，目标放置模型A、目标放置模型B及/或目标放置模型C使用不同的参数。如上所述，于一些实施例中，可针对不同的集成电路图案类型执行相同的模型。举例来说，相同的模型可为两个区段类型(例如段类型132B以及段类型132C)产生准确的光学邻近校正轮廓，使其可使用相同的目标位置模型来放置被分类为两个区段类型的一(例如目标放置模型B可用于区段类型132B以及区段类型132C)的区段的目标点。更进一步地，于一些实施例中，可针对相同的图案类型执行多于一个的模型。举例来说，目标放置模型B以及目标放置模型C可用于沿着类型132B的轮廓放置目标点。

再次回到图2，于方块150，图3D为根据本发明一实施例所述的经过目标放置过程后的集成电路图案(例如集成电路图案112)的示意性俯视图。于图3D中，使用多于一个目标放置模型的目标点沿着偏于规则的轮廓142放置，尽管本发明已考虑目标点沿着目标轮廓114放置的执行。由于集成电路图案112已根据区段ID分类，目标点152A根据目标放置模型A(其优化以及定制用于区段类型132A的目标位置)是沿着偏于规则的轮廓142于区段124A以及区段124E来产生、目标点152B根据目标放置模型B(其优化以及定制用于区段类型132B的目标位置)沿着偏于规则的轮廓142于区段124B、区段124D、区段124F以及区段124H来产生，以及目标点152C根据目标展示位置模型C(其优化以及定制区段类型132B的目标位置)沿着偏于规则的轮廓142于区段124C以及区段124G来产生。于一些实施例中，目标点152A、目标点152B及/或目标点152C还可以根据除了目标放置模型A、目标放置模型B以及目标放置模型C以外的目标放置规则及/或其它目标放置模型；来产生。

于方块170中，计算光刻方法100根据分类，于集成电路设计布局上执行光学邻近校正(OPC)，从而产生经光学邻近校正后的集成电路设计布局(亦称为修正的集成电路设计布局)。光学邻近校正根据模型(称为基于模型的光学邻近校正)及/或规则(称为基于规则的光学邻近校正)来修正(例如调整大小、重塑外形及/或重新定位)至少一集成电路图案的形状，使得于一光刻工艺后，一最后晶圆图案显示强化的分辨率以及精确度。特别的是，光学邻近校正修正对应于集成电路图案的轮廓，例如目标轮廓114或者偏于规则的轮廓142，从而产生光学邻近校正轮廓。图3E为根据本发明一实施例所述的经过光学邻近校正处理后的集成电路图案(例如集成电路图案112)的示意性俯视图。于图3E中，光学邻近校正是修正与集成电路图案相对应的轮廓，例如目标轮廓114或者偏于规则的轮廓142，从而产生光学邻近校正轮廓162。特别的是，光学邻近校正是移动区段124A～124H的一相对位置(例如单独地正偏(positively biased)或者负偏(negatively biased))。

每个集成电路图案类型具有至少一对应的OPC规则以及至少一对应的OPC模型，使得根据其对应的OPC规则及/或OPC模型修正与集成电路图案类型对应的轮廓。基于规则的光学邻近校正根据用于集成电路图案类型的一组预定义的OPC规则(于一些实施例中，其取决于区段的大小及/或环境)偏移(bias)至少一集成电路图案的区段。反之，基于模型的光学邻近校正根据介于目标轮廓与集成电路图案类型(例如通过模拟根据用于IC图案类型的一OPC模型的一光刻工艺而产生，IC图案类型是暴露具有包括集成电路图案的一掩模图案的一掩模，其中掩模图案的一影像被转印至一晶圆(投影晶圆影像50))的一预测IC轮廓之间的目标点的一偏差(deviation)来偏移区段。再次回到图3E，区段ID类型A、区段ID类型B以及区段ID类型C各自具有至少一对应的OPC规则以及至少一对应的OPC模型，使得目标轮廓114的区段类型132A～132C或者偏于规则的轮廓142根据分别特定于区段132A～132C的OPC规则及/或OPC模型而偏置。于上述实施例中，光学邻近校正使用特定于区段类型132A的OPC规则及/或OPC模型来偏移区段124A以及区段124E；光学邻近校正使用特定于区段类型132B的OPC规则及/或OPC模型来偏移区段124B、区段124D、区段124F以及区段124H；以及光学邻近校正使用特定于区段类型132C的OPC规则及/或OPC模型来偏移区段124C以及区段124G。通过使用特定于特定集成电路图案类型的OPC规则及/或OPC模型执行光学邻近校正，计算光刻方法100分别考虑每种集成电路图案类型的环境(包括光学相关行为及/或光刻相关行为)，使得光学邻近校正为每个集成电路图案类型产生最佳的轮廓。于一些实施例中，光学邻近校正可将辅助特征(assistant feature,AF)(例如散射条、对线及/或锤头线)增加至集成电路图案。于一些实施例中，光学邻近校正使集成电路图案失真(distort)以平衡影像强度，例如移除部分的集成电路图案以减少曝光过度的区域并将辅助特征增加至集成电路图案以增强曝光不足的区域。于一些实施例中，辅助特征补偿由不同密度的周围几何形状所引起的线宽差异。于一些实施例中，辅助特征可防止线端缩短及/或线端圆化。于一些实施例中，光学邻近校正可进一步地修正集成电路图案以校正电子束邻近效应及/或执行其它优化特征。

于一些实施例中，OPC可以执行用于集成电路设计布局的一或多个OPC模型，该模型加权用以产生集成电路设计布局的目标点的目标布局模型。于一些实施例中，OPC模型可包括由以下所表示的目标放置模型加权函数G(x)：

其中F_i(x)表示目标放置模型，r_i表示与目标放置模型相关的加权参数，z为用于在集成电路设计布局中放置目标点的目标放置模型的数量，i为整

数(例如i＝1,2,…,z)。目标放置模型加权函数可使用加权参数r_i以将一个目标放置模型优先于另一目标放置模型。作为一示例，对于集成电路图案112而言，OPC模型可包括由以下所表示的目标放置模型加权函数G(x)：

其中目标放置模型F₁(x)、目标放置模型F₂(x)以及目标放置模型F₃(x)相对于彼此加权。光学邻近校正还可根据至少一集成电路图案的分类选择用于集成电路设计布局的OPC模型(或模型)。于一些实施例中，为集成电路设计布局的每个集成电路图案类型执行不同的OPC模型。举例来说，可根据对应于区段类型132A～132C的OPC模型来修正区段124A～124H，其中每个区段类型132A-132C与不同的OPC模型相关。于上述实施例中，可将相同的OPC模型用于集成电路设计布局的两种集成电路图案类型。举例来说，相同的OPC模型可于区段类型132B以及区段类型132C上执行光学邻近校正。于一些实施例中，对集成电路设计布局的所有集成电路图案执行单一OPC模型。举例来说，可为简单的集成电路设计布局输出单一OPC模型。

于方块180，计算光刻方法100使用经光学邻近校正后的集成电路设计布局模拟一光刻工艺。举例来说，光刻工艺模拟通过曝光包括具有光学邻近校正轮廓(例如集成电路图案112的光学邻近校正轮廓162)的一掩模图案的一掩模来预测于晶圆上成像的集成电路图案的一轮廓(称为预测的IC轮廓)，其中上述光学邻近校正轮廓具有已知的预测光刻工艺条件。光刻工艺模拟可使用由制造集成电路装置的集成电路制造商25所相关的实际(历史)工艺数据产生各种LPC模型(或规则)加以执行。工艺数据可包括与IC制造周期的各种过程相关的处理条件、与用于制造集成电路的工具相关的条件及/或制造程序的其它方面。光刻工艺模拟考虑各种因素，例如影像对比度、焦深、掩模误差灵敏度、其它合适的因素或者其组合。于一些实施例中，掩模数据准备模块40可执行光刻工艺检查44以于方块180产生预测的IC轮廓。

计算光刻方法100接着进入方块185，通过将预测轮廓与目标轮廓(或者偏于规则的轮廓)进行比较。上述过程有时被称为OPC评估(evaluation)。举例来说，计算光刻方法100评估介于预测IC轮廓以及与集成电路图案112相关的目标点152A、目标点152B以及目标点152C之间的偏差，以确定预测的IC轮廓是否符合目标轮廓(或者偏于规则的轮廓)，从而通过OPC评估。于一些实施例中，当介于预测的IC轮廓以及目标点之间的距离达到一阈值距离标准(例如介于预测的IC轮廓以及目标点之间的距离范围被认为是可接受的)时，预测的IC轮廓符合目标轮廓(或规则偏置的轮廓)。于一些实施例中，计算光刻方法100旨在最小化定义介于预测轮廓与目标点之间的一差异(例如一边缘布置错误函数(edge placementerror,EPE))的成本函数(cost function)。若预测的IC轮廓符合目标轮廓(或者偏于规则的轮廓)，则计算光刻方法100进入方块190。于一些实施例中，于进入方块190前，计算光刻方法100存储(保存)经光学邻近校正的集成电路设计布局，例如作为具有经光学邻近校正的集成电路图案的信息的一或多个数据文件。于一些实施例中，掩模数据准备模块40可进一步地执行检查光学邻近校正设计布局的掩模规则检查程序，其中掩模规则检查程序使用一组掩模建立规则。掩模建立规则可定义几何限制及/或连接限制，以避免可能因IC制造程序中的变化而产生的各种问题及/或故障。若预测的IC轮廓不符合目标轮廓(或者偏于规则的轮廓)，则计算光刻方法100回到方块170，于光学邻近校正集成电路设计布局上执行另一光学邻近校正。因此，方块170、方块180以及方块185为叠代程序，其中执行多次叠代(例如修正以及模拟)以产生经光学邻近校正的集成电路设计布局。于一些实施例中，方块170、方块180以及方块185会修正集成电路图案的轮廓直到介于目标点以及预测轮廓之间的距离位于可接受的距离范围内。

通过考虑集成电路图案类型，特别是集成电路图案所在的环境，计算光刻方法100可优化集成电路设计布局的目标放置以及光学邻近校正。举例来说，集成电路设计布局通常包括许多不同的集成电路图案类型(皆形成于一相同的光刻层(例如光刻胶层)上)，其中每个集成电路图案类型根据其环境而产生不同的作用，使得一单一目标放置规则、一单一目标放置模型、一单一OPC规则及/或一单一OPC模型可能无法充分地放置所有集成电路图案类型的目标，特别是在复杂环境中的光学相关行为以及光刻胶相关行为可能会发生明显变化的情况下。这可能导致增加产生光学邻近校正轮廓的时间(例如需要更多的叠代来使得预测轮廓符合目标点)。由于计算光刻方法100执行一多模型技术(multi-modeltechnique)，其中针对每个集成电路图案优化目标放置模型及/或OPC模型，计算光刻方法100可明显地减少掩模优化时间。本发明所公开的不同实施例提供不同的优点，并于所有实施例中不一定需要某些特定的优点。

于方块190，计算光刻方法100可使用经光学邻近校正的集成电路设计布局来制造掩模，其中掩模包括与经光学邻近校正的集成电路图案所对应的掩模图案。举例来说，掩模图案的轮廓对应于集成电路图案的光学邻近校正轮廓(例如集成电路图案112的光学邻近校正轮廓172)。该掩模包括掩模基板以及根据各种掩模技术所设计的图案化掩模层。举例来说，IC制造系统10的掩模公司20可使用经光学邻近校正的集成电路设计布局来形成图案化掩模层以执行前述图1所详的掩模制造程序。于一些实施例中，电子束光刻系统(亦称为电子束直写器或者电子束直写器系统)执行电子束光刻工艺以利用最后掩模图案对掩模进行图案化，其中最后掩模图案对应于经光学邻近校正的集成电路图案。电子束光刻工艺可包括在掩模材料层上形成电子束敏感光刻胶层，并通过根据一掩模照射地图于电子束敏感光刻胶层上扫描电子束以曝光电子束敏感光刻胶层。于曝光工艺中，可根据掩模照射地图来调整用以形成各个掩模特征的每个电子束曝光照射(exposure shot)(掩模照射(maskshot))的剂量及/或形状。电子束敏感光刻胶层的曝光部分发生化学变化，从而能够于显影工艺中选择性地移除电子束敏感光刻胶层的曝光部分或者非曝光部分，从而形成图案化的电子束敏感光刻胶层。电子束光刻工艺可进一步地包括执行蚀刻工艺，其使用图案化的电子束敏感光刻胶层作为蚀刻掩模以移除掩模材料层的一部分(例如一不透明层、一相位移材料层、一吸收层或者一掩模基板的一部分)，从而通过将图案化的电子束敏感光刻胶层中所定义的图案转印至掩模材料层，从而于掩模材料层中形成一最后掩模图案。接着可通过例如光刻胶剥除工艺移除图案化的电子束敏感光刻胶层。或者，于一些实施例中，电子束光刻工艺根据掩模映射将最后掩模图案直接写入掩模材料层，省略电子束敏感光刻胶层相关的处理。

图6为根据本发明一实施例所述的电子束直写器200的简化方框图，其可于方块190执行以制造掩模。电子束直写器200可通过于形成于掩模基板206上的电子束敏感光刻胶层204上写入集成电路图案来制造掩模202。于一些实施例中，电子束直写器200接收(例如自图案产生器)表示为一图案写入指令集的形式的一掩模照射地图。于图6中，掩模202位于腔室(chamber)210中的平台208上。一电子束源(e-beam source)212产生一电子束214。于一些实施例中，电子束源212为具有电子产生机制的一电子枪(例如热电子发射)。于特定示例中，电子枪包括被设计为并偏置以热发射电子的钨丝(或者其它合适的材料)。电子束214通过电子束柱(e-beam column)216引导并定位于掩模202(特别是电子束敏感光刻胶层204)上。于一些实施例中，电子束柱216包括用于聚焦由电子束源产生的电子以执行期望的成像效果(例如静电透镜(electrostatic lense)及/或电磁透镜)的透镜212、用于定义电子束214的一形状及/或分布的孔洞(aperture)、用于在掩模202上扫描电子束214的一偏转系统(deflection system)(例如一向量模式或者一光栅模式)、以及其它电子束柱组件。于一些实施例中，电子束源212被认为是电子束柱216的一部分。于一些实施例中，偏转系统为磁性地(例如使用导电线圈)或者静电地(例如使用导电板)于两个正交方向偏转电子束214的扫描仪，使得电子束214于掩模202的表面上扫描，例如电子束敏感光刻胶层204的表面。泵单元218可于电子束的光刻工艺期间在腔室210产生一真空环境或其它合适的环境。为了清楚说明，在此已简化图6以更好地理解本发明的发明构思。可于电子束直写器200中增加额外的特征，并可为电子束直写器200的额外实施例替换或者移除下述的一些特征。

再次回到图2，于制造掩模后可执行其它处理步骤。举例来说，于方块195，计算光刻方法100可使用掩模制造晶圆。举例来说，IC制造系统10的IC制造商25可使用掩模来执行前面图1所详述的晶圆制造程序，以形成图案化的晶圆材料层。于一些实施例中，光刻系统执行光刻工艺以使晶圆材料层图案化成具有最后晶圆图案，其中最后晶圆图案对应于集成电路设计布局的目标图案。光刻工艺可包括于晶圆材料层(例如通过旋转涂布)上形成光刻胶层，并通过照射一掩模(例如于方块190中所制造的掩模)以曝光光刻胶层。于曝光工艺中，照明光源用以使用辐射能(例如UV光、DUV光或者EUV光)照射掩模。可调整光刻系统的各种组件以配置由一照明源地图(illumination source map)所定义的照明光源。掩模根据掩模的类型(例如二元式掩模、相位移掩模或者EUV掩模)、掩模的一最后掩模图案以及使用辐射能照射掩模的照明源光学装置阻挡辐射及/或将辐射透射到光刻胶层，使得影像被投影至与最后掩模图案对应的光刻胶层上。光刻胶层的曝光部分发生化学变化，从而致使于显影工艺中选择性地移除光刻胶层的曝光部分或者非曝光部分，从而形成图案化光刻胶层。光刻工艺可进一步地执行包括蚀刻工艺，其使用图案化光刻胶层作为蚀刻掩模以移除晶圆材料层的一部分(例如一电介质材料层、一半导体材料层、一导电材料层或者部分晶圆基板)，从而通过将图案化光刻胶层中所定义的图案转移到晶圆材料层而于晶圆材料层中形成一最后晶圆图案。接着可通过例如光刻胶剥除工艺移除图案化光刻胶层。

图7为根据本发明一实施例所述的用于将掩模的图案成像至一工作部件(workpiece)上的光学光刻系统250的简化方框图，其可以由IC制造商25执行。工作部件包括晶圆、掩模或者任何基底材料，于其上进行处理以产生用于形成集成电路图案及/或IC特征的材料层。于一些实施例中，工作部件为具有一辐射敏感层(例如光刻胶层)设置于其上的一晶圆。于图7中，光刻系统250包括一照明源模块252、一照明光学模块254、一掩模模块256、一投影光学模块258以及一目标模块260。照明源模块252包括产生以及发射具有一合适波长的一辐射源，例如UV辐射、DUV辐射、EUV辐射、其它合适的辐射或者其组合的辐射(光)。照明光学模块254收集、引导以及指示辐射，使得辐射投影到掩模上。掩模模块256包括用以保持掩模并操纵掩模的一位置的一掩模台。掩模根据其最后掩模图案以及用于制造掩模的掩模技术传输、吸收及/或反射辐射，从而投射图案化的辐射。投影光学模块258收集、引导以及指示来自掩模模块256的图案化辐射至目标模块260的工作部件，使得掩模(对应于最后掩模图案)的影像被投影到工作部件上。目标模块260可包括用以保持工作部件并操纵工作部件的一位置的一晶圆平台。于一些实施例中，目标模块260提供对工作部件的一位置的控制，使得掩模的影像可重复地被扫描至工作部件上(但亦可使用其它扫描方法)。于一些实施例中，照明光学模块254包括用于收集、引导辐射以及成形辐射至掩模上的各种光学部件，以及投影光学模块258包括用以收集、引导以及成形图案化辐射至工作部件上的各种光学部件。上述光学部件包括用于收集、引导以及成形辐射的折射部件、反射部件、磁性部件、电磁部件、静电部件及/或其它类型的部件。为了清楚说明，在此已简化图7以优选地理解本发明的发明构思。可于光刻系统250中增加额外的特征，并于光学光刻系统250另一实施例中，可替换、修正或移除下述的一些特征。

图8为根据本发明一实施例所述的可由图1的IC制造系统10所执行的掩模优化系统300的简化方框图。于一些实施例中，掩模公司20执行掩模优化系统300，其中掩模优化系统300可用以执行与图1的掩模数据准备模块40相关的功能。掩模优化系统300包括集成以执行各种操作及/或功能的硬件以及软件以执行如本发明所述的计算光刻技术的功能。于一些实施例中，图2的计算光刻方法100及/或图5的目标布局模型产生方法160可以软件指令的方式执行于掩模优化系统300上，使得掩模优化系统300可根据集成电路图案类型优化目标点的放置，从而优化经光学邻近校正的集成电路设计布局。为了清楚说明，图8已被简化以优选地理解本发明实施例的发明构思。可于掩模优化系统300中增加额外的特征，并可针对掩模优化系统300的另一实施例替换或者移除下述的一些特征。

掩模优化系统300包括通信耦接至一系统存储器304、一大容量存储装置306以及一通信模块308的一处理器30。系统存储器304为处理器302提供非暂时的计算机可读存储器以便于由处理器302执行计算机指令。系统存储器304的示例包括随机存取存储器(RAM)装置(例如一动态随机存取存储器(DRAM)、同步随机存取存储器(SDRAM)、固态存储器装置及/或各种其它存储装置。电脑程序、指令以及数据存储于大容量存储装置306上。大容量存储装置306的示例包括硬盘、光盘、磁盘、固态存储装置及/或各种其它大容量存储装置。通信模块308可用以与IC制造实体的各种组件(例如IC制造系统10的设计公司15、掩模公司20以及IC制造商25)通信信息。于图6中，通信模块308允许掩模优化系统300与一掩模制造系统(例如电子束光刻系统)以及一晶圆制造系统(例如光学光刻系统)进行通信。通信模块308包括用于便于掩模优化系统300与IC制造实体进行通信的可包含以太网络卡、802.11WiFi装置、蜂窝式数据无线电装置(cellular data radio)及/或其它通信装置。

掩模优化系统300还包括一集成电路设计布局模块320、一集成电路图案剖析模块325、一IC数据收集模块330、一IC制造数据库335、一集成电路图案分类模块340、一重定向模块345、一目标放置模型模块350、一目标放置规则模块355、一OPC模块360以及一光刻工艺检查模块365，其通信耦接以执行一掩模优化处理(例如计算光刻方法100)。于操作中，集成电路设计布局模块320接收定义一目标图案(例如接收自设计公司15)的一集成电路设计布局，并准备用于一掩模优化处理的集成电路设计布局。IC数据收集模块330用于收集、存储以及维护IC制造数据，例如与掩模公司20相关的掩模制造程序的数据以及与IC制造商25相关的晶圆制造程序。IC制造数据可存储于IC制造数据库335。于一些实施例中，IC数据收集模块330分析所收集的IC制造数据。于一些实施例中，分析所收集的IC制造数据可包括过滤出低品质的IC制造数据(例如被认为不可靠的数据)及/或将制造数据合并为有用的统计IC制造信息(例如平均)。于一些实施例中，为了说明的目的，所收集的IC制造数据包括电子束模糊信息(e-beam blur information)、光刻胶特性信息(例如于显影工艺后与光刻胶图案相关的临界尺寸)、蚀刻偏置信息(例如蚀刻工艺后晶圆图案的临界尺寸)及/或其它有用的IC制造数据。于一些实施例中，收集的IC制造数据包括OPC数据，例如于掩模优化过程期间所产生的光学邻近校正轮廓，其中可评估光学邻近校正轮廓以确定特定集成电路图案类型所期望的光学邻近校正轮廓。

集成电路图案分类模块340用于对集成电路设计布局的集成电路图案进行分类，例如参考计算光刻方法100的方块130所述。重定向模块345用以产生集成电路设计布局的集成电路图案的偏于规则的轮廓，例如参考计算光刻方法100的方框140所述。目标放置模型模块350用以根据集成电路图案类型产生目标放置模型，以及目标放置规则模块355用以根据集成电路图案类型产生目标放置规则。目标放置模型模块350及/或目标放置规则模块355可使用IC制造数据来产生例如由IC制造数据库335所存储的目标放置模型。目标放置模型模块350及/或目标放置规则模块355可将目标布局模型(例如一数据库(未显示))存储于一存储组件中。于一些实施例中，目标放置模型模块350执行计算光刻方法100的各种操作(例如参考方块150所述的操作)以优化目标点的放置。OPC模块360用以使用由目标放置模块350及/或目标规则放置模块355所产生的目标点来产生经光学邻近校正的集成电路设计布局(例如参考计算光刻方法100的方块170所述)。OPC模块360亦用以根据集成电路图案类型产生OPC规则及/或OPC模型。OPC模块360可使用IC制造数据来产生OPC规则及/或OPC模型，例如由IC制造数据库335所存储的OPC模型。OPC模块360可将OPC规则及/或OPC模型存储于存储组件中(例如数据库(未显示))。LPC模块365用以根据经光学邻近校正的集成电路设计布局来产生集成电路设计布局的集成电路图案的预测轮廓(例如参考计算光刻方法100的方块180所述)。于一些实施例中，掩模优化系统300进一步地包括掩模分割模块(未显示)，其用以根据由经光学邻近校正的集成电路设计布局(其对应于优化的目标轮廓)所定义的掩模图案来产生掩模照射地图(例如通过将经光学邻近校正的集成电路图案分割成掩模区域(掩模多边形))。掩模照射地图定义每个掩模区域的曝光信息(例如曝光剂量)。于另一实施例中，可移除掩模分割模块，使得掩模优化系统300产生掩模公司20直接使用的掩模照射地图。

本发明实施例提供多种掩模优化方法，用于改善光刻印刷性。一种示例性的掩模优化方法包括接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于集成电路图案的一轮廓的多个目标点，其中目标放置模型是根据集成电路图案的一分类所选择；以及使用目标点对集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

于一些实施例中，掩模优化方法还包括根据一目标放置规则，产生用于轮廓的目标点。

于一些实施例中，掩模优化方法还包括根据集成电路图案的分类，产生集成电路图案的一偏于规则的轮廓，其中目标点沿着偏于规则的轮廓放置。

于一些实施例中，掩模优化方法还包括根据修正的集成电路设计布局制造一掩模。

于一些实施例中，于集成电路图案上执行光学邻近校正的步骤包括根据集成电路图案的分类，选择光学邻近校正的一光学邻近校正模型。

于一些实施例中，集成电路图案为一第一集成电路图案、目标点为多个第一目标点、轮廓是一第一轮廓、目标放置模型是一第一目标放置模型。于上述实施例中，集成电路设计布局包括一第二集成电路图案，而掩模优化方法还包括根据一第二目标放置模型，将多个第二目标点分配给对应于第二集成电路图案的一第二轮廓。第二目标放置模型是根据第二集成电路图案的一分类所选择，第二集成电路图案不同于第一集成电路图案，其中光学邻近校正还使用第二目标点于第二集成电路图案上执行。

于某些实施例中，第一目标放置模型可不同于第二目标放置模型。

于一些实施例中，光学邻近校正以不同权重对第一目标放置模型以及第二目标放置模型进行加权。

另一示例性的掩模优化方法，方法包括接收具有多个集成电路图案的一集成电路(IC)设计布局；剖析每个集成电路图案；分类集成电路图案；根据集成电路图案的分类，对每个集成电路图案产生对应于集成电路图案的一轮廓的多个目标点；以及使用目标点对集成电路设计布局，执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

于一些实施例中，掩模优化方法还包括根据集成电路图案的分类，对每个集成电路图案产生集成电路图案的一偏于规则的轮廓，其中目标点沿着偏于规则的轮廓放置。

于一些实施方式中，掩模优化方法还包括使用掩模制造一晶圆。

于一些实施例中，目标点是根据一目标放置规则以及一目标放置模型的至少一者所产生，其中目标放置规则以及目标放置模型是根据集成电路图案的分类所选择。

于某些实施例中，可使用不同的目标放置模型产生集成电路图案的至少两个集成电路图案的多个目标点，其中至少两个集成电路图案为不同的。

于一些实施例中，光学邻近校正使用一光学邻近校正模型对不同的目标放置模型进行加权。

于一些实施例中，集成电路图案的至少两个集成电路图案的目标点是使用相同的目标放置模型所分配，其中至少两个集成电路图案为不同的。

本发明实施例提供一种示例性集成电路系统，其包括一处理器以及通信耦接至处理器以及用于接收具有一集成电路图案的一集成电路设计布局的一通信模块。集成电路系统系统还包括通信耦接至处理器，并包括由处理器所执行的多个指令的一非挥发性电脑可读取存储媒体。这些指令包括根据一目标放置模型，产生对应于集成电路图案的一轮廓的多个目标点的指令，目标放置模型是根据集成电路图案的一分类所选择；以及使用目标点于集成电路图案上执行一光学邻近校正(OPC)的指令，从而产生一修正的集成电路设计布局。

于一些实施方案中，处理器所执行的指令还包括根据修正的集成电路设计布局制造一掩模。

于一些实施例中，处理器所执行的指令还包括根据集成电路图案的一类型，产生集成电路图案的一偏于规则的轮廓，其中目标点沿偏于规则的轮廓放置。

于一些实施例中，处理器所执行的指令还包括产生加权目标放置模型的一光学邻近校正模型。

前述的实施例或者示例已概述本发明的特征，本领域技术人员可更佳地理解本发明的一个实施例。本领域技术人员必须理解的是，他们可轻易地使用本发明作为用于设计或者修正其它过程以及结构以实施相同的目的及/或者执行本发明所介绍的实施例或者示例的相同优点。本领域技术人员可理解的是，上述等效构造并未脱离本发明的构思以及范围，并且可于不脱离本发明的构思以及范围进行各种改变、替换以及更改。

Claims

1.一种掩模优化方法，包括：

接收具有一集成电路图案的一集成电路(IC)设计布局；

根据对应于上述集成电路图案的一目标放置模型，产生多个目标点，其中上述目标放置模型预测经历光学邻近校正(OPC)后的上述集成电路图案的一轮廓的一位置，且其中上述目标放置模型是根据上述集成电路图案的一分类选自多个目标放置模型；以及

在产生上述目标点后，使用上述目标点对上述集成电路图案执行一光学邻近校正工艺，从而产生一修正的集成电路设计布局。

2.如权利要求1所述的掩模优化方法，还包括根据一目标放置规则，产生用于上述轮廓的上述目标点。

3.如权利要求1所述的掩模优化方法，其中上述集成电路图案为一第一集成电路图案，上述目标点为多个第一目标点、上述轮廓为一第一轮廓、上述目标放置模型为一第一目标放置模型，且其中上述集成电路设计布局包括一第二集成电路图案，上述掩模优化方法还包括：

根据一第二目标放置模型，将多个第二目标点分配给对应于上述第二集成电路图案的一第二轮廓，其中上述第二目标放置模型是根据上述第二集成电路图案的分类所选择，且其中上述第二集成电路图案还不同于上述第一集成电路图案，上述光学邻近校正工艺还使用上述第二目标点于上述第二集成电路图案上执行。

4.如权利要求3所述的掩模优化方法，其中上述第一目标放置模型不同于上述第二目标放置模型。

5.如权利要求3所述的掩模优化方法，其中上述光学邻近校正工艺对上述第一目标放置模型的加权不同于对上述第二目标放置模型的加权。

6.如权利要求1所述的掩模优化方法，其中对上述集成电路图案执行上述光学邻近校正工艺包括根据上述集成电路图案的上述分类，选择用于光学邻近校正的一光学邻近校正模型。

7.如权利要求1所述的掩模优化方法，还包括根据上述集成电路图案的上述分类，产生上述集成电路图案的一偏于规则轮廓，其中上述目标点沿着上述偏于规则轮廓放置。

8.如权利要求1所述的掩模优化方法，还包括根据上述修正的集成电路设计布局制造一掩模。

9.一种掩模优化方法，包括：

接收具有多个集成电路图案的一集成电路(IC)设计布局；

剖析每个上述集成电路图案；

分类每个上述集成电路图案；

根据一目标放置模型，对每个上述集成电路图案产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的分类选自多个目标放置模型，且上述目标放置模型预测经历光学邻近校正后的上述集成电路图案的轮廓的一位置；以及

在产生上述目标点后，使用上述目标点对上述集成电路设计布局执行一光学邻近校正(OPC)工艺，从而产生一修正的集成电路设计布局。

10.如权利要求9所述的掩模优化方法，还包括根据上述集成电路图案的分类，对每个上述集成电路图案产生上述集成电路图案的一偏于规则轮廓，其中上述目标点沿着上述偏于规则轮廓放置。

11.如权利要求9所述的掩模优化方法，其中上述目标点的产生是根据一目标放置规则，其中上述目标放置规则是根据上述每个集成电路图案的分类来选择。

12.如权利要求11所述的掩模优化方法，其中上述集成电路图案中的至少两个集成电路图案，是使用不同的目标放置模型所产生，其中上述至少两个集成电路图案为不同的。

13.如权利要求12所述的掩模优化方法，其中上述光学邻近校正工艺使用一光学邻近校正模型，上述光学邻近校正模型对不同的目标放置模型进行加权。

14.如权利要求11所述的掩模优化方法，其中上述集成电路图案的至少两个集成电路图案的上述目标点，是使用相同的目标放置模型所分配，其中上述至少两个集成电路图案为不同的。

15.如权利要求9所述的掩模优化方法，还包括根据上述修正的集成电路设计布局制造一掩模。

16.如权利要求15所述的掩模优化方法，还包括使用上述掩模制造一晶圆。

17.一种集成电路系统，包括：

一处理器；

一通信模块，通信耦接至上述处理器以及被配置以接收具有一集成电路图案的一集成电路设计布局；

一非暂态电脑可读存储器，通信耦接至上述处理器，且包括由上述处理器所执行的多个指令，上述指令包括：

根据对应于上述集成电路图案的一目标放置模型以产生多个目标点的指令，其中上述目标放置模型预测经历光学邻近校正之后的上述集成电路图案的一轮廓的一位置，且上述目标放置模型是根据上述集成电路图案的一分类选自多个目标放置模型；以及

在产生上述目标点后，使用上述目标点于上述集成电路图案上执行一光学邻近校正工艺的指令，从而产生一修正的集成电路设计布局。

18.如权利要求17所述的集成电路系统，其中上述指令还包括根据上述修正的集成电路设计布局制造一掩模。

19.如权利要求17所述的集成电路系统，其中上述指令还包括根据上述集成电路图案的一类型，产生上述集成电路图案的一偏于规则轮廓，其中上述目标点沿上述偏于规则轮廓放置。

20.如权利要求17所述的集成电路系统，其中上述指令还包括产生加权上述目标放置模型的一光学邻近校正模型。