CN108155166A - 集成电路封装的重布线层结构 - Google Patents

Abstract

本发明实施例公开一种具有提高的性能及可靠性的集成电路封装。所述集成电路封装包括集成电路管芯及布线结构。所述集成电路管芯包括具有周边边缘的导通孔。所述布线结构包括耦合到所述导通孔的导电结构。所述导电结构可包括顶盖区、布线区以及中间区。所述顶盖区可与所述导通孔的区域重叠。所述布线区可具有第一宽度，且所述中间区可沿所述导通孔的所述周边边缘具有第二宽度，其中所述第二宽度可大于所述第一宽度。所述中间区可被配置成将所述顶盖区连接到所述布线区。

Description

集成电路封装的重布线层结构

技术领域

本发明实施例是有关于一种集成电路(integrated circuit，IC)的封装。

背景技术

随着集成电路技术的进步，在集成电路中具有更高的存储容量、更快的处理系统、及更高性能的组件的需求正日益增加。为满足这些需求，集成电路行业持续缩小例如半导体装置(例如，金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，包括平面MOSFET及鳍式场效晶体管(finFET))等集成电路组件的尺寸。此种缩放也增加了对更小且可靠的半导体管芯封装的需求。

发明内容

本发明实施例提供一种具有提高的性能及可靠性的集成电路(IC)封装。所述集成电路封装包括集成电路管芯及布线结构。所述集成电路管芯包括具有周边边缘的导通孔。所述布线结构包括耦合到所述导通孔的导电结构。所述导电结构可包括顶盖区、布线区以及中间区。所述顶盖区可与所述导通孔的区域重叠。所述布线区可具有第一宽度，且所述中间区可沿所述导通孔的所述周边边缘具有第二宽度，其中所述第二宽度可大于所述第一宽度。所述中间区可被配置成将所述顶盖区连接到所述布线区。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是根据一些本发明实施例的集成电路封装的侧面剖视图。

图2及图3是根据一些本发明实施例的集成电路封装的各种重布线层结构的俯视图。

图4是根据一些本发明实施例的集成电路封装的示例性重布线层结构的俯视图。

图5是根据一些本发明实施例的一种用于制作集成电路封装的方法的流程图。

图6至图11是根据一些本发明实施例的集成电路封装处于其制造工艺的各个阶段的剖视图。

现在将参照附图阐述说明性实施例。在附图中，相同的参考编号一般指相同、功能上类似、及/或结构上类似的元件。

[符号的说明]

100：集成电路封装；

101：第一集成电路封装；

102：第二集成电路封装；

103：封装间连接件；

104、110、404：导通孔；

104p：周边边缘；

104t、108t、112t：厚度；

105、605：集成电路管芯；

106、113、713：绝缘层；

107：前侧布线结构；

107s：前侧布线结构的顶表面；

108、108a、108b、408、708：重布线层结构；

109：后侧布线结构；

111、117：接触垫；

112：导电穿孔；

112s：导电穿孔的顶表面；

115：导电连接件；

220、420：顶盖区；

222、322、422：中间区；

224、424：布线区；

224w、226、232、326、424w：宽度；

227、327：区域；

228、230：预定距离；

322a：第一锥形区；

322b：非锥形区；

322c：第二锥形区；

434、436：裂隙；

500：方法；

510、520、530、540、550、560：操作；

600：半导体晶片；

605s：集成电路管芯的顶表面；

630：虚线；

732：载体衬底；

834：粘合层；

836：模塑层；

836s：模塑层的顶表面；

1038：保护膜；

1040：开口；

1100：单体化集成电路封装；

1142：线。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及设置形式的具体实例以简化本发明实施例内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。本文中所述的将第一特征形成在第二特征上是指第一特征被形成为直接接触第二特征。另外，本发明实施例内容可能在各种实例中重复使用参考编号及/或字母。此种重复使用本身并不表示所述实施例及/或配置之间的关系。

为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一个(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性用语可同样相应地进行解释。

应注意，在本说明书中提及“一个实施例”、“实施例”、“示例性实施例”、“示例性”等是指所述的实施例可包括特定的特征、结构或特性，但每一实施例可能未必包括所述特定的特征、结构或特性。此外，此类短语未必指同一实施例。此外，当结合实施例阐述特定的特征、结构或特性时，无论是否明确地阐述，结合其他实施例实施此种特征、结构或特性均将处于所属领域中的技术人员的理解范围内。

应理解，本文中的词组或术语是用于说明目的而不是用于限制目的，以使得本说明书的术语或词组将根据本文中的教示内容被所属领域中的技术人员理解。

除非另有说明，否则本文中所用的用语“约”指给定数量的值在所述值的±10％范围内变化。

本文中所用的用语“衬底”阐述向上面添加后续材料层的材料。衬底自身可被图案化。添加到衬底顶部上的材料可被图案化或可保持不被图案化。此外，衬底可为一系列半导体材料中的任一个，例如硅、锗、砷化镓、磷化铟等。作为另外一种选择，衬底可由非导电性材料(例如，玻璃或蓝宝石晶片)制成。

本文中所用的用语“高介电常数(high-k)”是指高介电常数。在半导体装置结构及制造工艺的领域中，高介电常数是指大于SiO₂的介电常数(即，大于3.9)的介电常数。

根据一些实施例，本发明实施例提供用于集成电路(IC)封装以提高集成电路封装的可靠性的各种重布线层(redistribution layer，RDL)结构。举例来说，本文中阐述各种重布线层结构是为了实质上减少及/或防止在集成电路封装的重布线层结构中形成由应力诱发的裂隙，并因此提高集成电路封装的性能及可靠性。

图1是根据一些实施例的集成电路封装100的剖视图。集成电路封装100可包括第一集成电路封装101及第二集成电路封装102。在一些实施例中，集成电路封装100可以是层叠(package-on-package，PoP)封装，其中第二集成电路封装102堆叠在第一集成电路封装101的顶部。在一些实施例中，第一集成电路封装101与第二集成电路封装102可彼此类似或彼此不同。在一些实施例中，第一集成电路封装101可包括系统芯片(system-on-chip，SoC)封装，且第二集成电路封装102可包括动态随机存取存储器(dynamic random accessmemory，DRAM)集成电路封装。第一集成电路封装101及第二集成电路封装102可通过封装间连接件103彼此机械耦合并电耦合。在一些实施例中，封装间连接件103可包括焊料区。

根据一些实施例，第一集成电路封装101可包括集成电路管芯105、导电穿孔112、前侧布线结构107、后侧布线结构109、接触垫111以及导电连接件115。在一些实施例中，封装间连接件103可耦合到后侧布线结构109以及第二集成电路封装102的接触垫117。前侧布线结构107可通过接触垫111耦合到导电连接件115。导电连接件115可用于将第一集成电路封装101电连接到例如印刷电路板(printed circuit board，PCB)。在一些实施例中，导电连接件115可包括焊料球或适当的集成电路封装安装座。

在一些实施例中，前侧布线结构107可包括位于绝缘层113中的重布线层(RDL)结构108。在一些实施例中，绝缘层113可包括绝缘层的堆叠，且每一行重布线层结构108可位于绝缘层堆叠的每一层中。尽管图1示出了三行重布线层结构108，但前侧布线结构107可包括一行或多行重布线层结构108。

在一些实施例中，重布线层结构108可通过前侧布线结构107的导通孔110电耦合到集成电路管芯105的导通孔104。在一些实施例中，重布线层结构108可通过前侧布线结构107的导通孔110电耦合到导电穿孔112。重布线层结构108可用于扇出集成电路管芯105，以使得集成电路管芯105的输入/输出(I/O)连接(图中未示出)能够重布到比集成电路管芯105更大的面积，且因此可增大集成电路管芯105的I/O连接的数目。在一些实施例中，位于最靠近导通孔104的行(row)中的一个或多个重布线层结构108(例如，重布线层结构108a)及位于最靠近导电穿孔112的行中的一个或多个重布线层结构108(例如，重布线层结构108b)可具有介于约1.5μm至约8μm范围内的厚度108t。在一些实施例中，每一行中的重布线层结构108可具有彼此类似或彼此不同的厚度。根据一些实施例，重布线层结构108可以是导电结构且可包括导电材料，例如金属(例如，铜或铝)、金属合金(例如，铜合金或铝合金)、或其组合。基于本文中的公开内容，应认识到，用于重布线层结构108的其他厚度及材料落于本发明实施例内容的范围及精神内。

根据一些实施例，导通孔104可电耦合到集成电路管芯105的互连结构(图中未示出)，所述互连结构可在集成电路制作的前端制造工艺(front end of the line，FEOL)阶段中形成。导通孔104可包含：(i)金属，例如但不限于铜、铝、钨、钛、钽、氮化钛、氮化钽、钛铝、氮化钛铝、氮化钨；(ii)金属合金，例如但不限于铜合金、铝合金；或(iii)其组合。在一些实施例中，导通孔104可具有介于约5μm至约30μm范围内的厚度104t。基于本文中的公开内容，应认识到，用于导通孔104的其他材料及厚度落于本发明实施例内容的范围及精神内。在一些实施例中，导通孔104可通过绝缘层106彼此电隔离，所述绝缘层106可包含聚合物，例如聚苯并恶唑(PBO)、苯并环丁烯(BCB)、或适当的聚合物。基于本文中的公开内容，应认识到，用于绝缘层106的其他绝缘材料落于本发明实施例内容的范围及精神内。

根据一些实施例，导电穿孔112可具有介于约35μm至约750μm范围内的厚度112t。导电穿孔112可用以例如在第一集成电路封装101与第二集成电路封装102之间及/或在第一集成电路封装101的集成电路管芯105与其他集成电路管芯(图中未示出)之间提供电连接。在一些实施例中，所述电连接可由贯穿前侧布线结构107及后侧布线结构109的导电穿孔112提供。根据一些实施例，导电穿孔112可包含金属(例如，铜或铝)、金属合金(例如，铜合金或铝合金)、或其组合。基于本文中的公开内容，应认识到，用于导电穿孔112的其他材料落于本发明实施例内容的范围及精神内。

参照图2及图3进一步阐述图1所示的重布线层结构108a及108b，图2及图3说明重布线层结构108a及/或108b的示例性俯视图。

根据一些实施例，图2说明上覆在集成电路管芯105的导通孔104上的重布线层结构108a的示例性俯视图。在一些实施例中，上覆在导电穿孔112上的重布线层结构108b可具有与图2所示类似的俯视图。为清晰起见，除导通孔104及导通孔110的俯视图以外，在图2中未示出位于重布线层结构108a下方的结构及/或层的俯视图。应认识到，图1及图2所示的元件(例如，重布线层结构108a、导通孔104及导通孔110)被示出用于说明性目的，且可能未必按比例绘制。

在一些实施例中，重布线层结构108a可包括顶盖区220、布线区224以及中间区222，中间区222被配置成将顶盖区220连接到布线区224。顶盖区220可与导通孔104及导通孔110重叠，且可通过导通孔110与导通孔104接触。在一些实施例中，顶盖区220在俯视图中可具有圆形形状，且可具有介于约50μm至约200μm范围内的直径。根据一些实施例，布线区224可不与导通孔104重叠，且可具有小于10μm的宽度224w。在一些实施例中，宽度224w可介于约1μm至约9μm范围内。基于本文中的公开内容，应认识到，用于顶盖区220及布线区224的其他尺寸落于本发明实施例内容的范围及精神内。

根据一些实施例，中间区222可以是锥形区(在本文中也被称为“鸟嘴”)。中间区222的第一部分可与导通孔104的区域重叠，且中间区222的第二部分可不与导通孔104重叠。上覆在导通孔104的周边边缘104p上的中间区222的部分可具有大于宽度224w且/或小于顶盖区220的直径的宽度226。宽度226可沿着周边边缘104p。在一些实施例中，宽度226可大于10μm。在一些实施例中，宽度226可介于约10μm至约70μm范围内。基于本文中的公开内容，应认识到，用于宽度226的其他尺寸落于本发明实施例内容的范围及精神内。

在一些实施例中，中间区222可具有区域227，区域227沿导通孔104的周边边缘104p内的预定距离228局部地延伸、并沿导通孔104的周边边缘104p外的预定距离230局部地延伸。预定距离228及预定距离230中的每一个可介于约8μm至约12μm的范围内。预定距离228及预定距离230可彼此相等或彼此不同。中间区222的区域227可具有等于预定距离228与预定距离230之和的长度，且可具有大于布线区224的宽度224w且/或小于顶盖区220的直径的宽度232。基于本文中的公开内容，应认识到，用于区域227的其他尺寸落于本发明实施例内容的范围及精神内。

图3根据一些实施例示出重布线层结构108a的另一个示例性俯视图。与图2中所示元件具有相同注解的图3所示元件在上文已进行了阐述。图3中的剩余元件在下文进行阐述。

根据一些实施例，参照图3，重布线层结构108a可包括顶盖区220、布线区224以及中间区322，中间区322被配置成将顶盖区220连接到布线区224。中间区322可分别包括第一锥形区322a及第二锥形区322c、以及非锥形区322b(例如，矩形区)。第一锥形区322a可不与导通孔104重叠，而第二锥形区322c可与导通孔104的区域重叠。非锥形区322b可与导通孔104的区域部分重叠且可与导通孔104部分不重叠。上覆在导通孔104的周边边缘104p上的非锥形区322b的部分可具有大于宽度224w且/或小于顶盖区220的直径的宽度326。宽度326可沿着周边边缘104p。在一些实施例中，宽度326可大于10μm。在一些实施例中，宽度326可介于约10μm至约70μm范围内。基于本文中的公开内容，应认识到，用于宽度326的其他尺寸落于本发明实施例内容的范围及精神内。

在一些实施例中，中间区322的区域327沿导通孔104的周边边缘104p内的预定距离228局部地延伸、并沿导通孔104的周边边缘104p外的预定距离230局部地延伸。区域327可具有等于预定距离228与预定距离230之和的长度，且可具有大于布线区224的宽度224w且/或小于顶盖区220的直径的宽度332。基于本文中的公开内容，应认识到，用于区域327的其他尺寸落于本发明实施例内容的范围及精神内。

根据一些实施例，顶盖区220、导通孔104及导通孔110中的每一个可具有除图2及图3中所示的圆形形状以外的几何形状。举例来说，顶盖区220、导通孔104及/或导通孔110可具有矩形形状、椭圆形形状、或其任意组合。根据一些实施例，顶盖区220、导通孔104及导通孔110在俯视图中的几何形状可彼此不同。基于本文中的公开内容，应认识到，这些其他几何形状落于本发明实施例内容的范围及精神内。

相比于集成电路封装中的其他重布线层结构，以上参照图2及图3阐述的中间区222及/或中间区322的形状及尺寸可有助于提高重布线层结构的结构可靠性。举例来说，如上所述沿导通孔104的周边边缘104p具有大于布线区224的宽度224w的中间区222的宽度226或中间区322的宽度326的结构可有助于防止形成在其他重布线层结构中观察到的由应力诱发的裂隙。类似地，如上所述重布线层结构的区域227或区域327具有大于布线区224的宽度224w的宽度也可有助于防止此种裂隙。

图4说明其他重布线层结构408中的一个重布线层结构的实例的俯视图。重布线层结构408可具有顶盖区420、中间区422、以及具有宽度424w(例如，小于10μm)的布线区424。相比于以上参照图2及图3的公开内容，重布线层结构408的布线区424与在距导通孔404的周边边缘预定距离228内的导通孔404的区域局部地重叠。布线区424也与在距导通孔404的周边边缘预定距离230内的导通孔404外部的区域重叠。导通孔404可类似于导通孔104，且预定距离228及预定距离230类似于图2及图3中所述的距离。

布线区224的宽度224w可例如小于10μm。因此，重布线层结构408在预定距离228及预定距离230以内的宽度小于10μm，此与以上所述的实施例形成对比。具有例如重布线层结构408等重布线层结构的集成电路封装的可靠性测试以及在这些可靠性测试中对故障装置的故障分析已示出：在预定距离228及预定距离230内具有小于10μm的尺寸的重布线层结构易于形成由应力诱发的裂隙，例如图4所示的裂隙434及裂隙436。重布线层结构中的应力可例如由在集成电路封装的运作期间将集成电路封装暴露到湿气、压力或温度引起。可通过形成与本发明实施例内容一致的重布线层结构(例如，图1至图3中的重布线层结构108a)而使此应力最小化或移除所述应力(因此防止由应力诱发的裂隙434及裂隙436)。

图5是根据一些实施例示出用于制作图1所示集成电路封装100的示例性方法500的流程图。可根据不同次序执行操作或可依据具体应用不执行某些操作。应注意，可在方法500之前、期间、及/或之后提供额外的工艺，且在本文中简洁阐述某些工艺。

出于说明性目的，将参照图6至图11中所示的示例性制作工艺阐述图5所示的操作。图6至图11是根据一些实施例示出集成电路封装100处于其制造工艺的各个阶段的剖视图。应认识到，图6至图11中的图式被示出用于说明目的，且可能未必按比例绘制。与图1至图3中所示元件具有相同注解的图6至图11中所示元件在上文已进行了阐述。

在操作510中，从具有多个集成电路管芯的半导体晶片形成单体化集成电路管芯。举例来说，如图6所示，可沿虚线630切割具有多个集成电路管芯605的半导体晶片600，以形成单体化集成电路管芯605。在一些实施例中，单体化集成电路管芯605中的每一个可类似于如上所述的集成电路管芯105。在一些实施例中，可例如通过划刻、锯切、或其他适当的切割技术来执行所述切割工艺。

在操作520中，在载体衬底上形成后侧布线结构及导电穿孔。举例来说，如图7所示，在载体衬底732上形成后侧布线结构109及导电穿孔112。在一些实施例中，载体衬底732可包含例如以下材料：玻璃、氧化硅、氧化铝、或半导体晶片。基于本文中的公开内容，应认识到，用于载体衬底732的其他材料落于本发明实施例内容的范围及精神内。

在一些实施例中，后侧布线结构109可包括形成在载体衬底732上的绝缘层713。绝缘层713可包含：聚合物，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)；低介电常数(low-K)介电材料，例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiO_xC_y、旋涂式玻璃(spin-on-glass)、硅碳材料、适当的绝缘材料、或其组合。在一些实施例中，绝缘层713可具有介于约1μm至约20μm范围内的厚度。在一些实施例中，绝缘层713可通过旋转涂布、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型CVD(plasma-enhanced CVD，PECVD)、或用于绝缘材料的适当的沉积方法来形成。基于本文中的公开内容，应认识到，用于绝缘层713的其他材料、厚度、及沉积工艺落于本发明实施例内容的范围及精神内。

在一些实施例中，重布线层(RDL)结构708可例如使用消减技术(subtractivetechnique)及/或镶嵌技术(damascene technique)形成在绝缘层713内。在一些实施例中，形成重布线层结构708可包括溅镀工艺、光刻工艺、镀覆工艺、或其组合。在一些实施例中，重布线层结构708可类似于以上论述的重布线层结构108。

在一些实施例中，形成导电穿孔112可包括例如使用CVD、物理气相沉积(physicalvapor deposition，PVD)、或适当的沉积方法将晶种层(图中未示出)沉积在后侧布线结构109上。晶种层可包括晶种材料，用于随后用来形成导电穿孔112的镀覆工艺。晶种层可包含(i)金属，例如铜、钛；(ii)金属合金；或(iii)其组合。晶种层可具有介于约50nm至约500nm范围内的厚度。

在沉积晶种层之后可在晶种层之上沉积牺牲材料(图中未示出)，例如光刻胶。在沉积牺牲材料之后可利用例如光刻工艺以用于多个穿孔112的所需图案对所述牺牲材料进行图案化。在所述图案化工艺之后可进行镀覆工艺，以在晶种层之上形成导电穿孔112。根据一些实施例，所述镀覆工艺可包括电化学镀覆(electro-chemical plating，ECP)工艺或适当的镀覆工艺。晶种层可充当用于导电穿孔112中的导电材料的镀覆工艺的晶种。导电材料可通过经图案化的牺牲材料镀覆到晶种层之上。在形成导电穿孔112之后，可移除牺牲材料及晶种层的未使用部分。

在一些实施例中，导电穿孔112可例如使用消减技术或镶嵌技术而不使用晶种及镀覆工艺来形成。举例来说，在消减技术中，可在后侧布线结构109的整个表面之上形成导电材料，且可例如使用光刻法对所述导电材料进行图案化，以形成导电穿孔112。

返回参照图5，在操作530中，将单体化集成电路管芯结合到载体衬底，并形成模塑层。举例来说，如图8所示，将单体化集成电路管芯605结合到图7所示的结构，并形成模塑层836以填充单体化集成电路管芯与导电穿孔112之间的间隙。图8示出两个单体化集成电路管芯605，但应理解，可将一个或多个单体化集成电路管芯结合到载体衬底732。

在一些实施例中，可使用粘合层834(例如，管芯贴合膜(die attach film，DAF))将单体化集成电路管芯605结合到后侧布线结构109。在一些实施例中，可手动地或使用自动化机器(例如，拾取及放置机器(pick-and-place machine))将单体化集成电路管芯605结合到后侧布线结构109。

在将单体化集成电路管芯605放置并结合到后侧布线结构109上之后，可形成模塑层836。模塑层836可用以包封单体化集成电路管芯605及导电穿孔112，如图8所示。

在一些实施例中，模塑层836可包含绝缘材料，例如环氧树脂、有机聚合物、添加有或未添加有二氧化硅系填充剂或玻璃填充剂的聚合物、适当的绝缘或包封材料、或其组合。在一些实施例中，模塑层836可包含液体模塑化合物(liquid molding compound，LMC)，所述液体模塑化合物在应用时是胶状液体。模塑材料可在液体状态下应用，且随后可对所述模塑材料进行处理以使其凝固。

在一些实施例中，可使用例如晶片级模塑工艺在单体化集成电路管芯与导电穿孔112之间的间隙内形成模塑层836的模塑材料。可使用例如压缩模塑、转移模塑、或适当的模塑工艺来对模塑层836的模塑材料进行模塑。

根据一些实施例，在沉积模塑材料用于形成模塑层836之后，可进行固化工艺。固化工艺可包括：使用退火工艺将所述模塑材料加热到预定温度达预定时间段。固化工艺可进一步包括紫外线(UV)曝光工艺及/或红外线(IR)能量曝光工艺、或与加热工艺的组合。作为另外一种选择，在形成模塑层836时可不包括固化工艺。

形成模塑层836进一步包括从导电穿孔112及单体化集成电路管芯605各自的顶表面112s及顶表面605s移除所沉积及/或所固化的模塑材料的一部分。可利用例如研磨工艺、或化学机械抛光(chemical-mechanical polishing，CMP)工艺来移除模塑材料的所述部分。在一些实施例中，移除模塑材料的所述部分可包括研磨工艺与CMP工艺的组合。CMP工艺及/或研磨工艺可适于在导电穿孔112、单体化集成电路管芯605、以及模塑层836各自的顶表面112s、顶表面605s、以及顶表面836s实质上共面时停止。与顶表面112s及顶表面605s实质上共面的模塑层836的顶表面836s可有利地促进随后形成重布线层结构108，如图9所示。

返回参照图2，在操作540中，在单体化集成电路管芯及导电穿孔上形成前侧布线结构。举例来说，如图9所示，可在单体化集成电路管芯605及导电穿孔112上形成前侧布线结构107。形成前侧布线结构107可包括在绝缘层113中形成重布线层结构108，如图9所示。

在一些实施例中，每一行重布线层结构108可形成在可包括多个层的绝缘层113的一层内。在一些实施例中，绝缘层113可包含低介电常数(low-K)介电材料，例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiO_xC_y、旋涂式玻璃、旋涂式聚合物、硅碳材料、或其组合。在一些实施例中，可使用例如旋转涂布工艺、CVD及/或PECVD来沉积绝缘层113。

在一些实施例中，重布线层结构108可包含金属、金属合金、或适当的导电材料。每一行重布线层结构108可使用例如消减技术及/或镶嵌技术来形成。根据一些实施例，所述消减工艺及/或镶嵌工艺可包括溅镀工艺、光刻工艺、镀覆工艺、或其组合。

在形成前侧布线结构107之后，可形成接触垫111及导电连接件115。接触垫111可形成在前侧布线结构107的顶表面107s上。在一些实施例中，接触垫111包括用于随后形成的导电连接件115的球下金属(under-ball metallization，UBM)结构，所述UBM结构可包括焊料球。

在形成接触垫111之后，可形成导电连接件115，导电连接件115中的每一个电耦合到接触垫111中的一个相应接触垫。导电连接件115可利用例如球安装工艺(ball mountprocess)耦合到接触垫。在一些实施例中，导电连接件115可包括共晶材料，例如焊料球或焊料膏，通过将共晶材料加热到共晶材料的熔融温度对所述共晶材料进行回焊。随后可容许共晶材料冷却并重新凝固，从而形成导电连接件115。在一些实施例中，导电连接件115可包括其他类型的电连接件，例如微凸块(microbumps)、受控塌陷晶粒连接(controlledcollapse chip connection，C4)凸块、或柱(pillar)，且可包含导电材料，例如Cu、Sn、Ag、Pb等。

在一些实施例中，在形成导电连接件115之后，可在前侧布线结构107之上的导电连接件115之间形成绝缘层(图中未示出)。

返回参照图5，在操作550中，移除载体衬底，并在后侧布线结构中形成开口。举例来说，如图10所示，可移除载体衬底732，并可在后侧布线结构109中形成开口1040。

在一些实施例中，移除载体衬底732可包括：将图9所示的结构反转、将结构上具有导电连接件115的侧耦合到切割胶带(图中未示出)、并使用剥离工艺。在一些实施例中，在剥离工艺之后，可在后侧布线结构109上沉积保护膜1038，如图10所示。根据一些实施例，保护膜1038可包括利用例如积层工艺形成的积层膜(例如，积层涂布胶带或DAF)。在一些实施例中，保护膜1038可具有介于约1μm至约100μm范围内的厚度。

在形成保护膜1038之后，可形成开口1040，形成开口1040可包括图案化(例如，光刻)及刻蚀。在一些实施例中，可使用激光钻孔来形成开口1040。如图10所示，可形成开口1040以暴露出后侧布线结构109中的直接耦合到导电穿孔112的重布线层结构708。

返回参照图5，在操作560中，通过开口将集成电路封装结合到后侧布线结构。举例来说，如图11所示，通过开口1040及封装间连接件103将集成电路封装102结合到图10所示的结构。在一些实施例中，封装间连接件103可包括焊料膏、铜柱、受控塌陷晶粒连接(C4)凸块、或适当的连接件。

在形成图11所示的结构之后，可沿线1142执行切割工艺以形成单体化集成电路封装1100。在一些实施例中，单体化集成电路封装1100可类似于图1所示的集成电路封装100。在一些实施例中，可在切割工艺中使用切割锯或激光分割工具。

因此，本发明实施例内容阐述集成电路封装中的各种重布线层结构，相比于集成电路封装中的其他重布线层结构，所述重布线层结构提高重布线层结构的结构可靠性，并因此提高集成电路封装的可靠性。

在一个实施例中，一种集成电路(IC)封装包括集成电路管芯及布线结构。所述集成电路管芯包括导通孔，所述导通孔电耦合到所述集成电路管芯并具有周边边缘。所述布线结构包括耦合到所述导通孔的导电结构。所述导电结构包括：顶盖区，与所述导通孔的区域重叠；布线区，具有第一宽度；以及中间区，沿所述导通孔的所述周边边缘具有第二宽度。所述中间区被配置成将所述顶盖区耦合到所述布线区，且所述第二宽度大于所述第一宽度。

根据一些实施例，在所述的集成电路中，所述布线区不与所述导通孔重叠。根据一些实施例，所述的集成电路进一步包括：穿孔，耦合到所述布线结构的另一个导电结构。根据一些实施例，在所述的集成电路中，所述中间区包括：第一锥形区，位于所述导通孔之上；以及第二锥形区，不与所述导通孔域重叠。根据一些实施例，在所述的集成电路中，所述中间区包括：第一锥形区，位于所述导通孔之上；第二锥形区，不与所述导通孔域重叠；以及非锥形区，被配置成耦合所述第一锥形区与所述第二锥形区。根据一些实施例，在所述的集成电路中，所述非锥形区包括：第一部分，位于所述导通孔之上；以及第二部分，不与所述导通孔域重叠。根据一些实施例，在所述的集成电路中，所述中间区包括第三宽度，所述第三宽度距所述周边边缘一个预定距离且朝向所述导通孔，所述第三宽度大于所述第一宽度及所述第二宽度。根据一些实施例，在所述的集成电路中，所述中间区包括第三宽度，所述第三宽度距所述周边边缘一个预定距离且远离所述导通孔，所述第三宽度大于所述第一宽度且小于所述第二宽度。根据一些实施例，在所述的集成电路中，所述中间区在距所述周边边缘一个预定距离以内的宽度大于所述第一宽度。根据一些实施例，在所述的集成电路中，所述预定距离介于约8μm至约12μm范围内。根据一些实施例，在所述的集成电路中，所述第一宽度介于约1μm至约9μm范围内。根据一些实施例，在所述的集成电路中，所述第二宽度介于约10μm至约70μm范围内。

在另一个实施例中，一种集成电路(IC)封装包括：导通孔，具有周边边缘；以及重布线层(RDL)结构，耦合到所述导通孔。所述重布线层结构包括：顶盖区，与所述导通孔的区域重叠；布线区，具有第一宽度；以及中间区，具有第一锥形区及第二锥形区。所述中间区被配置成将所述顶盖区耦合到所述布线区。所述第一锥形区位于所述导通孔之上且所述第二锥形区不与所述导通孔重叠。

根据一些实施例，所述的集成电路进一步包括：集成电路管芯，具有所述导通孔；以及绝缘层，被配置成：将所述重布线层结构与所述集成电路管芯隔开；以及将所述重布线层结构经由所述绝缘层中的另一个导通孔耦合到所述导通孔。根据一些实施例，在所述的集成电路中，所述中间区包括沿所述导通孔的所述周边边缘的第二宽度，所述第二宽度大于所述第一宽度。根据一些实施例，在所述的集成电路中，所述布线区不与所述导通孔重叠。

在再一个实施例中，一种形成集成电路(IC)封装的方法包括：形成具有导通孔的单体化集成电路管芯；将所述单体化集成电路管芯耦合到载体衬底；以及形成耦合到所述导通孔的重布线层(RDL)结构。所述重布线层结构包括：顶盖区，与所述导通孔的区域重叠；布线区，具有第一宽度；以及中间区，具有从与所述导通孔重叠的第一区域延伸到位于所述导通孔外部的第二区域的锥形区。所述中间区被配置成将所述顶盖区耦合到所述布线区。所述锥形区包括沿所述导通孔的所述周边边缘的第二宽度，且所述第二宽度大于所述第一宽度。

根据一些实施例，在所述的方法中，所述布线区不与所述导通孔重叠。根据一些实施例，在所述的方法中，所述中间区在距所述周边边缘一个预定距离以内的宽度大于所述第一宽度。根据一些实施例，所述的方法进一步包括：在所述载体衬底之上形成导电穿孔；形成模塑层，以包封所述单体化集成电路管芯及所述导电穿孔。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，其可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种集成电路封装，其特征在于，包括：

集成电路管芯，具有导通孔，其中所述导通孔具有周边边缘；以及布线结构，具有导电结构，所述导电结构耦合到所述导通孔且包括：

顶盖区，与所述导通孔的区域重叠；

布线区，具有第一宽度；以及

中间区，沿所述导通孔的所述周边边缘具有第二宽度，且被配置成将所述顶盖区耦合到所述布线区，所述第二宽度大于所述第一宽度。