[go: up one dir, main page]

CN108122586A - 存储器件、包括它的半导体系统和驱动半导体系统的方法 - Google Patents

存储器件、包括它的半导体系统和驱动半导体系统的方法 Download PDF

Info

Publication number
CN108122586A
CN108122586A CN201710945399.4A CN201710945399A CN108122586A CN 108122586 A CN108122586 A CN 108122586A CN 201710945399 A CN201710945399 A CN 201710945399A CN 108122586 A CN108122586 A CN 108122586A
Authority
CN
China
Prior art keywords
data
phenomenon
normal
block
sample
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710945399.4A
Other languages
English (en)
Inventor
权正贤
赵上球
李圣恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108122586A publication Critical patent/CN108122586A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种半导体器件，包括：至少一个正常块，适用于储存正常数据；至少一个样本块，适用于储存样本数据；现象分析块，适用于基于样本数据产生至少一个现象分析信号；以及控制块，适用于基于所述至少一个现象分析信号，控制读取正常数据时所需的参考数据的电平。

Description

存储器件、包括它的半导体系统和驱动半导体系统的方法
相关申请的交叉引用
本申请要求2016年11月30日提交的韩国专利申请10-2016-0161501的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例总体而言涉及半导体设计技术，更具体而言涉及半导体器件、包括半导体器件的半导体系统以及驱动半导体系统的方法。
背景技术
随着具有低功耗、高性能及多功能的电子设备变得越来越小，对能在这些电子设备(例如计算机、便携式通信设备等)中储存信息的半导体存储器件的需求日益增多。这样的半导体存储器件可以应用可变电阻元件，可变电阻元件根据施加给此元件的电压或电流在不同的阻值状态之间切换。半导体存储器件包括例如阻变随机存取存储器(RRAM)器件、相变随机存取存储器(PRAM)器件、铁电随机存取存储器(FRAM)器件、磁阻变随机存取存储器(MRAM)器件、电可编程熔丝(E-fuse)等。
发明内容
本发明的示例性实施例针对能够容易地分析和避免在储存区域或储存块中发生漂移现象或残留现象的半导体器件、包括半导体器件的半导体系统、以及驱动半导体系统的方法。
根据本发明的一个实施例，一种半导体器件可以包括：至少一个正常块，适用于储存正常数据；至少一个样本块，适用于储存样本数据；现象分析块，适用于基于样本数据产生至少一个现象分析信号；以及控制块，适用于基于所述至少一个现象分析信号，控制读取正常数据时所需的参考数据的电平。
样本数据可以具有与正常数据所具有的相同比例的两个或更多数据值。
控制块可以包括：参考数据发生单元，适用于产生多个数据，各个数据具有不同的电平；参考数据选择单元，适用于基于选择控制信号来选择所述多个数据中的一个作为参考数据；以及选择控制单元，适用于基于所述至少一个现象分析信号产生选择控制信号。
现象分析块可以包括：比较数据储存单元，适用于储存比较数据，所述比较数据具有与样本数据的预定数据模式相同的数据模式，所述样本数据具有与正常数据所具有的相同比例的两个或更多数据值；数据比较单元，适用于将比较数据与样本数据比较；以及比率计算单元，适用于基于数据比较单元的比较结果来产生所述至少一个现象分析信号，其中，所述至少一个现象分析信号包括与数据值的比率相对应的第一现象分析信号和第二现象分析信号。
半导体器件还可以包括：读取电路块，适用于基于参考数据读取正常数据中的至少一个或者读取样本数据。
样本块可以包括起始-间隔块。
样本块可以设置成与正常块相邻或者设置在正常块中。
根据本发明的一个实施例，一种半导体系统可以包括：半导体器件，适用于储存正常数据和样本数据，其中，样本数据表示正常数据的特性；以及控制器件，适用于基于样本数据分析正常数据中发生的现象，其中，现象包括漂移现象和残留现象。
样本数据可以具有与正常数据所具有的相同比例的两个或更多数据值。
所述半导体器件可以基于控制器件所产生的至少一个现象分析信号控制读取正常数据中的至少一个时所需的参考数据的电平，所述至少一个现象分析信号对应于现象分析的结果。
半导体器件可以包括：至少一个正常块，适用于储存正常数据；至少一个样本块，适用于储存样本数据；以及控制块，适用于基于所述至少一个现象分析信号控制参考数据的电平。
控制块可以包括：参考数据发生单元，适用于产生多个数据，各个数据具有不同的电平；参考数据选择单元，适用于基于选择控制信号选择所述多个数据中的一个作为参考数据；以及选择控制单元，适用于基于所述至少一个现象分析信号产生选择控制信号。
半导体器件还可以包括：读取电路块，适用于基于参考数据读取正常数据中的至少一个或者读取样本数据。
样本块可以包括起始-间隔块。
样本块可以设置成与正常块相邻或者设置在正常块中。
控制器件可以基于现象分析的结果，控制半导体器件的恢复操作或刷洗操作。
控制器件可以包括：现象分析块，适用于基于样本数据产生与现象相对应的第一现象分析信号和第二现象分析信号；恢复控制块，适用于基于第一现象分析信号控制恢复操作；以及刷洗控制块，适用于基于第二现象分析信号控制刷洗操作。
现象分析块可以包括：比较数据储存单元，适用于储存比较数据，所述比较数据具有与样本数据的预定数据模式相同的数据模式，所述样本数据具有与正常数据所具有的相同比例的两个或更多数据值；数据比较单元，适用于将比较数据与样本数据比较；以及比率计算单元，适用于基于数据比较单元的比较结果来产生与数据值的比率相对应的第一现象分析信号和第二现象分析信号。
控制器件可以经由耗损均衡操作将正常数据写入半导体器件中。
根据本发明的一个实施例，一种驱动半导体系统的方法可以包括：基于样本数据分析在至少一个正常数据中发生了漂移现象还是残留现象；基于分析的结果来控制参考数据；以及基于参考数据读取所述至少一个正常数据。
分析可以包括：基于样本数据的数据值的比率，分析在所述至少一个正常数据中发生了漂移现象还是残留现象。
控制参考数据可以包括：当分析的结果是发生了漂移现象时，提高参考数据的电压电平；以及当分析的结果是发生了残留现象时，降低参考数据的电压电平。
方法还可以包括：当分析的结果是发生漂移现象时，对储存有正常数据的正常数据块执行恢复操作；以及当分析的结果是发生残留现象时，对正常数据块执行刷洗操作。
针对每个正常读取操作、每个预定时段或考虑正常数据写入之后流逝的时间执行现象的分析和参考数据的控制。
附图说明
图1是例示根据本发明的一个实施例的半导体系统的框图。
图2是例示图1所示的半导体器件的框图。
图3是例示图2所示的控制块的框图。
图4是例示图1所示的控制器件的框图。
图5是例示图4所示的现象分析块的框图。
图6是例示图1所示的半导体系统的操作的流程图。
图7是例示图1所示的半导体系统的操作的流程图。
具体实施方式
在下文，将参照附图更详细地描述本发明的各个实施例。提供这些实施例，使得本公开将会充分且完整。在本公开文件中提及的所有“实施例”涉及本文公开的发明概念的实施例。列出的实施例仅仅是示例，并非意图限制本发明的范围。
此外，应当注意，本文使用的术语仅是出于描述实施例的目的，而并非意图限制本发明。在本文中，单数形式也理解为包括复数形式，除非上下文另外清楚地指示出来。还应当理解，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时表明存在所述的特征，而不排除存在或增加一个或更多其它未说明的特征。在本文中，术语“和/或”表示所列的相关项目中的一个或更多项目的任意组合和全部组合。还应当注意，在本说明书中，“连接/耦接”是指一个部件不仅可直接耦接另一个部件，而且还可经由中间部件间接耦接另一个部件。
还应当理解，尽管在本文中术语“第一”、“第二”、“第三”等可以用来描述各个元件，但是这些元件不受这些术语的限制。这些术语用来区分一个元件与另一个元件。因此，在不脱离本发明的主旨和范围的情况下，下文描述的第一元件还能被称作第二元件或第三元件。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征，会放大比例。
图1是例示根据本发明的一个实施例的半导体系统的框图。
参见图1，半导体系统可以包括半导体器件100和控制器件200。
半导体器件100可以储存正常数据N_DATA和样本数据S_DATA。半导体器件100可以基于从控制器件200产生的地址信号ADD和命令信号CMD，将正常数据N_DATA或样本数据S_DATA作为输出数据OUT_DATA提供给控制器件200。
正常数据N_DATA可以对应于从控制器件200提供的写入数据(未示出)。每个正常数据N_DATA可以具有两个或更多数据值中的一个。例如，正常数据N_DATA可以具有与逻辑高电平相对应的数据值“1”或者具有与逻辑低电平相对应的数据值“0”。正常数据N_DATA可能会具有因漂移现象或残留现象而无意中改变的数据值。下文将描述漂移现象和残留现象。
样本数据S_DATA可以表示正常数据N_DATA的特征。例如，与正常数据N_DATA类似，样本数据S_DATA也可以具有因漂移现象或残留现象而无意中改变的数据值。样本数据S_DATA可以具有与正常数据N_DATA所具有的相同比例的两个或更多数据值。例如，样本数据S_DATA可以具有与数据值“0”的数量相同数量的数据值“1”。可以采用预定数据模式来写入样本数据S_DATA。例如，可以采用数据值“1”与数据值“0”重复的模式，即“1010…”的数据模式，来写入样本数据S_DATA。
半导体器件100可以基于命令信号CMD产生在读取正常数据N_DATA时所需的参考数据VREF以及调整参考数据VREF的电平，这将在下文中参照图2和图3详细描述。
半导体器件100可以基于地址信号ADD和命令信号CMD执行恢复操作或刷洗操作。恢复操作可以包括通过向数据值因漂移现象而改变的储存单元施加恢复脉冲来恢复到有效数据值的一系列过程。刷洗(scrubbing)操作可以包括从数据值因残留现象而改变的储存单元读取数据、经由纠错码(ECC，error correction code)操作纠正读取的数据以及在储存单元中重写入纠正的数据的一系列过程。由于本领域技术人员都周知恢复操作和刷洗操作，因此将省略其详细描述。
控制器件200可以基于与样本数据S_DATA相对应的输出数据OUT_DATA来分析正常数据N_DATA中发生的现象。例如，当样本数据S_DATA之中数据值“0”的数量大于数据值“1”的数量时，控制器件200可以确定正常数据N_DATA中发生了漂移现象，而当样本数据S_DATA之中数据值“1”的数量大于数据值“0”的数量时，控制器件200可以确定正常数据N_DATA中发生了残留现象。
控制器件200可以通过提供与半导体器件100的分析结果相对应的地址信号ADD和命令信号CMD，来控制半导体器件100执行恢复操作和刷洗操作中的一者并调整参考数据VREF的电平。控制器件200可以根据分析结果，来控制半导体器件100执行恢复操作和刷洗操作中的一者或者调整参考数据VREF的电平。
控制器件200可以在向半导体器件100提供写入数据时执行耗损均衡操作。例如，控制器件200可以执行起始-间隔耗损均衡操作。由于本领域技术人员周知起始-间隔耗损均衡操作，因此将省略其详细描述。
图2是例示图1所示的半导体器件100的框图。
应当理解，在图2中省略了与恢复操作相关的结构、与残留操作相关的结构以及与耗损均衡操作相关的结构。由于本领域技术人员周知恢复操作、残留操作以及耗损均衡操作，因此省略对它们的结构的描述。
参见图2，半导体器件100可以包括地址解码器110、行解码器120、列解码器130、储存单元阵列140、命令解码器150、控制块160、读取电路块170以及数据输出块180。
地址解码器110可以基于地址信号ADD产生行地址信号X_ADD和列地址信号Y_ADD。
行解码器120可以基于行地址信号X_ADD选择储存单元阵列140中所包括的多个行线(未示出)中的至少一个。
列解码器130可以基于列地址信号Y_ADD选择储存单元阵列140中所包括的多个列线(未示出)中的至少一个。
储存单元阵列140可以包括与行线和列线耦接的多个储存区域。每个储存区域可以包括正常块NM和样本块SM。
正常块NM可以包括耦接到两个或更多行线与两个或更多列线之间的交叉点的多个正常储存单元(未示出)。正常储存单元可以储存正常数据N_DATA。例如，每个正常储存单元可以包括相变储存单元。相变储存单元可以基于相变材料的电阻状态/度来储存数据。相变储存单元可以具有在数据写入之后电阻状态改变的特性。例如，储存单元从低电阻状态改变为高电阻状态的现象可以称为漂移现象，储存单元从高电阻状态改变为低电阻状态的现象可以称为残留现象。
样本块SM可以设置在正常块NM的一侧或正常块NM中。样本块SM可以包括耦接到一个或更多行线与两个或更多列线之间的交叉点的多个样本储存单元(未示出)。例如，每个样本储存单元可以包括相变储存单元。样本储存单元可以表示正常储存单元的特性。即，漂移现象或残留现象可以在每个样本储存单元中发生。
样本块SM可以包括起始-间隔耗损均衡操作所需的间隔块。例如，间隔块可以作为额外线块而包括在正常块中。间隔块可以用作样本块SM。
命令解码器150可以基于命令信号CMD，产生与下文将描述的与第一现象分析信号RCV_EN或第二现象分析信号SCRUB_EN相对应的控制信号CTRL_EN以及在读取操作期间激活的读取控制信号RD_EN。
控制块160可以基于控制信号CTRL_EN产生参考数据VREF并且控制参考数据VREF的电平。例如，控制块160可以基于具有默认值的控制信号CTRL_EN来产生具有事先设置的第一电平的参考数据VREF。控制块160可以基于与第一现象分析信号RCV_EN相对应的控制信号CTRL_EN，产生具有比第一电平高的第二电平的参考数据VREF。控制块160可以基于与第二现象分析信号SCRUB_EN相对应的控制信号CTRL_EN，产生具有比第一电平低的第三电平的参考数据VREF。控制信号CTRL_EN可以是多比特位信号。
读取电路块170可以基于读取控制信号RD_EN而被使能，并基于参考数据VREF读取正常数据N_DATA或样本数据S_DATA。例如，读取电路块170可以比较正常数据N_DATA与参考数据VREF并产生与比较结果相对应的读取数据RD_DATA。此外，读取电路块170可以比较样本数据S_DATA与参考数据VREF并产生与比较结果相对应的读取数据RD_DATA。
数据输出块180可以将读取数据RD_DATA作为输出数据OUT_DATA输出到控制器件200。
图3是例示图2所示的控制块160的框图。
参见图3,控制块160可以包括参考数据发生单元161、参考数据选择单元163以及选择控制单元165。
参考数据发生单元161可以产生第一至第三数据VREF1、VREF2和VREF3。第一至第三数据VREF1、VREF2和VREF3可以具有不同的电平。例如，第一数据VREF1可以具有与第一电平相对应的第一电压电平作为第一参考电压，第二数据VREF2可以具有与第二电平相对应的第二电压电平作为第二参考电压，第三数据VREF3可以具有与第三电平相对应的第三电压电平作为第三参考电压。
参考数据选择单元163可以基于选择控制信号SEL选择第一数据VREF1、第二数据VREF2和第三数据VREF3中的一个作为参考数据VREF。
选择控制单元165可以基于控制信号CTRL_EN产生选择控制信号SEL。例如，选择控制单元165可以包括模式寄存器。
图4是例示图1所示的控制器件200的框图。
参见图4，控制器件200可以包括数据输入块210、现象分析块220、恢复控制块230、刷洗控制块240、耗损均衡控制块250以及调度器260。
数据输入块210可以基于从半导体器件100提供的输出数据OUT_DATA来产生输入数据IN_DATA。
现象分析块220可以基于与样本数据S_DATA相对应的输入数据IN_DATA，产生与漂移现象相对应的第一现象分析信号RCV_EN和与残留现象相对应的第二现象分析信号SCRUB_EN。
恢复控制块230可以基于第一现象分析信号RCV_EN，产生与恢复操作相对应的第一地址信号P_ADD1和第一命令信号CMD1。
刷洗控制块240可以基于第二现象分析信号SCRUB_EN，产生与刷洗操作相对应的第二地址信号P_ADD2和第二命令信号CMD2。
耗损均衡控制块250可以基于外部地址信号L_ADD产生第三地址信号P_ADD3。外部地址信号L_ADD可以包括逻辑地址信号，第三地址信号P_ADD3可以包括物理地址信号。例如，耗损均衡控制块250可以执行起始-间隔耗损均衡操作。由于当执行包括起始-间隔耗损均衡操作的耗损均衡操作时，每个储存区域中所包括的储存单元被写入的次数是同等可控的，因此可以在储存单元中产生能够具有相同特性的环境。
调度器260可以输出第一地址信号P_ADD1、第二地址信号P_ADD2和第三地址信号P_ADD3中的一个作为地址信号ADD，以及输出第一命令信号CMD1和第二命令信号CMD2中的一个作为命令信号CMD。
图5是例示图4所示的现象分析块220的框图。
参见图5，现象分析块220可以包括输入数据对准单元221、比较数据储存单元223、数据比较单元225以及比率计算单元227。
输入数据对准单元221可以将与样本数据S_DATA相对应的输入数据IN_DATA对准。
比较数据储存单元223可以储存具有预定数据模式的比较数据R_DATA。例如，比较数据R_DATA可以具有“1010…”的数据模式且以一对一的方式与样本数据S_DATA相对应。
数据比较单元225可以将从输入数据对准单元221输出的目标数据T_DATA分别与比较数据R_DATA比较，并产生与比较结果相对应的比较信号COMP。例如，数据比较单元225可以比较目标数据T_DATA的各个数据值与比较数据R_DATA的各个数据值是相同还是不同。
比率计算单元227可以基于比较信号COMP计算样本数据S_DATA的数据值的比率，并产生与计算结果相对应的第一现象分析信号RCV_EN和第二现象分析信号SCRUB_EN。例如，比率计算单元227可以对目标数据T_DATA之中的奇数编号的目标数据和比较数据R_DATA之中的奇数编号的比较数据的相同数据值的数量进行计数，并且对目标数据T_DATA之中的偶数编号的目标数据和比较数据R_DATA之中的偶数编号的比较数据的相同数据值的数量进行计数，由此计算样本数据S_DATA的数据值的比率。当样本数据S_DATA的数据值之中的数据值“0”的比率高时，比率计算单元227可以激活第一现象分析信号RCV_EN。当样本数据S_DATA的数据值之中的数据值“1”的比率高时，比率计算单元227可以激活第二现象分析信号SCRUB_EN。当样本数据S_DATA的数据值之中的数据值“0”的比率与样本数据S_DATA的数据值之中的数据值“1”的比率相同时，比率计算单元227可以将第一现象分析信号RCV_EN和第二现象分析信号SCRUB_EN都激活。
在下文中，将描述根据本发明的一个实施例的具有前述结构的半导体系统的操作。
本发明的一个实施例可以针对半导体系统的操作方法，所述半导体系统能够抑制或忽略正常数据N_DATA的数据值因漂移现象或残留现象而改变的特性。
半导体系统的操作方法可以根据各种设置条件来实施。例如，可以针对每个预定时段，在正常读取模式期间，在诸如待机模式的预定模式期间，或者考虑到正常数据N_DATA写入之后流逝的时间，执行操作方法。在下文，将代表性地描述操作方法的两个示例。以半导体器件100中所包括的每个样本块SM中已经写入具有相同比率的两个或更多数据值的样本数据S_DATA为例。
参见图6，通过以针对每个预定时段执行半导体系统的操作方法的情况为例，来展开下文的描述。
图6是例示半导体系统的操作方法的流程图。
参见图6，半导体器件100可以基于控制器件200的控制而顺序地选择储存单元阵列140中所包括的多个储存区域。
在步骤S100中，当从多个储存区域中选择一个储存区域时，在步骤S102中，半导体器件100可以从选中的储存区域中所包括的样本块SM将与样本数据S_DATA相对应的输出数据OUT_DATA提供给控制器件200。例如，读取电路块170可以基于参考数据VREF产生与样本数据S_DATA相对应的读取数据RD_DATA。样本数据S_DATA可以按照与被写入时相同的顺序来被读取，参考数据VREF可以具有被设置为默认值的第一电平。数据输出块180可以将读取数据RD_DATA作为输出数据OUT_DATA提供给控制器件200。
控制器件200可以基于输出数据OUT_DATA来间接分析储存单元阵列140的选中的储存区域中所包括的正常块NM的特性。例如，控制器件200可以基于输出数据OUT_DATA的数据值的比率，来分析正常块NM是具有与漂移现象相关的特性还是具有与残留现象相关的特性。当数据输入块210产生与输出数据OUT_DATA相对应的输入数据IN_DATA时，现象分析块220可以基于输入数据IN_DATA分析在正常块NM中发生的是漂移现象和残留现象之中的哪种现象。例如，在步骤S104中，现象分析块220可以通过对输入数据IN_DATA所具有的数据值“0”的数量和数据值“1”的数量进行计数来分析现象。
在步骤S106中，当确定数据值“0”的数量与数据值“1”的数量相同时，控制器件200可以通过进行到步骤S100来选择下一个储存区域。
与此不同，在步骤S108中，当确定数据值“0”的数量大于数据值“1”的数量时，控制器件200可以确定正常块NM中发生了漂移现象。在步骤S110中，半导体器件100可以在控制器件200的控制下对正常块NM执行恢复操作。当半导体器件100执行恢复操作时，正常数据N_DATA的数据值因漂移现象而改变的特性可以被再训练。
在步骤S112中，当确定数据值“1”的数量大于数据值“0”的数量时，控制器件200可以确定正常块NM中发生了残留现象。在步骤S114中，半导体器件100可以在控制器件200的控制下对正常块NM执行刷洗操作。当半导体器件100执行刷洗操作时，正常数据N_DATA的数据值因残留现象而改变的特性可以被再训练。
可以对储存单元阵列140的储存区域之中的其它储存区域顺序地执行前述过程S100至S114。
参见图7，通过以针对每个正常读取模式执行半导体系统的操作方法的情况为例，来展开下面的描述。
图7是例示半导体系统的操作方法的流程图。
参见图7，在步骤S200中，当半导体系统进入正常读取模式时，半导体器件100可以基于控制器件200的控制来选择储存单元阵列140中所包括的多个储存区域之中的读取目标储存区域。
在步骤S202中，半导体器件100可以从储存单元阵列140的读取目标储存区域中所包括的样本块SM向控制器件200提供与样本数据S_DATA相对应的输出数据OUT_DATA。例如，读取电路块170可以基于参考数据VREF产生与样本数据S_DATA相对应的读取数据RD_DATA。样本数据S_DATA可以按照与被写入时相同的顺序来被读取，参考数据VREF可以具有被设置为默认值的第一电平。数据输出块180可以将读取数据RD_DATA作为输出数据OUT_DATA提供给控制器件200。
控制器件200可以基于输出数据OUT_DATA，分析储存单元阵列140的读取目标储存区域中所包括的正常块NM的特性。例如，控制器件200可以基于输出数据OUT_DATA的数据值的比率，分析正常块NM是具有与漂移现象相关的特性还是具有与残留现象相关的特性。当数据输入块210产生与输出数据OUT_DATA相对应的输入数据IN_DATA时，现象分析块220可以基于输入数据IN_DATA分析在正常块NM中发生的是漂移现象和残留现象之中的哪种现象。例如，在步骤S204中，现象分析块220可以通过对输入数据IN_DATA所具有的数据值“0”的数量和数据值“1”的数量进行计数来分析现象。
当在步骤S206中确定数据值“0”的数量与数据值“1”的数量相同时，在步骤S208中，半导体器件100可以基于具有第一电平的参考数据VREF来从正常块NM读取正常数据N_DATA中的至少一个并且向控制器件200输出与读取的正常数据相对应的输出数据OUT_DATA。
当在步骤S210中确定数据值“0”的数量大于数据值“1”的数量时，控制器件200可以确定正常块NM中发生了漂移现象。在步骤S212中，半导体器件100可以在控制器件200的控制下产生具有比第一电平高的第二电平的参考数据VREF。即，在步骤S212中，半导体器件100可以提高参考数据VREF的电平。随后，在步骤S214中，半导体器件100可以基于具有第二电平的参考数据VREF来从正常块NM读取正常数据N_DATA中的至少一个，并且向控制器件200输出与读取的正常数据相对应的输出数据OUT_DATA。半导体器件100可以通过提高或增加参考数据VREF的电平来读取正常数据，由此忽略正常数据N_DATA的数据值因漂移现象而改变的特性。随后，在步骤S216中，半导体器件100可以在控制器件200的控制下对正常块NM执行恢复操作。然而，如果通过提高或增加参考数据VREF的电平，在步骤S214的读取正常数据的过程中可以持续地忽略漂移现象，则没有必要执行恢复操作。
当在步骤S218中，确定数据值“1”的数量大于数据值“0”的数量时，控制器件200可以确定在正常块NM中发生了残留现象。在步骤S220中，半导体器件100可以在控制器件200的控制下产生具有比第一电平低的第三电平的参考数据VREF。即，在步骤S220中，半导体器件100可以降低参考数据VREF的电平。随后，在步骤S222中，半导体器件100可以基于具有第三电平的参考数据VREF来从正常块NM读取正常数据N_DATA中的至少一个并且向控制器件200输出与读取的正常数据相对应的输出数据OUT_DATA。半导体器件100可以通过减小或降低参考数据VREF的电平来读取正常数据，由此忽略正常数据N_DATA的数据值因残留现象而改变的特性。随后，在步骤S224中，半导体器件100可以在控制器件200的控制下对正常块NM执行刷洗操作。然而，如果通过减小或降低参考数据VREF的电平，在步骤S222的读取正常数据的过程中可以持续地忽略残留现象，则没有必要执行刷洗操作。
根据本发明的实施例，有益的方面在于，基于样本数据可以容易地分析漂移现象或残留现象。
根据本发明的实施例，当发生在储存区域或块中的漂移现象或残留现象容易分析和避免时，可以改善半导体系统的操作可靠性。
例如，尽管在本发明的实施例中描述了在控制器件中包括现象分析块，但是本发明概念不限于此，且半导体器件可以包括现象分析块。
尽管参照具体的实施例描述了本发明，但是实施例并非意图是限制性的，而是描述性的。另外，注意，在不脱离所附权利要求所限定的本发明的主旨和/或范围的情况下，本领域技术人员可以经由替换、改变和修改，而以各种方式来实现本发明。

Claims (24)

1.一种半导体器件，包括：
至少一个正常块，适用于储存正常数据；
至少一个样本块，适用于储存样本数据；
现象分析块，适用于基于样本数据产生至少一个现象分析信号；以及
控制块，适用于基于所述至少一个现象分析信号，控制读取正常数据时所需的参考数据的电平。
2.根据权利要求1所述的半导体器件，其中，样本数据具有与正常数据所具有的相同比例的两个或更多数据值。
3.根据权利要求1所述的半导体器件，其中，控制块包括：
参考数据发生单元，适用于产生多个数据，各个数据具有不同的电平；
参考数据选择单元，适用于基于选择控制信号来选择所述多个数据中的一个作为参考数据；以及
选择控制单元，适用于基于所述至少一个现象分析信号产生选择控制信号。
4.根据权利要求1所述的半导体器件，其中，现象分析块包括：
比较数据储存单元，适用于储存比较数据，所述比较数据具有与样本数据的预定数据模式相同的数据模式，所述样本数据具有与正常数据所具有的相同比例的两个或更多数据值；
数据比较单元，适用于将比较数据与样本数据比较；以及
比率计算单元，适用于基于数据比较单元的比较结果来产生所述至少一个现象分析信号，其中，所述至少一个现象分析信号包括与数据值的比率相对应的第一现象分析信号和第二现象分析信号。
5.根据权利要求1所述的半导体器件，还包括：
读取电路块，适用于基于参考数据读取正常数据中的至少一个或者读取样本数据。
6.根据权利要求1所述的半导体器件，其中，样本块包括起始-间隔块。
7.根据权利要求1所述的半导体器件，其中，样本块设置成与正常块相邻或者设置在正常块中。
8.一种半导体系统，包括：
半导体器件，适用于储存正常数据和样本数据，其中，样本数据表示正常数据的特性；以及
控制器件，适用于基于样本数据分析正常数据中发生的现象，其中，现象包括漂移现象和残留现象。
9.根据权利要求8所述的半导体系统，其中，样本数据具有与正常数据所具有的相同比例的两个或更多数据值。
10.根据权利要求8所述的半导体系统，其中，所述半导体器件基于控制器件所产生的至少一个现象分析信号来控制读取正常数据中的至少一个时所需的参考数据的电平，所述至少一个现象分析信号对应于现象分析的结果。
11.根据权利要求10所述的半导体系统，其中，所述半导体器件包括：
至少一个正常块，适用于储存正常数据；
至少一个样本块，适用于储存样本数据；以及
控制块，适用于基于所述至少一个现象分析信号控制参考数据的电平。
12.根据权利要求11所述的半导体系统，其中，控制块包括：
参考数据发生单元，适用于产生多个数据，各个数据具有不同的电平；
参考数据选择单元，适用于基于选择控制信号选择所述多个数据中的一个作为参考数据；以及
选择控制单元，适用于基于所述至少一个现象分析信号产生选择控制信号。
13.根据权利要求11所述的半导体系统，其中，所述半导体器件还包括：
读取电路块，适用于基于参考数据读取正常数据中的至少一个或者读取样本数据。
14.根据权利要求11所述的半导体系统，其中，样本块包括起始-间隔块。
15.根据权利要求11所述的半导体系统，其中，样本块设置成与正常块相邻或者设置在正常块中。
16.根据权利要求8所述的半导体系统，其中，控制器件基于分析现象的结果，控制半导体器件的恢复操作或刷洗操作。
17.根据权利要求16所述的半导体系统，其中，所述控制器件包括：
现象分析块，适用于基于样本数据产生与现象相对应的第一现象分析信号和第二现象分析信号；
恢复控制块，适用于基于第一现象分析信号控制恢复操作；以及
刷洗控制块，适用于基于第二现象分析信号控制刷洗操作。
18.根据权利要求17所述的半导体系统，其中，现象分析块包括：
比较数据储存单元，适用于储存比较数据，所述比较数据具有与样本数据的预定数据模式相同的数据模式，所述样本数据具有与正常数据所具有的相同比例的两个或更多数据值；
数据比较单元，适用于将比较数据与样本数据比较；以及
比率计算单元，适用于基于数据比较单元的比较结果来产生与数据值的比率相对应的第一现象分析信号和第二现象分析信号。
19.据权利要求8所述的半导体系统，其中，控制器件经由耗损均衡操作将正常数据写入半导体器件中。
20.一种驱动半导体系统的方法，包括：
基于样本数据分析在至少一个正常数据中发生了漂移现象还是残留现象；
基于分析的结果来控制参考数据；以及
基于参考数据读取所述至少一个正常数据。
21.根据权利要求20所述的方法，其中，分析包括：基于样本数据的数据值的比率，分析在所述至少一个正常数据中发生了漂移现象还是残留现象。
22.根据权利要求20所述的方法，其中，控制参考数据包括：
当分析的结果是发生了漂移现象时，提高参考数据的电压电平；以及
当分析的结果是发生了残留现象时，降低参考数据的电压电平。
23.根据权利要求20所述的方法，还包括：
当分析的结果是发生了漂移现象时，对储存有正常数据的正常数据块执行恢复操作；以及
当分析的结果是发生了残留现象时，对正常数据块执行刷洗操作。
24.根据权利要求20所述的方法，其中，针对每个正常读取操作、针对每个预定时段或考虑正常数据写入之后流逝的时间执行现象的分析和参考数据的控制。
CN201710945399.4A 2016-11-30 2017-10-12 存储器件、包括它的半导体系统和驱动半导体系统的方法 Pending CN108122586A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160161501A KR20180062513A (ko) 2016-11-30 2016-11-30 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동 방법
KR10-2016-0161501 2016-11-30

Publications (1)

Publication Number Publication Date
CN108122586A true CN108122586A (zh) 2018-06-05

Family

ID=62192773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710945399.4A Pending CN108122586A (zh) 2016-11-30 2017-10-12 存储器件、包括它的半导体系统和驱动半导体系统的方法

Country Status (3)

Country Link
US (1) US20180150248A1 (zh)
KR (1) KR20180062513A (zh)
CN (1) CN108122586A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10735031B2 (en) * 2018-09-20 2020-08-04 Western Digital Technologies, Inc. Content aware decoding method and system
US10862512B2 (en) 2018-09-20 2020-12-08 Western Digital Technologies, Inc. Data driven ICAD graph generation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080291722A1 (en) * 2007-05-25 2008-11-27 Macronix International Co., Ltd. Charge trapping memory and accessing method thereof
US7505338B2 (en) * 2007-01-31 2009-03-17 Samsung Electronics Co., Ltd. Memory systems and memory cards that use a bad block due to a programming failure therein in single level cell mode and methods of operating the same
US20100103726A1 (en) * 2006-04-06 2010-04-29 Samsung Electronics Co., Ltd. Phase change memory devices and systems, and related programming methods
CN102483955A (zh) * 2009-08-25 2012-05-30 美光科技公司 用于处理存储器装置中的阈值电压改变的方法、装置及系统
CN103208309A (zh) * 2006-05-12 2013-07-17 苹果公司 存储设备中的失真估计和消除
CN106024063A (zh) * 2016-07-19 2016-10-12 北京兆易创新科技股份有限公司 一种非易失性存储器的数据读取装置及方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100103726A1 (en) * 2006-04-06 2010-04-29 Samsung Electronics Co., Ltd. Phase change memory devices and systems, and related programming methods
CN103208309A (zh) * 2006-05-12 2013-07-17 苹果公司 存储设备中的失真估计和消除
US7505338B2 (en) * 2007-01-31 2009-03-17 Samsung Electronics Co., Ltd. Memory systems and memory cards that use a bad block due to a programming failure therein in single level cell mode and methods of operating the same
US20080291722A1 (en) * 2007-05-25 2008-11-27 Macronix International Co., Ltd. Charge trapping memory and accessing method thereof
CN102483955A (zh) * 2009-08-25 2012-05-30 美光科技公司 用于处理存储器装置中的阈值电压改变的方法、装置及系统
CN106024063A (zh) * 2016-07-19 2016-10-12 北京兆易创新科技股份有限公司 一种非易失性存储器的数据读取装置及方法

Also Published As

Publication number Publication date
US20180150248A1 (en) 2018-05-31
KR20180062513A (ko) 2018-06-11

Similar Documents

Publication Publication Date Title
JP5204868B2 (ja) 半導体記憶装置
CN105304114B (zh) 存储装置和操作存储系统的方法
JP5204825B2 (ja) 半導体記憶装置
US8510633B2 (en) Semiconductor storage device and method of operating the same
CN105280221B (zh) 电阻型存储器装置及其操作方法
US9659645B2 (en) Resistive memory device and method of writing data
CN109872751B (zh) 存储器装置及其操作方法
US20160132388A1 (en) Semiconductor memory device and ecc method thereof
JP4901930B2 (ja) 不揮発性半導体記憶装置とその製造方法
US9881671B2 (en) Resistive memory device, resistive memory system, and method of operating the resistive memory system
CN110164496B (zh) 半导体存储器元件及其读取方法
KR20160101541A (ko) 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
KR102497214B1 (ko) 저항성 메모리 장치의 열화 보상 방법 및 시스템
US20180130526A1 (en) Method for refreshing memory cells and memory system
US10204037B2 (en) Memory device, memory controller and operation method thereof
JP6765331B2 (ja) メモリシステム
JP6457792B2 (ja) 半導体記憶装置
CN111198657B (zh) 存储器控制器、操作存储器控制器的方法和存储器系统
JP6202576B2 (ja) 不揮発性記憶装置およびその制御方法
US20180322940A1 (en) Memory system and operation method of the same
CN108615539B (zh) 用于编程可编程电阻性存储元件的方法与设备
CN108122586A (zh) 存储器件、包括它的半导体系统和驱动半导体系统的方法
CN102543171B (zh) 一种具有冗余电路的相变存储器及其实现冗余的方法
CN114762045A (zh) 用于存取存储器单元的方法及系统
CN105378849B (zh) 非易失性半导体存储装置及其改写方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180605