CN108074601A - 具有输入电路的存储器装置以及存储器装置的操作方法 - Google Patents

Abstract

本发明提出一种存储器装置的输入电路。存储器装置的输入电路包括输入接收器用于接收输入信号、时钟接收器用于接收时钟信号、数据锁存器、输入信号延迟路径耦合到输入接收器并且经配置以向数据锁存器提供延迟内部输入信号、第一时钟信号延迟路径耦合到时钟接收器并且经配置以提供第一延迟内部时钟信号、第二时钟信号延迟路径耦合到输入接收器并且经配置以提供第二延迟内部时钟信号，以及多工器经耦合以回应于测试模式控制信号而接收和选择第一延迟内部时钟信号和第二延迟内部时钟信号中的一个并且向数据锁存器提供选定信号。

Description

具有输入电路的存储器装置以及存储器装置的操作方法

技术领域

本发明涉及一种存储器装置，尤其涉及一种具有输入电路的存储器装置以及存储器装置的操作方法。

背景技术

存储器装置包括在电脑或用于存储数据的其它电子装置中。通常，在存储器装置的输入电路中缓存待存储在存储器装置中的数据。为了使输入电路恰当地捕获数据，输入电路中的信号必须满足输入设定和保存时间需求。然而，在数据传输速度变得更快时，变得更难以满足输入设定和保存时间需求。

发明内容

本发明提供一种存储器系统、存储器装置的输入电路及其操作方法。

根据本发明的实施例，存储器装置的输入电路包括：输入接收器，用于接收输入信号；时钟接收器，用于接收时钟信号；数据锁存器；输入信号延迟路径，其耦合到所述输入接收器并且经配置以向所述数据锁存器提供延迟内部输入信号；第一时钟信号延迟路径，其耦合到所述时钟接收器并且经配置以提供第一延迟内部时钟信号；第二时钟信号延迟路径，其耦合到所述输入接收器并且经配置以提供第二延迟内部时钟信号；以及多工器，其经耦合以回应于测试模式控制信号而接收和选择所述第一延迟内部时钟信号和所述第二延迟内部时钟信号中的一个并且向所述数据锁存器提供所述选定信号。

根据本发明的另一实施例，存储器系统包括测试控制器和存储器装置，所述存储器装置在测试操作期间耦合到所述测试控制器。存储器装置包括输入电路、测试模式产生器和存储器单元阵列。输入电路包括：输入接收器，用于从所述测试控制器接收输入信号；时钟接收器，用于从所述测试控制器接收时钟信号；数据锁存器；输入信号延迟路径，其耦合到所述输入接收器并且经配置以将输入延迟时间和微调时间引入到所述输入信号以向所述数据锁存器提供延迟内部输入信号；第一时钟信号延迟路径，其耦合到所述时钟接收器并且经配置以将时钟延迟时间引入到所述时钟信号以提供第一延迟内部时钟信号；第二时钟信号延迟路径，其耦合到所述输入接收器并且经配置以将所述时钟延迟时间和评估时间引入到所述输入信号以提供第二延迟内部时钟信号；以及多工器，其经耦合以回应于由所述测试模式产生器产生的测试模式控制信号而接收和选择所述第一延迟内部时钟信号和所述第二延迟内部时钟信号中的一个以提供到所述数据锁存器。

根据本发明的再另一个实施例，提供一种用于操作存储器装置的方法。存储器装置包括输入电路和存储器单元阵列。输入电路包括：输入接收器，用于接收输入信号；时钟接收器，用于接收时钟信号；数据锁存器；输入信号延迟路径，其耦合到所述输入接收器并且经配置以将输入延迟时间和微调时间引入到所述输入信号以向所述数据锁存器提供延迟内部输入信号；第一时钟信号延迟路径，其耦合到所述时钟接收器并且经配置以将时钟延迟时间引入到所述时钟信号以提供第一延迟内部时钟信号；第二时钟信号延迟路径，其耦合到所述输入接收器并且经配置以将所述时钟延迟时间和评估时间引入到所述输入信号以提供第二延迟内部时钟信号；以及多工器，其经耦合以回应于测试模式控制信号而接收和选择所述第一延迟内部时钟信号和所述第二延迟内部时钟信号中的一个以提供到所述数据锁存器。所述方法包括启用测试模式以控制所述多工器来选择所述第二延迟内部时钟信号。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1说明包括存储器装置的存储器系统。

图2说明在图1的存储器装置的正常操作期间的不同信号的时序图。

图3说明图1的存储器装置的测试操作的过程的流程图。

图4说明在图1的存储器装置中的微调电路的结构。

图5说明根据所说明实施例的包括存储器装置的存储器系统。

图6说明根据所说明实施例的在图5的存储器装置的测试操作期间的不同信号的时序图。

图7说明根据本发明的实施例的在图5的存储器装置中的评估电路的结构。

图8说明根据本发明的实施例的图5的存储器装置的芯片级测试操作的过程的流程图。

图9说明根据本发明的另一实施例的在图5的存储器装置中的评估电路的结构。

附图标记说明

100、500：存储器系统

110、510：控制器

110a、510a：存储器控制器

110b、510b：测试控制器

120、520：存储器装置

130、530：输入电路

131、531：输入接收器

132、532：内部输入延迟电路

133、533：微调电路

134、534：输入驱动器

135、535：时钟接收器

136：内部时钟延迟电路

137、541：时钟驱动器

138、542：数据锁存器

139、543：输入信号延迟路径

140：时钟信号延迟路径

150、550：存储器单元阵列

160、560：测试模式产生器

300、800：过程

410、710：延迟单元

536：第一内部时钟延迟电路

537：第二内部时钟延迟电路

538、900：评估电路

539：多工器

540：反相器

544：第一时钟信号延迟路径

545：第二时钟信号延迟路径

920：自动脉冲产生器

CLK：时钟信号

CLK_F、CLK_F1、CLK_F2：内部时钟信号

eval code：评估代码

IN：输入信号

IN_F：内部输入信号

IN_O：信号

t_in：输入延迟时间

t_clk：时钟延迟时间

t_trim：微调时间

t_eval：评估时间

tIS：设定时间

tlH：保持时间

tmsetshold：测试模式控制信号

具体实施方式

现将详细参考本发明的实施例，在附图中说明所述实施例的实例。在可能的情况下，将在整个附图中使用相同参考标号来指代相同或相似部分。

图1说明存储器系统100。存储器系统100包括控制器110和耦合到控制器110的存储器装置120。存储器装置120包括输入电路130、存储器单元阵列150和测试模式产生器160。输入电路130包括输入接收器131(在图1中表示为“INPUT RCV”)、内部输入延迟电路132、微调电路133(在图1中表示为“tIS/tlH trim”)、输入驱动器134、时钟接收器135(在图1中表示为“CLK RCV”)、内部时钟延迟电路136、时钟驱动器137和数据锁存器138(在图1中表示为“F/F”)，所述数据锁存器138经耦合以接收输入驱动器134和时钟驱动器137的输出。

控制器110可以是在存储器装置120的正常操作期间耦合到存储器装置120的存储器控制器110a。或者，控制器110可以是在存储器装置120的测试操作期间耦合到存储器装置120的测试控制器110b。在正常操作期间，存储器控制器110a将输入信号IN和时钟信号CLK输出到存储器装置120，以指示存储器装置120执行标准存储器操作，例如，编程操作、读取操作和擦除操作。在测试操作期间，测试控制器110b将输入信号IN和时钟信号CLK输出到存储器装置120的输入电路130，并且将控制信号输出到存储器装置120的测试模式产生器160。回应于控制信号，测试模式产生器160将微调代码输出到存储器装置120的输入电路130以确定和编程t_trim值。将在下文中更详细地解释测试操作。在以下描述中，除非另外规定，否则术语“控制器110”表示存储器控制器110a和测试控制器110b中的任一者。

在存储器装置120中，输入电路130经耦合以从控制器110接收输入信号IN和时钟信号CLK并且经配置以将输入信号IN携载的输入数据传递到存储器单元阵列150。

在输入电路130中，输入接收器131耦合到控制器110以接收输入信号IN并且经配置以将输入信号IN的电压电平调整至适合于存储器单元阵列150的操作。内部输入延迟电路132耦合到输入接收器131并且经配置以将输入延迟时间t_in引入到具有调整后的电压电平的输入信号IN。微调电路133耦合到内部输入延迟电路132并且经配置以将微调时间t_trim引入到输入信号IN。在测试操作期间，微调电路133还耦合到测试模式产生器160，所述测试模式产生器160耦合到测试控制器110b以接收微调代码来配置微调时间t_trim。内部输入延迟电路132和微调电路133构成输入信号延迟路径139，所述输入信号延迟路径139提供延迟内部输入信号IN_F。内部输入信号IN_F相对于输入信号IN的总延迟时间是t_in+t_trim。输入驱动器134耦合到微调电路133并且经配置以将延迟内部输入信号IN_F驱动到数据锁存器138。

另外，在输入电路130中，时钟接收器135耦合到控制器110以接收时钟信号CLK并且经配置以将时钟信号CLK的电压电平调整至适合于存储器单元阵列150的操作。内部时钟延迟电路136耦合到时钟接收器135并且经配置以将时钟延迟时间t_clk引入到具有调整后的电压电平的时钟信号CLK。内部时钟延迟电路136构成时钟信号延迟路径140，所述时钟信号延迟路径140提供延迟内部时钟信号CLK_F。内部时钟信号CLK_F相对于时钟信号CLK的总延迟时间是t_clk。时钟驱动器137耦合到内部时钟延迟电路136并且经配置以将延迟内部时钟信号CLK_F驱动到数据锁存器138。

数据锁存器138耦合到输入驱动器134和时钟驱动器137以接收延迟内部输入信号IN_F和延迟内部时钟信号CLK_F。当延迟内部时钟信号CLK_F的有源边缘(即，上升边缘或下降边缘)到达数据锁存器138时，通过数据锁存器138捕获(即，存储或保存)延迟内部输入信号IN_F携载的逻辑电平(即，“0”或“1”)。数据锁存器138经配置以存储逻辑电平并且输出表示所存储逻辑电平的信号IN_O。

图2说明在存储器装置120的正常操作期间输入信号IN、时钟信号CLK、内部输入信号IN_F和延迟内部时钟信号CLK_F的时序图。如先前所描述，在正常操作期间，存储器控制器110a将输入信号IN和时钟信号CLK输出到存储器装置120。来自存储器控制器110a的输入信号IN和时钟信号CLK符合输入设定和保存时间需求。根据需求，输入信号IN必须在到达时钟信号CLK的有源边缘(例如，如图2中所说明的上升边缘)输入信号IN之前在至少一个特定时间段(即，设定时间tIS)内稳定。另外，根据需求，输入信号IN必须在到达时钟信号CLK的有源边缘之后在至少一个特定时间段(即，保持时间tlH)内继续稳定。根据存储器装置120的特定应用预定设定时间tIS和保存时间tlH。例如，在一些应用中，设定时间tIS和保存时间tlH两者需要为200皮秒(PS)。

内部输入信号IN_F和内部时钟信号CLK_F还要求符合输入设定和保存需求。也就是说，内部输入信号IN_F必须在到达内部时钟信号CLK_F的有源边缘之前在至少设定时间tIS内稳定，并且内部输入信号INF必须在到达内部时钟信号CLK_F的有源边缘之后在至少保存时间tlH内继续稳定。为了使内部输入信号IN_F和内部时钟信号CLK_F符合输入设定和保存需求，内部输入信号IN_F相对于输入信号IN的总延迟时间，即，t_in+t_trim要求等于内部时钟信号CLK_F相对于时钟信号CLK的总延迟时间，即，t_clk。也就是说，t_in+t_trim＝t_clk。

通常，当制造存储器装置120时，内部输入延迟电路132提供的输入延迟时间t_in和内部时钟延迟电路136提供的时钟延迟时间t_clk由于制造可变性而彼此不同。为了补偿输入延迟时间t_in与时钟延迟时间t_clk之间的差，微调时间t_trim可以得到确定并且通过测试操作编程到微调电路133中，使得t_in+t_trim＝t_clk。

图3说明存储器装置120的测试操作的过程300的流程图。通过连接到存储器装置120的测试控制器110b执行过程300。

根据图3，测试控制器110b首先确定存储器装置120的合适t_trim值(步骤310)。为了确定合适t_trim值，测试控制器110b针对多个t_trim值中的每一个t_trim值在存储器装置120上进行性能测试，并且记录测试结果(即，存储器装置120通过性能测试还是未通过性能测试)。对于每个性能测试，通过测试模式产生器160将对应t_trim值暂时编程到微调电路133，所述测试模式产生器160将对应于t_trim值的微调代码输出到微调电路133。在性能测试期间，测试控制器110b将输入信号IN和时钟信号CLK输出到存储器装置120以执行一个或多个存储器操作(例如，编程操作、读取操作、擦除操作等)。如果已成功地执行一个或多个存储器操作，则测试控制器110b确定存储器装置120通过性能测试；否则，测试控制器110b确定存储器装置120未通过性能测试。在于存储器装置120上进行性能测试之后，测试控制器110b基于测试结果确定合适t_trim值。

在确定存储器装置120的合适t_trim值之后，测试控制器110b通过燃烧微调电路133中的一个或多个熔丝而将合适t_trim值永久地编程到存储器装置120的微调电路133中(步骤320)。

图4说明微调电路133的结构。如图4中所说明，微调电路133包括n+1个延迟单元410，其n是大于或等于1的整数。每个延迟单元410提供单元延迟时间t_unit。在测试操作期间，微调电路133从测试模式产生器160接收微调代码。微调代码可以是从0至n的任一者。通过从测试模式产生器160接收到的微调代码启用延迟单元410。例如，当微调代码是0时，启用一个延迟单元410，并且因此微调电路400提供的微调时间t_trim是单元延迟时间t_unit，即，t_trim＝t_unit；当微调代码是1时，启用两个延迟单元410，并且因此t_trim＝2×t_unit；当微调代码是2时，启用三个延迟单元410，并且因此t_trim＝3×t_unit等等。

通过封装级测试控制器在封装级下(即，在存储器装置120在芯片中制造、从芯片切割以及封装之后)执行存储器装置120的测试操作。封装级测试控制器能够执行高频测试。因此，根据封装级测试操作确定的微调时间通常是准确的。

在一些应用中，还需要在芯片级下执行测试操作，即，在存储器装置120在芯片中制造之后，但在存储器装置120从芯片切割并且封装之前。在芯片级测试操作期间，芯片级测试控制器通过将测试探针端施加到芯片中的触点而将输入信号IN和时钟信号CLK输出到存储器装置120。在这种情况下，在输入信号IN和时钟信号CLK的到达时间上可以存在变化。这些变化可以传递到内部输入信号IN_F和内部时钟信号CLK_F。因此，通过芯片级测试操作确定的微调时间可能是不准确的。

为了避免与芯片级测试操作相关联的问题，在本发明的实施例中，在测试操作期间从输入信号IN产生内部输入信号IN_F和内部时钟信号CLK_F两者，使得输入信号IN和时钟信号CLK的变化不再影响内部输入信号IN_F和内部时钟信号CLK_F。

图5说明根据所说明实施例的存储器系统500。系统500包括控制器510和耦合到控制器510的存储器装置520。存储器装置520包括输入电路530、存储器单元阵列550和测试模式产生器560。输入电路530包括输入接收器531(在图5中表示为“INPUT RCV”)、内部输入延迟电路532、微调电路533(在图5中表示为“tIS/tlH Trim”)、输入驱动器534、时钟接收器535(在图5中表示为“CLK RCV”)、第一内部时钟延迟电路536、第二内部时钟延迟电路537、评估电路538(在图5中表示为“tIS/tlH Eval”)、多工器539(在图5中表示为“MUX”)、反相器540、时钟驱动器541和数据锁存器542(在图1中表示为“F/F”)。

控制器510可以是在存储器装置520的正常操作期间耦合到存储器装置520的存储器控制器510a。或者，控制器510可以是在存储器装置520的测试操作期间耦合到存储器装置520的测试控制器510b。在正常操作期间，存储器控制器510a将输入信号IN和时钟信号CLK输出到存储器装置520。在测试操作期间，测试控制器510b将输入信号IN和时钟信号CLK输出到存储器装置520的输入电路530，并且将控制信号输出到存储器装置520的测试模式产生器560。响应于控制信号，测试模式产生器560将微调代码、评估代码和测试控制信号“tmsethold”输出到存储器装置520的输入电路530。在以下描述中，除非另外规定，否则术语“控制器510”表示存储器控制器510a和测试控制器510b中的任一者。

在存储器装置520中，输入电路530经耦合以从控制器510接收输入信号IN和时钟信号CLK并且经配置以将输入信号IN携载的数据传递到存储器单元阵列550。

在输入电路530中，输入接收器531耦合到控制器510以接收输入信号IN并且经配置以将输入信号IN的电压电平调整至适合于存储器单元阵列550的操作。内部输入延迟电路532耦合到输入接收器531以接收具有调整后的电压电平的输入信号IN，并且经配置以将输入延迟时间t_in引入到输入信号IN。微调电路533耦合到内部输入延迟电路532并且经配置以将微调时间t_trim引入到输入信号IN。在测试操作期间，微调电路533还耦合到测试模式产生器560，所述测试模式产生器560耦合到测试控制器510b以接收微调代码来配置微调时间t_trim。微调电路533具有与微调电路133基本上相同的结构。因此，不提供关于微调电路533的详细描述。内部输入延迟电路532和微调电路533构成输入信号延迟路径543，所述输入信号延迟路径543提供延迟内部输入信号IN_F。延迟内部输入信号IN_F相对于输入信号IN的总延迟时间是t_in+t_trim。输入驱动器534耦合到微调电路533并且经配置以将延迟内部输入信号IN_F驱动到数据锁存器542。

另外，在输入电路530中，时钟接收器535耦合到控制器510以接收时钟信号CLK并且经配置以将时钟信号CLK的电压电平调整至适合于存储器单元阵列550的操作。第一内部时钟延迟电路536耦合到时钟接收器535以接收具有调整后的电压电平的时钟信号CLK，并且经配置以将时钟延迟时间t_clk引入到时钟信号CLK。第一内部时钟延迟电路536构成第一时钟信号延迟路径544，所述第一时钟信号延迟路径544提供第一延迟内部时钟信号CLK_F1。第一延迟内部时钟信号CLK_F1相对于时钟信号CLK的总延迟时间是t_clk。

第二内部时钟延迟电路537耦合到输入接收器531以接收输入信号IN并且在测试操作期间通过从测试模式产生器560接收到的测试模式控制信号“tmsethold”启用。第二内部时钟延迟电路537形成为第一内部时钟延迟电路536的副本，包括与第一内部时钟延迟电路536完全相同的元件和互连件。因此，类似于第一内部时钟延迟电路536，第二内部时钟延迟电路537也将时钟延迟时间t_clk引入到输入信号IN。评估电路538耦合到第二内部时钟延迟电路537并且经配置以将评估时间t_eval引入到输入信号IN并且将输入信号IN变换成时钟信号。在测试操作期间，评估电路538还耦合到测试模式产生器560以接收评估代码来配置评估时间t_eval。第二内部时钟延迟电路537和评估电路538共同构成第二时钟信号延迟路径545，所述第二时钟信号延迟路径545在测试操作期间提供第二延迟内部时钟信号CLK_F2。第二延迟时钟信号CLK_F2相对于输入信号IN的总延迟时间是t_clk+t_eval。

多工器539耦合到第一内部时钟延迟电路536以接收第一延迟内部时钟信号CLK_F1，并且耦合到评估电路538以接收第二延迟内部时钟信号CLK_F2。多工器539还耦合到反相器540。反相器540耦合到测试模式产生器560以接收测试模式控制信号“tmsetshold”并且将测试模式控制信号“tmsetshold”的反相输出到多工器539。多工器539经配置以响应于经由反相器540从测试模式产生器560接收的测试模式控制信号“tmsetshold”而选择第一延迟内部时钟信号CLK_F1和第二延迟内部时钟信号CLK_F2中的一个。

时钟驱动器541耦合到多工器539并且经配置以将第一延迟内部时钟信号CLK_F1和第二延迟内部时钟信号CLK_F2中的选定一个驱动到数据锁存器542。具体而言，在正常操作期间，多工器539选择第一延迟内部时钟信号CLK_F1，并且时钟驱动器541将第一延迟内部时钟信号CLK_F1驱动到数据锁存器542。在测试操作期间，多工器539选择第二延迟内部时钟信号CLK_F2，并且时钟驱动器541将第二延迟内部时钟信号CLK_F2驱动到数据锁存器542。

数据锁存器542耦合到输入驱动器534和时钟驱动器541以接收延迟内部输入信号IN_F以及第一延迟内部时钟信号CLK_F1和第二延迟内部时钟信号CLK_F2中的选定一个。当第一延迟内部时钟信号CLK_F1和第二延迟内部时钟信号CLK_F2中的选定一个的有源边缘(即，上升边缘或下降边缘)到达数据锁存器542时，通过数据锁存器542捕获(即，存储或保存)延迟内部输入信号IN_F携载的逻辑电平(即，“0”或“1”)。数据锁存器542经配置以存储逻辑电平并且输出表示所存储逻辑电平的信号IN_O。

存储器装置520经配置以在正常操作下和在测试操作下操作。在正常操作期间，存储器装置520耦合到存储器控制器510a，所述存储器控制器510a将输入信号IN和时钟信号CLK分配到存储器装置520。将输入信号IN携载的输入数据保存在存储器装置520的存储器单元阵列550中。在测试操作期间，存储器装置520耦合到测试控制器510b，所述测试控制器510b分配输入信号IN、时钟信号CLK和用于测试模式产生器560的控制信号。测试操作用于确定微调电路533的合适t__trim值。

图6说明根据所说明实施例的在存储器装置520的测试操作期间输入信号IN、时钟信号CLK、内部输入信号IN_F和第二延迟内部时钟信号CLK_F2的时序图。如先前所描述，在测试操作期间，存储器控制器510a将输入信号IN和时钟信号CLK输出到存储器装置520。从输入信号IN产生延迟内部输入信号IN_F和第二延迟内部时钟信号CLK_F2两者。延迟内部输入信号IN_F相对于输入信号IN的总延迟时间是t_in+t_trim。第二延迟时钟信号CLK_F2相对于输入信号IN的总延迟时间是t_clk+t_eval。

图7说明根据本发明的实施例的评估电路538的结构。如图7中所说明，评估电路538包括n+1个延迟单元710，其中n是大于或等于1的整数。每个延迟单元710提供单元延迟时间t_unit。在测试操作期间，评估电路538从测试模式产生器560接收评估代码(表示为“eval code”)。评估代码可以是从0至n的任一者。通过从测试模式产生器560接收到的评估代码启用延迟单元710。例如，当评估代码是0时，启用一个延迟单元710，并且因此评估电路538提供的评估时间t_eval是单元延迟时间t_unit，即，t_eval＝t_unit；当评估代码是1时，启用两个延迟单元710，并且因此t_eval＝2×t_unit；当评估代码是2时，启用三个延迟单元710，并且因此t_eval＝3×t_unit等等。

图8说明根据本发明的存储器装置520的芯片级测试操作的过程800的流程图。通过连接到芯片的测试控制器510b执行过程800，所述芯片包括具有与图5中所说明的存储器装置520相同电路的多个存储器装置。在以下描述中，存储器装置520用作实例。然而，应理解，芯片中的所有存储器装置的测试操作基本上相同。

在芯片级测试操作之前，存储器装置520的微调电路533用于引入微调时间的默认t_trim'值。默认t_trim'值经设计以满足关系t_in+t_trim'＝t_clk。例如，可以使用芯片的经验数据通过电脑类比确定预设t_trim'值。

根据图8，在芯片级测试操作中，测试控制器510b通过控制到存储器装置520的测试模式控制信号“tmsethold”输出而启用存储器装置520的测试模式(步骤810)。例如，测试控制器510b控制测试模式控制信号以从低电压电平转变到高电压电平以启用测试模式。回应于测试模式控制信号，启用存储器装置520的第二内部时钟延迟电路537以从输入接收器531接收输入信号IN并且将时钟延迟时间t_clk引入到输入信号IN。另外，存储器装置520的多工器539选择从评估电路538输出的延迟内部时钟信号CLK_F2。

随后，测试控制器510b在存储器装置520上进行性能测试以确定存储器装置520的合适t_eval值(步骤820)。为了确定合适t_eval值，测试控制器510b以逐步方式将t_eval值从0升高且在每个步骤处进行性能测试，并且记录每个t_eval值的测试结果(即，存储器装置520通过还是未通过性能测试)。测试控制器510b在芯片上的其它存储器装置中的每一个上进行相同性能测试，在所述芯片上形成存储器装置520。当大部分存储器装置通过性能测试时，测试控制器510b随后确定大部分存储器装置的合适t_eval值。大部分存储器装置可以是芯片中的所有存储器装置的预定百分比(例如，70％、80％或90％等)。测试控制器510b还确定其余存储器装置中的每一个的合适t_eval值，其中合适t_eval值是存储器装置开始通过性能测试时的值。

接下来，测试控制器510b基于针对存储器装置520确定的t_eval值确定存储器装置520的合适t_trim值(步骤830)。如果存储器装置520是在特定t_eval值下通过性能测试的大部分存储器装置中的一个，则测试控制器510b确定存储器装置520的合适t_trim值是最初在微调电路533中配置的预设t_trim'值。如果存储器装置520是其余存储器装置中的一个，则测试控制器510b基于存储器装置520的t_eval值与大部分存储器装置的t_eval值之间的比较通过调整存储器装置520的预设t_trim'值获得合适t_trim值。当大部分存储器装置的t_eval值与存储器装置520的t_eval值之间的差是Δt_eval时，随后测试控制器510b确定存储器装置520的预设t_trim'值应该减小或增加Δt_eval。也就是说，存储器装置520的合适t_trim值是t_trim＝t_trim'±Δt_eval。

随后，测试控制器510b通过燃烧微调电路533中的熔丝而永久性地将所确定的t_trim值编程到存储器装置520的微调电路533中(步骤840)。对于大部分存储器装置中的每一个，测试控制器510b将默认t_trim值编程到微调电路533中。对于大部分装置中的每一个，测试控制器510b将调整后的t_trim值编程到微调电路533中。在步骤840之后，过程800结束。随后，测试控制器510b可以控制测试模式控制信号tmsethold以停用测试模式。例如，测试控制器510b控制测试模式产生器560以将测试模式控制信号tmsethold从高电压电平改变到低电压电平。

图9说明根据本发明的另一实施例的评估电路900的结构。如图9中所说明，评估电路900与评估电路538基本上相同，不同之处在于，除了n+1个延迟单元710之外，评估电路900还包括自动脉冲产生器920。自动脉冲产生器920产生用于第二延迟内部时钟信号CLK_F2的脉冲。由于在不具有自动脉冲产生器920的情况下从输入信号IN产生第二延迟内部时钟信号CLK_F2，因此第二延迟内部时钟信号CLK_F2的频率与输入信号IN，而不是时钟信号CLK相同。不管输入信号IN的频率如何，通过使用自动脉冲产生器920，可以通过自动脉冲产生器920配置第二延迟内部时钟信号CLK_F2的频率。

根据上述实施例，在存储器装置520的测试操作期间确定微调时间t_trim，其中从输入信号IN产生内部输入信号IN_F和内部时钟信号CLK_F2两者。因此，在芯片测试期间输入信号IN和时钟信号CLK的变化不会影响内部输入信号IN_F和内部时钟信号CLK_F。因此，所确定的微调时间t_trim可能是准确的。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器装置的输入电路，包括：

输入接收器，用于接收输入信号；

时钟接收器，用于接收时钟信号；

数据锁存器；

输入信号延迟路径，其耦合到所述输入接收器并且经配置以向所述数据锁存器提供延迟内部输入信号；

第一时钟信号延迟路径，其耦合到所述时钟接收器并且经配置以提供第一延迟内部时钟信号；

第二时钟信号延迟路径，其耦合到所述输入接收器并且经配置以提供第二延迟内部时钟信号；以及

多工器，其经耦合以回应于测试模式控制信号而接收和选择所述第一延迟内部时钟信号和所述第二延迟内部时钟信号中的一个并且向所述数据锁存器提供所述选定信号。

2.根据权利要求1所述的输入电路，其中所述输入信号延迟路径包括：

内部输入延迟电路，其经配置以将输入延迟时间引入到所述输入信号；以及

微调电路，其经配置以将微调时间引入到所述输入信号。

3.根据权利要求2所述的输入电路，其中所述微调电路经耦合以接收微调代码以配置所述微调时间。

4.根据权利要求2所述的输入电路，其中所述第一时钟信号延迟路径包括：

第一内部时钟延迟电路，其经配置以将时钟延迟时间引入到所述时钟信号以提供所述第一延迟内部时钟信号。

5.根据权利要求4所述的输入电路，其中所述第二时钟信号延迟路径包括：

第二内部时钟延迟电路，其为所述第一内部时钟延迟电路的副本并且经配置以将所述时钟延迟时间引入到所述输入信号；以及

评估电路，其经配置以将评估时间引入到所述输入信号以提供所述第二延迟内部时钟信号。

6.根据权利要求5所述的输入电路，其中所述评估电路经耦合以接收评估代码以配置所述评估时间。

7.根据权利要求1所述的输入电路，其中所述多工器经配置以：

在测试操作期间，选择所述第二延迟内部时钟信号；以及

在正常操作期间，选择所述第一延迟内部时钟信号。

8.根据权利要求1所述的输入电路，还包括：

反相器，经耦合以接收所述测试模式控制信号并且将所述测试模式控制信号的反相输出到所述多工器。

9.一种存储器装置的操作方法，所述存储器装置包括输入电路和存储器单元阵列，所述输入电路包括：

输入接收器，用于接收输入信号；

时钟接收器，用于接收时钟信号；

数据锁存器；

输入信号延迟路径，其耦合到所述输入接收器并且经配置以将输入延迟时间和微调时间引入到所述输入信号以向所述数据锁存器提供延迟内部输入信号；

第一时钟信号延迟路径，其耦合到所述时钟接收器并且经配置以将时钟延迟时间引入到所述时钟信号以提供第一延迟内部时钟信号；

第二时钟信号延迟路径，其耦合到所述输入接收器并且经配置以将所述时钟延迟时间和评估时间引入到所述输入信号以提供第二延迟内部时钟信号；以及

多工器，其经耦合以回应于测试模式控制信号而接收和选择所述第一延迟内部时钟信号和所述第二延迟内部时钟信号中的一个以提供到所述数据锁存器，

所述方法包括启用测试模式以控制所述多工器来选择所述第二延迟内部时钟信号。

10.根据权利要求9所述的操作方法，还包括：

在所述存储器装置上进行性能测试以确定所述存储器装置的所述评估时间。

11.根据权利要求10所述的操作方法，还包括：

基于所述所确定的评估时间确定所述微调时间；以及

将所述所确定的微调时间编程到包括在所述输入信号延迟路径中的微调电路中。