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CN108028273B - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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CN108028273B CN201680040999.XA CN201680040999A CN108028273B CN 108028273 B CN108028273 B CN 108028273B CN 201680040999 A CN201680040999 A CN 201680040999A CN 108028273 B CN108028273 B CN 108028273B
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Abstract

一种半导体装置包括：分层结构，该分层结构形成在所述半导体装置的不同深度平行延伸的多个载流子沟道；以及栅电极，该栅极电极具有不同长度的多个栅极指，多个栅极指穿透所述分层结构以到达并控制处于不同深度的对应载流子沟道。所述半导体装置还包括载流子电极，该载流子电极具有不同长度的多个载流子指，多个载流子指穿透所述分层结构以接入对应的载流子沟道。所述载流子指与所述栅极指相间交错。

Description

半导体装置和制造半导体装置的方法
技术领域
本公开总体上涉及半导体装置，并且更具体地，涉及具有多个载流子(carrier)沟道的半导体装置。
本申请要求2015年7月17日提交的临时申请62/193,673的优先权，并且通过引用并入于此。
背景技术
半导体装置在解决能量挑战方面起着重要作用。具体而言，氮化物功率晶体管在先进运输系统、更鲁棒的能量输送网络以及用于高效发电和转换的许多新的革命性方法的应用上具有巨大的潜力。那些系统依靠非常高效的转换器来使电压升压或降压。现今，这些装置主要由硅(Si)制成。然而，Si的有限击穿电压和频率响应以及其较高的电阻使得目前可用的市售装置和电路非常庞大、沉重以及不适合未来的电力应用。另选地，氮化镓(GaN)装置实现了针对电力应用的高电压、高频率响应以及低导通电阻的记录组合。
目前，诸如GaN基高电子迁移率晶体管(HEMT)的GaN功率装置被视为高功率、高电压以及高频应用的最有前途的候选之一。GaN HEMT已经实现了高达GaAs HEMT的10倍以上的功率密度，具有更高的击穿电压(VB)和电流密度，以及超过400GHz的高截止频率。现有技术的功率水平已经在SiC衬底上得到了证明，总输出功率在2.9Ghz时为800W，在3.5Ghz时超过500W。然而，对于诸如大功率电机的大功率应用，需要更高的输出功率，即
Figure GDA0001545029420000011
这需要进一步增强GaN功率装置的输出功率。
为了达到针对GaN功率装置的高功率要求，需要增强装置电流能力。例如，在用于放大器的GaN功率装置(如A类装置)中，最大输出功率可以被导出为
Figure GDA0001545029420000012
其中，Vm，max根据装置击穿电压确定，Vk是拐点电压，而Imax是最大漏极-源极电流。对于基于GaN的功率装置，尽管装置击穿电压可以随着栅极至漏极距离的增加而增加，但Imax目前受单沟道运输能力的限制，其中，I因载流子迁移率和速度的饱和以及缓和的沟道温度而在高电场饱和。
GaAs基HEMT和GaN基HEMT的多沟道结构可以被用于增加装置电流密度。在AlGaAs/GaAs HEMT中，利用多达三个沟道(每个沟道中，2-3×1012cm-2电子)可以将高输出电流实现为～1A/mm。在AlGaN/GaN HEMT中，双沟道结构不仅可以使能实现高输出电流，而且还可以为了较高的线性度和增益截止频率而降低差分源极接入电阻。
然而，HEMT的双沟道结构尽管传送较高的漏极电流密度，但因对下方的2DEG沟道的栅极控制较弱而可能具有大的亚阈值摆动、低阈值电压、短沟道效应以及非线性栅极跨导。弱栅极控制不仅在电流增强中损害双沟道装置的优势，而且抑制了多沟道装置的发展，因为对于栅极而言，导通或截止第一沟道下面的更多沟道更加困难。
弱栅极问题的一个可能解决方案是使用背势垒来增强对较深沟道和栅极控制的电子约束。然而，具有背势垒的双沟道HEMT的传递特性仍然比单沟道HEMT的传递特性差得多。
另一解决方案提供深度蚀刻以到达较深沟道的分隔开的栅极结构。然而，这种解决方案牺牲了栅极宽度，使得仅～1/2的栅极宽度实际可用，这大大降低了有效电流密度(在总装置宽度上的总电流)，从而丧失了由多沟道带来的电流增强的优势。在一些实现中，这种示例性多沟道HEMT的电流密度甚至可以低于单沟道装置的电流密度。另一方面，由于电流需要聚集到分隔开的栅极之间的区域中，因而栅极附近的电流拥挤和电场拥挤是不可避免的，这通常会导致高沟道温度、初步装置击穿以及糟糕的装置可靠性。
发明内容
本发明一些实施方式的目的是提供形成用于多沟道半导体装置的源极、漏极以及栅极堆的交错指形电极和/或电极构造，这可以使能实现对每个沟道的直接栅极接入和控制。另一目的是提供这样一种电极构造，该电极构造使能在不牺牲栅极宽度的情况下利用多沟道的增强电流的优点，同时使能针对小亚阈值摆动和快速沟道响应的紧密栅极控制。一些实施方式的另一目的是提供这样一种电极构造，该电极构造可以应用于具有不同种类沟道的多沟道装置，包括但不限于二维电子气(2DEG)、二维空穴气(2DHG)、金属氧化物半导体(MOS)反转n沟道以及MOS反转p沟道。
本发明的一些实施方式提供了用于半导体装置的结构，诸如具有不同深度的多个沟道和相间交错的多指电极的晶体管，以及制造所述多沟道半导体装置的方法。本发明的不同实施方式的结构和制造方法可以被用于电力电子设备和微波电子设备、功率放大和数字电子设备等等。
因此，本发明的一个实施方式公开了一种半导体装置，该半导体装置包括：分层结构，该分层结构形成在所述半导体装置的不同深度平行延伸的多个载流子沟道；栅电极，该栅电极具有不同长度的多个栅极指，所述多个栅极指穿透所述分层结构以到达并控制处于不同深度的对应载流子沟道；以及载流子电极，该载流子电极具有不同长度的多个载流子指，所述多个载流子指穿透所述分层结构以接入对应的载流子沟道，其中，所述载流子指与所述栅极指相间交错。
另一实施方式公开了一种用于制造半导体装置的方法。该方法包括：形成分层结构，该分层结构使能在接收到载流子电荷时实现在所述半导体装置的不同深度平行延伸的多个载流子沟道；在所述分层结构中形成用于栅电极和载流子电极的多个指的沟槽，其中，用于所述栅电极和所述载流子电极的所述指的所述沟槽具有不同深度，以接入处于不同深度的对应载流子沟道；以及形成所述栅电极和所述载流子电极，使得所述载流子电极的指与所述栅电极的指相间交错。
附图说明
图1是根据本发明一个实施方式的半导体装置的简化截面图；
图2是例示图1所示的半导体装置的电极几何结构和排布的俯视图；
图3是例示根据本发明一个实施方式的具有附加层的多沟道异质结构半导体装置的示意性截面图；
图4示出了根据本发明一个实施方式的具有背势垒层的多沟道异质结构半导体装置的示意性截面图；
图5是具有根据本发明一个实施方式的全向栅极介电层和栅极场板的、根据一个实施方式的半导体装置的示意性截面图；
图6是图5的实施方式的俯视图；
图7是根据本发明另一实施方式的半导体装置的示意性截面图；以及
图8是用于采用本发明实施方式的一些原理来制造半导体装置的方法的框图。
具体实施方式
本发明的各种实施方式涉及具有多沟道结构和控制多沟道的电极的半导体装置，以及用于制造该装置的方法和技术。仅作为示例，可以将不同的实施方式应用至用于制造具有多个二维电子气(2DEG)沟道和/或二维空穴气(2DHG)沟道的半导体装置的方法和系统。这些方法和技术可以应用至多种三端子半导体装置，包括但不限于双极晶体管、场效应晶体管、绝缘栅双极型晶体管(IGBT)以及使能控制装置中的多沟道的晶闸管。本发明的一些实施方式采用的原理也可以被用于形成和/或制造多沟道场效应晶体管(FET)。
图1示出了根据本发明一个实施方式的半导体装置的简化截面图。在这个实施方式中，该半导体装置包括分层结构，该分层结构形成在半导体装置的不同深度平行延伸的多个载流子沟道。例如，该分层结构可以是具有2DEG和/或2DHG沟道的多沟道异质结构FET，诸如第一沟道111、第二沟道112、第三沟道113、…、第n沟道。在一些实施方式中，2DEG和2DHG沟道可以由包括一对层的异质结构形成，即，一对层11和12、一对层21和22、一对层31和32、…、以及一对层N1和N2。在每个异质结构中，与层12、22、32、…、N2的材料相比，层11、21、31、…、N1的材料具有不同的晶格常数。例如，在一个实施方式中，层11、21、31、…、N1和层12、22、32、…、N2的材料是铟铝镓氮化物InAlGaN与氮化镓(GaN)、铝镓氮化物(AlGaN)与GaN，或者铟镓氮化物(InGaN)与GaN中的一种或组合。在该实施方式中，2DEG形成在第一沟道、第二沟道、…、第N沟道中。
该半导体装置还包括：栅电极120，该栅电极具有穿透该分层结构的不同长度的多个栅极指G1、G2、G3、…、GN，以到达并控制处于不同深度的对应载流子沟道；以及载流子电极110，该载流子电极也具有穿透该分层结构的不同长度的多个载流子指S1、S2、S3、…、SN，以接入对应的载流子沟道。载流子电极的指与栅电极的指相间交错。选择栅电极和载流子电极的相间交错的指的长度和排布以形成“阶梯状”结构，其中，控制一个沟道(例如，沟道111)的栅电极的指不与其它沟道相交。
本发明的一些实施方式基于以下认识：在一些情况下，由于这些指的相间交错排布，使得载流子指与栅极指之间的电荷泄露是可能的。为解决这个问题，一些实施方式围绕每个栅极指的侧壁淀积介电层002，以减少载流子指与栅极指之间的泄漏。
例如，在实施方式中，载流子电极110是具有多个源极指S1、S2、S3、…、SN的源极堆，用于通过载流子沟道将电荷传送至漏极130。在这个示例中，靠近漏极130设置的栅极指的长度比远离漏极设置的栅极指的长度短。类似地，靠近漏极130设置的源极指的长度比远离漏极设置的源极指的长度短。以这种方式，沟道111、112、113或114中的每一个都具有从源极至漏极的无障碍路径。
每个源极指都具有不同的长度以接入处于不同深度的多个沟道。在本说明书中，每个指的长度与该指穿透分层结构的深度有关，即，指的长度越大，则指穿透结构就越深，以接入在分层结构中以更大深度延伸的载流子沟道。
例如，每个源极指形成或部分形成与对应的载流子沟道的欧姆接触。公共漏极电极130可以接入多个沟道。栅电极的多个栅极指G1、G2、G3、…、GN具有不同长度，以按不同深度穿透半导体装置而到达对应沟道。例如，G1、G2、G3、…、GN可以位于对应的层11、21、31、…、N1的顶表面上，或者可以部分延伸到层11、21、31、…、N1中，从而在金属(例如，栅电极的金属)与半导体之间形成肖特基(Shottky)接触。
在一个实施方式中，每个栅极指的底部与每个对应的载流子沟道之间的距离不同，以使能实现每个载流子沟道的不同阈值电压。例如，在AlGaN/GaN HEMT中，2DEG密度取决于2DEG顶部上的AlGaN层厚度。如果栅极的底部比2DEG短(这意味着AlGaN层在栅极区处的2DEG顶部上更薄)，则2DEG密度较低，因此阈值电压较高。
半导体装置还可以包括衬底区001。该区域001可以是单层或者包括多层，其中，区域001的一个或更多个层的材料包括但不限于半导体、电介质、聚合物以及导体等。在所述FET中形成多个沟道，并且载流子是电子或空穴。所述FET中的每个沟道都可以由不同的机制形成，包括但不限于p-n结(结FET)、金属氧化物半导体结构(MOS-FET)、异质结构(异质结构FET)以及表面结构。形成每个沟道的半导体区可以包括单层(例如，用于表面沟道)、两层或多层，并且材料包括但不限于化合物半导体、金刚石、二维材料(诸如石墨烯、MoS2、BN、NbSe2)等。
图2示出了例示根据本发明一个实施方式的、图1所示具有相间交错的栅极指和源极指的多沟道异质结构FET的电极几何结构和排布的俯视图。如图所示，栅极指和源极指相间交错，并且大栅极焊盘和源极焊盘连接多个源极指和栅极指。利用这种电极构造，沟道宽度等于相间交错的栅极指/源极指的沟道宽度。在一些实施方式中，源电极和漏电极可以互换，即，栅极指可以与漏极指相间交错。
图3示出了例示根据本发明一个实施方式的具有附加层的多沟道异质结构FET的示意性截面图。例如，附加层13、23、33、…、N3可以设置在层12、22、…、N2的下面，以在栅极沟槽形成期间使能在层21、31、…、N1的顶表面上实现蚀刻停止层。另外或另选地，层13、23、33、…、N3可以辅助每个沟道的散热。在这些实施方式中，层13、23、…、N3的材料可以具有比层12、22、…、N2的材料大的热导率。在一些其它实施方式中，层13、23、33、…、N3可以用作背势垒以增强沟道中的电子/空穴约束。在这些实施方式中，层13、23、…、N3的材料可以具有比层12、22、…、N2的材料大的能带隙。
在一个实施方式中，分层结构包括由铝镓氮化物(AlGaN)和/或氮化镓(GaN)材料制成的层11、21、31、…、N1以及层12、22、…、N2，以形成异质结构。而且，分层结构包括用作背势垒层13、23、33、…、N3的附加氮化铝(AlN)层。在这个实施方式中，AlN背势垒可以通过基于氟的高选择性干法蚀刻工艺在AlN/AlGaN交界面处实现蚀刻停止层，并且还用作增强2DEG约束的背势垒。
图4示出了根据本发明一个实施方式的多沟道异质结构FET的示意性截面图，该多沟道异质结构FET具有背势垒、栅极介电层以及相间交错的栅极指和源极指。在该实施方式中，除了侧壁介电层002之外，附加的介电层10、20、…、N0被设置在层11、21、…、N1的顶表面上，以形成金属-绝缘体-半导体(MIS)或MOS栅极堆。层10、20、…、N0的材料可以包括但不限于SiO2、SixNy、SixOyNzHw、Al2O3、HfO2等。在一些其它实施方式中，介电层10、20、…、N0被用作钝化层以去除半导体层之间的可能的交界面状态。
图5示出了根据一个实施方式的半导体装置的示意性截面图，该半导体装置具有栅极沟槽中的全向栅极介电层和设置在栅极指底部下方和栅极指周围的栅极场板(filedplate)。场板003设置在栅极指的旁边并且设置在表面钝化层的顶部上。场板可以使漏极侧的栅极指边缘附近的拥挤电场散开，这样可以减轻热拥挤(heat crowding)并防止初步击穿。
图6示出了图5的实施方式的俯视图。该俯视图示出了具有全向栅极介电层和栅极场板的多沟道异质结构FET。
图7示出了根据本发明另一实施方式的半导体装置的示意性截面图。该实施方式包括形成在分层结构中并连接至对应的载流子沟道的重掺杂区14、24、34、…、N4。附加区域可以使能实现所有沟道的相同沟道长度(即，源极至漏极长度)，并且消除因不均匀的沟道长度而造成的所述多沟道FET的可能频率响应扩散。
区域14、24、34、…、N4被重掺杂，并且具有与载流子沟道相同的导电性。例如，在具有2DEG沟道的一些实施方式中，区域14、24、34、…、N4被重度n型掺杂。区域14、24、34、…、N4的长度是不同的并且由多个源极指之间的距离确定，这样可以使能实现所有沟道的相同有效沟道长度。对于更高的频率响应，这种多指漏极结构可以被用于总沟道长度相对较小的实施方式(所以由相间交错的源极指和栅极指引起的沟道长度差无法忽略)。
图8示出了采用本发明实施方式的一些原理来制造半导体装置的方法的框图。该方法包括形成810(例如，生长)半导体结构，以在操作期间形成多个载流子沟道。可以将各种方法用于所述生长和形成810，包括但不限于化学气相淀积(CVD)、金属有机化学气相淀积(MOCVD)、分子束外延(MBE)、金属有机气相外延(MOVPE)。
在具有处于漏电极附近的掺杂区(例如，区域14、24、34、…、N4)的实施方式中，可以通过例如在外延生长期间掺杂并且跟着在外延生长之后利用某种掩模来限定掺杂区和/或离子注入以限定掺杂区的蚀刻工序来实现局部掺杂。
接下来，该方法蚀刻用于具有不同深度的栅极指和源极指的空间。例如，该方法对栅极指G2、G3、…、GN、源极指S2、S3、…、SN以及漏极区进行第一蚀刻820。在一些实施方式中，第一蚀刻的蚀刻停止层通常在层21的上表面处，而在某些其它实施方式中，蚀刻停止层也可以到达层21内部。
例如，蚀刻停止层可以到达用于GaN基异质结构沟道的层21内部，以实现常闭操作。在一些实施方式中，使用物理或者化学方法来进行蚀刻，包括但不限于干法蚀刻、湿法蚀刻或组合。可以使用用于干法蚀刻的不同离子，包括但不限于氩、氟、氧、氢、氮、氯或硫离子。在一些实施方式中，III族氮化物层可以利用氟基或氯基等离子体来蚀刻。例如，干法蚀刻可以稳定控制以生成平滑的蚀刻侧壁，并且在导电缓冲层上引起最小损伤或者不引起损伤。该方法的一些实施方式针对栅极指G3、G4、…、GN、源极指S3、S4、…、SN以及漏极区执行第二蚀刻830，其中蚀刻停止层位于层31的表面上或者到达层31内。随后的步骤840涉及针对栅极指、源极指以及漏极区的N次蚀刻，其中每个深度等于周期性沟道结构的深度。
接下来，该方法形成850源极触点和漏极触点并执行860栅极电介质淀积。可以利用可以使用的各种方法来设置860栅极电介质，包括但不限于原子层淀积(ALD)、MOCVD、等离子体增强化学气相淀积(PECVD)等。接下来，该方法例如利用电子束淀积、焦耳蒸发、化学气相淀积或溅射工艺来淀积870栅极金属(例如，002)或其它栅极材料，来形成栅极。接下来，针对一些实施方式，该方法包括形成880栅极场板(例如，003)。
[工业应用]
本发明的半导体装置和用于制造半导体装置的方法可应用于多种技术领域中的具有多个载流子沟道的半导体装置。

Claims (20)

1.一种半导体装置，该半导体装置包括：
分层结构，该分层结构形成在所述半导体装置的不同深度平行延伸的多个载流子沟道；
栅电极，该栅电极具有不同长度的多个栅极指，所述多个栅极指穿透所述分层结构，以到达并控制处于不同深度处的对应载流子沟道；以及
载流子电极，该载流子电极具有不同长度的多个载流子指，所述多个载流子指穿透所述分层结构，以接入对应的载流子沟道，其中，所述多个载流子指与所述多个栅极指相间交错。
2.根据权利要求1所述的半导体装置，其中，所述载流子电极是用于向所述多个载流子沟道提供载流子电荷的源电极，或者是用于从所述多个载流子沟道接收载流子电荷的漏电极。
3.根据权利要求1所述的半导体装置，其中，载流子沟道是多数载流子沟道或少数载流子沟道，其中，所述多数载流子沟道中的载流子包括电子，并且其中，所述少数载流子沟道中的载流子包括空穴。
4.根据权利要求1所述的半导体装置，其中，所述载流子沟道能够由p-n结、金属半导体结构、金属氧化物半导体结构、隧道结构、异质结构以及表面量子阱中的一种或组合形成，并且其中，形成所述载流子沟道的所述分层结构的层的材料包括化合物半导体、硅、锗、有机半导体、金刚石、碳纳米管、石墨烯、二硫化钼以及氮化硼中的一种或组合。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
栅极电介质，所述栅极电介质设置在所述栅极指的侧壁处。
6.根据权利要求1所述的半导体装置，其中，至少一些栅极指的底部相距由所述栅极指控制的对应载流子沟道具有不同距离。
7.根据权利要求6所述的半导体装置，所述半导体装置还包括：
栅极电介质，所述栅极电介质设置在所述栅极指的底部处。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括：
栅极场板，所述栅极场板设置在所述栅极指处。
9.根据权利要求1所述的半导体装置，其中，所述分层结构的每个层被局部重掺杂，以针对所述载流子沟道实施相似的源极至漏极距离。
10.根据权利要求1所述的半导体装置，其中，所述分层结构包括背势垒层，所述背势垒层用于充当蚀刻停止层、载流子约束层以及散热层中的一个或组合。
11.根据权利要求1所述的半导体装置，其中，所述分层结构包括化合物半导体和/或金刚石，其中，每个载流子沟道是二维电子气沟道或二维空穴气沟道，其中，所述二维电子气沟道或所述二维空穴气沟道被形成在所述化合物半导体的异质结构中或者所述金刚石的表面处。
12.根据权利要求11所述的半导体装置，其中，所述化合物半导体是III族氮化物半导体，并且所述异质结构包括第一III族氮化物层和第二III族氮化物层，其中，所述第一III族氮化物层的能带隙大于所述第二III族氮化物层的能带隙。
13.根据权利要求12所述的半导体装置，其中，所述第一III族氮化物层是GaN，并且所述第二III族氮化物层是AlGaN、InAlN、InAlGaN或者AlN。
14.一种制造半导体装置的方法，该方法包括：
形成分层结构，该分层结构在接收到载流子电荷时使能实现在所述半导体装置的不同深度平行延伸的多个载流子沟道；
在所述分层结构中形成用于栅电极和载流子电极的多个指的沟槽，其中，用于所述栅电极和所述载流子电极的所述指的所述沟槽具有不同长度，以接入处于不同深度处的对应载流子沟道；以及
形成所述栅电极和所述载流子电极，使得多个所述载流子电极的指与多个所述栅电极的指相间交错。
15.根据权利要求14所述的方法，其中，在所述分层结构中蚀刻出所述沟槽。
16.根据权利要求14所述的方法，所述方法还包括：
选择所述栅电极的指的长度，以到达并控制对应的载流子沟道；以及
选择所述载流子电极的指的长度，以接入对应的载流子沟道。
17.根据权利要求14所述的方法，所述方法还包括：
设置第二载流子电极，该第二载流子电极对所有载流子沟道共用。
18.根据权利要求14所述的方法，所述方法还包括：
局部重掺杂所述分层结构的每个层，其中，不同层的重掺杂区的长度是不同的，以针对所有载流子沟道提供相同的源极至漏极距离。
19.根据权利要求14所述的方法，所述方法还包括：
在所述栅电极的指附近淀积栅极电介质和场板。
20.根据权利要求14所述的方法，其中，所述沟槽利用蚀刻停止层形成。
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