CN107978637B - 半导体结构 - Google Patents
半导体结构 Download PDFInfo
- Publication number
- CN107978637B CN107978637B CN201710202281.2A CN201710202281A CN107978637B CN 107978637 B CN107978637 B CN 107978637B CN 201710202281 A CN201710202281 A CN 201710202281A CN 107978637 B CN107978637 B CN 107978637B
- Authority
- CN
- China
- Prior art keywords
- fin
- epitaxial
- semiconductor
- recess
- lattice constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/798—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being provided in or under the channel regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
-
- H10P14/271—
-
- H10P14/272—
-
- H10P14/2905—
-
- H10P14/2925—
-
- H10P14/3411—
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
Abstract
本申请公开一种半导体结构,其中半导体结构包含阶状的结晶基板,其具有较高阶状物、较低阶状物、与阶状隆起。第一鳍状物包含具有第一晶格常数的结晶结构。第一鳍状物形成于较低阶状物上。第二鳍状物包含具有第二晶格常数的结晶结构,且第二晶格常数不同于第一晶格常数。第二鳍状物可形成于较高阶状物上,并与第一鳍状物分隔。第二结晶结构可形成于结晶结构上,且鳍状物的顶部对齐。第一鳍状物与第二鳍状物之组成可为相同材料(具有不同高度及不同通道应力值)。第一鳍状物可作为互补式金氧半鳍状场效晶体管的n型金氧半鳍状物,而第二鳍状物可作为互补式金氧半鳍状场效晶体管的p型金氧半鳍状物。
Description
技术领域
本公开实施例关于半导体结构,更特别关于同时形成不同高度之鳍状物的方法。
背景技术
由于集成电路的尺寸缩小,且对集成电路速度的需求增加,晶体管需具有较高驱动电流及较小尺寸。因此发展鳍状场效晶体管,其具有垂直的半导体鳍状物于基板上。半导体鳍状物用以形成源极与漏极区,以及源极区与漏极区之间的通道区。形成浅沟槽隔离区以定义半导体鳍状物。鳍状场效晶体管亦包含栅极堆迭,其形成于半导体鳍状物的侧壁与上表面上。虽然现有的鳍状场效晶体管装置与其形成方法适用于其发展目的,但仍无法完全适用于所有方面。举例来说,目前亟需更弹性化的整合制程以形成鳍状物与隔离结构。
发明内容
本公开一实施例提供的半导体结构,包括:阶状的结晶基板,其包含较高阶状物、较低阶状物、与阶状隆起;第一鳍状物,包含具有第一晶格常数的结晶结构,且第一鳍状物形成于较低阶状物上;以及第二鳍状物,包含具有第二晶格常数的结晶结构,第一晶格常数不同于第二晶格常数,且第二鳍状物形成于较高阶状物上且与第一鳍状物分隔。
附图说明
图1至图8是一些实施例中,鳍状物场效晶体管的鳍状物于制作方法的中间阶段的剖视图。
图9至图11是一些实施例中,鳍状物场效晶体管的鳍状物于其他制作方法的中间阶段的剖视图。
附图标记说明:
θ角度
h1高度差
h2厚度
h3、h4、h5高度
w1、w2宽度
101半导体基板
103阶状基板
103a较低阶状物
103b较高阶状物
105、117阻绝层
109、121a、121b开口
113硬遮罩
113a、113b、113c硬遮罩部分
125a、125b凹陷
129a、129b材料
133a、133b半导体为主的磊晶
134a、134b晶面部分
137高密度硬遮罩
141a、141b鳍状物
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说,形成第一构件于第二构件上的叙述包含两者直接接触,或两者之间隔有其他额外构件而非直接接触。此外,本公开之多种例子中可重复标号及/或符号,但这些重复仅用以简化与清楚说明,不代表不同实施例及/或设置之间具有相同标号及/或符号的单元之间具有相同的对应关系。
此外,空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。元件亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。
多种实施例提供鳍状场效晶体管与其形成方法。一些实施例说明鳍状物场效晶体管的鳍状物其制作方法的中间阶段。下述内容将说明多种实施例。在下述实施例与附图中,类似标号将用以标示类似单元。
由于不同装置种类可能需要不同的鳍状物材料,磊晶成长鳍状场效晶体管可能过于复杂。举例来说,p型鳍状物可由成长硅锗而成,而n型鳍状物可由成长另一半导体为主的材料(或比p型鳍状物具有较少硅锗的材料)而成。上述差异可能来自于鳍状物底部所需的击穿停止区,其中p型鳍状物的次临界漏电流问题比n型鳍状物严重。磊晶不同材料可能造成不同的成长速率。即使鳍状物由结晶基板上的相同材料所组成,要达到不同鳍状物种类或不同鳍状物应用所需的不同磊晶高度依然困难。
本公开实施例可让鳍状场效晶体管装置中,磊晶成长于基板上的多个鳍状物具有相同材料,但每一鳍状物各自具有不同晶格常数与应力轮廓。这可让一鳍状物作为半导体装置的n型半导体区中的n型鳍状物,并让另一鳍状物作为半导体装置的p型半导体区中的p型鳍状物。包含n型鳍状物的鳍状场效晶体管,可用于形成采用p型掺杂基板的p型通道金氧半装置。包含p型鳍状物的鳍状场效晶体管,可用于形成采用n型掺杂基板的n型通道金氧半装置。两种型态的鳍状物(如上述的n型金氧半鳍状物与p型金氧半鳍状物),可一起用于形成互补式金氧半鳍状场效晶体管装置。此外,虽然两种鳍状物具有不同的有效高度,但其上表面对齐(具有相同高度),以利形成鳍状场效晶体管的其他构件。
图1是制作鳍状场效晶体管的半导体结构的制程其早期阶段。半导体基板101可为部分的半导体晶圆或半导体装置。在本公开一些实施例中,半导体基板101包含结晶硅。可用于半导体基板101的其他材料包含碳、锗、镓、硼、砷、氮、铟、及/或磷、或类似物。半导体基板101亦可包含其他半导体材料如III-V族半导体化合物材料。半导体基板101可为基体基板或绝缘层上半导体基板。此外,半导体基板101可包含其他结构。举例来说,半导体基板101可包含多种掺杂区,端视设计需求而定(比如p型基板或n型基板)。举例来说,掺杂区可掺杂p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。掺杂区可设置以用于n型鳍状场效晶体管,或设置以用于p型鳍状场效晶体管。
图1的阻绝层105可为光致抗蚀剂层或氧化硅阻绝层,其沉积于半导体基板101上后被图案化,以形成开口于阻绝层105中。一般而言,光微影技术沉积光致抗蚀剂材料(如阻绝层105)后,照射光致抗蚀剂材料(曝光),并显影光致抗蚀剂材料以移除部分光致抗蚀剂材料。保留的光致抗蚀剂材料保护其下的材料(如此例中的半导体基板101)免于后续制程步骤(如蚀刻)影响。在此例中,光致抗蚀剂材料可图案化以定义半导体基板101将蚀刻的区域,以及保护半导体基板101不受蚀刻品影响的区域。
如图2所示,蚀刻半导体基板101以形成阶状基板103。阶状基板103可具有较低阶状物103a与较高阶状物103b。较低阶状物103a的高度低于较高阶状物103b的高度。较低阶状物103a与较高阶状物103b具有高度差h1。高度差h1可依应用变化。在一些实施例中,高度差h1介于约15nm至约100nm之间,比如约20nm。在其他实施例中,高度差h1可高达约1微米。高度差h1可依不同的鳍状物高度需求而最佳化。用以蚀刻开口109于半导体基板101,以形成阶状基板103的蚀刻可为干蚀刻、湿蚀刻、等离子体蚀刻、或类似方法。在一些实施例中,硅的蚀刻品可为氯气或溴化氢。虽然可采用非等向蚀刻以形成图2中的阶状基板,一些实施例中的较高阶状物103b的侧壁与顶部之间可具有角度θ。换言之,非等向蚀刻形成的角度θ可为约90度如图示,而一些实施例的角度θ可大于或小于90度。举例来说,角度θ可介于约75度至约130度之间,端视所用的蚀刻品与高低差h1而定。
在蚀刻半导体基板101以形成阶状基板103后,可移除阻绝层105。多种技术可用以移除阻绝层105,比如化学机械研磨、光致抗蚀剂溶剂、或蚀刻。
如图3所示,可形成硬遮罩113于阶状基板103上。硬遮罩的组成可为对蚀刻品具有高选择性的任何合适材料,比如氧化硅、氮化硅、或氮氧化硅。用于硬遮罩113的其他合适材料可包含碳化硅、氮化钽、氮化钛、低介电常数材料(比如氧化硅、SiOCH、硼磷硅酸盐玻璃、四乙氧基硅烷、旋转涂布玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、高密度等离子体氧化物、等离子体增强四乙氧基硅烷、掺杂氟的氧化硅、掺杂碳的氧化硅、多孔氧化硅、多孔的掺杂碳的氧化硅、有机聚合物、或硅酮为主的聚合物)、或旋转涂布碳。在一些实施例中,沉积或形成硬遮罩113后,可平坦化(比如以化学机械研磨制程)硬遮罩113的上表面。
硬遮罩113的形成方法可为单一步骤或多重步骤的制程。这些这制程可包含沉积如次压化学气相沉积、可流动的化学气相沉积、化学气相沉积、原子层沉积、或类似方法。在一些实施例中,硬遮罩113可施加如液状,接着硬化、加热、或回火。举例来说,当硬遮罩113为旋转涂布碳时,其材料可施加如液状,其原料包含的元素有碳、氢、氧、氮、氟、溴、与硫。旋转涂布碳材料可含有约50%至约95%的碳。
在一些实施例中,第一步骤先沉积厚度为高度差h1的硬遮罩113以填入开口109,而第二步骤再沉积厚度h2的硬遮罩113。厚度h2可等于或稍微大于所需的最小鳍状物高度,其中最小鳍状物高度是阶状基板103的较高阶状物103b的上表面与完成的鳍状物的上表面之间的距离。
如图3所示,可沉积阻绝层117于硬遮罩113上。阻绝层117可为光致抗蚀剂层,其可沉积于硬遮罩113上后图案化,以形成开口121a与121b于阻绝层117中。保留的光致抗蚀剂材料将保护其下方材料(如硬遮罩113)免于后续制程步骤(如蚀刻)影响。光致抗蚀剂材料可图案化以定义开口121a与121b,以对应之后形成于阶状基板103上的鳍状物位置。
如图4a所示,采用阻绝层117以形成凹陷125a与125b于硬遮罩113中。如图4a所示的一些实施例中,凹陷125a可垂直对准阶状基板103的阶状隆起,因此凹陷125a的一侧包括此阶状隆起。如图4b所示的其他实施例中,凹陷125b可垂直对准阶状基板103的阶状隆起,因此凹陷125b的一侧与较高阶状物130b的顶部边缘一致。如图4c所示的其他实施例中,凹陷125a与125b位于硬遮罩113的两侧,且均不与阶状基板103的阶状隆起一致。在这些实施例中,位于凹陷125a与125b之间的部分硬遮罩113可与阶状隆起重叠。
如图5所示,材料129a与129b可形成于凹陷125a与125b中。在一些实施例中,材料的形成方法可为自凹陷底部(即阶状基板的较高阶状物113a的上表面与较低阶状物113b的上表面)进行磊晶成长。磊晶于凹陷中的材料129a与129b可相同。由于每一凹陷中的材料相同,因此可降低成长材料129a与129b的成本与复杂性。同样地,由于材料相同,因此以一般变数成长的材料129a与129b其成长速率类似。如此一来,阶状基板至个别材料129a与129b的上表面之间的距离,即材料129a与129b的高度几乎相同。当磊晶成长材料时,材料将为结晶。由于阶状基板103包含结晶硅,其有助于作为磊晶材料129a与129b时的晶种。
磊晶的材料129a与129b的高度与宽度取决于鳍状物技术与其应用。举例来说,磊晶的材料129a与129b的成长高度可介于约25nm至约2微米之间,而成长宽度可介于约5nm至约1微米之间。材料129a与129b的高宽比可介于约2:1至约10:1之间。举例来说,一些实施例中磊晶的材料129a与129b的高度可为约30nm,而宽度可为约8nm。
在一些实施例中,材料129a与129b的组成可为硅锗。其他组成如纯锗、III族至V族的元素、或上述的组合亦可作为材料129a与129b,端视应用而定。
在实施例与图4a中的结构一致时,成长在凹陷125a中的材料129a中的应力松弛大于成长在凹陷125b中的材料129b,因此阶状基板103的阶状隆起提供的额外成长表面具有较大的晶格常数,。
当材料129a的晶格常数大于材料129b的晶格常数时,鳍状物可用于不同应用。举例来说,一实施例中含有材料129a的鳍状物可用于n型晶体管,而含有材料129b的鳍状物可用于p型晶体管。材料129a可视作虚拟的基板与应力提供者,以沉积材料于其上。
在其他实施例中,鳍状物可依据所需的应用,用于其他设置。
由于材料129a与129b的磊晶成长受限于凹陷125a与125b两侧上的硬遮罩113,当磊晶成长材料129a与129b时,可能产生向外的横向压力(应力)至硬遮罩113。此向外的压力可能造成或加强靠近成长区的硬遮罩113的密度增加。在图5所示的一些实施例中,上述压力可能影响硬遮罩部分113a的左侧,使靠近材料129a的硬遮罩部分113a具有较高密度。同样地,上述压力可能影响硬遮罩部分113c的右侧,使靠近材料129b的硬遮罩部分113c具有较高密度。由于硬遮罩部分113b位于材料129a与129b之间,因此其承受来自材料129a与129b的压力而具有更高密度。
如图6所示,半导体为主的磊晶133a与133b可分别成长于材料129a与129b上。由于图5的凹陷125a与125b具有不同深度,半导体为主的磊晶将成长超出凹陷以形成晶面部分134a与134b。半导体为主的磊晶亦可称作半导体磊晶,其组成可包含硅、硅锗、锗、锗合金如锗锡、或其他种类的III-V族化合物。材料129a的磊晶与半导体为主的磊晶133a的组成不同,且材料129b的磊晶与半导体为主的磊晶133b的组成不同。通过不同晶格常数的不同材料,可诱导通道区中的拉伸/压缩应力。半导体为主的磊晶133a与133b的宽度依循凹陷125a与125b的轮廓,而半导体为主的磊晶133a与133b的高度可大于磊晶成长材料129a与129b之后的凹陷125a与125b其深度(见图5)。在一些实施例中,半导体为主的磊晶133a并未成长超出凹陷125a。
如图7所示,可平坦化硬遮罩113的上表面,使半导体为主的磊晶133a与133b的上表面与硬遮罩113的上表面共平面。举例来说,上述平坦化步骤可为化学机械研磨制程。平坦化步骤可不移除硬遮罩113,或移除一些硬遮罩113。在一些实施例中,平坦化步骤后的高度h3将小于图3中的厚度h2。在其他实施例中,平坦化步骤后的高度h3可与图3中的厚度h2实质上相同。
磊晶的材料129a与129b如硅锗,将施加压缩应力(正应力值)至与凹陷125a与125b相邻的区域。磊晶的材料129a与129b亦可诱导拉伸应力(负应力值)至其上方的区域(比如半导体为主的磊晶133a与133b)。诱导的拉伸应力可造成通道如鳍状物141a的上方区域中的载子移动。通道如鳍状物141b中半导体为主的磊晶133b的体积与高度,明显小于通道如鳍状物141a中半导体为主的磊晶133a的体积与高度,这将造成用于n型鳍状物(如n型金氧半鳍状物)的应力的半导体为主的磊晶133a与用于p型鳍状物(如p型金氧半鳍状物)的磊晶的材料129b(如硅锗)之间的应力差距。保留于磊晶的材料129b上的半导体为主的磊晶133b,可提供对后续步骤的高温具有较高容忍度的层状物。上述高温的后续步骤(如回火)是用以制作鳍状场效晶体管。
在平坦化步骤后,可移除硬遮罩113以露出鳍状物141a与141b。硬遮罩113的移除方法可采用蚀刻品。蚀刻品可包含湿蚀刻品或干蚀刻品。在一些实施例中,蚀刻硅可采用氧等离子体、氮/氢等离子体、或其他合适等离子体。在一些实施例中,蚀刻品可移除大部分的硬遮罩113,不过仍保留一些硬遮罩113。举例来说,一些实施例之硬遮罩113的密度因图5中磊晶的材料129a与129b而增加,因此蚀刻后仍保留一些高密度硬遮罩137。在一些实施例中,可移除所有硬遮罩113。
在蚀刻硬遮罩113后保留高密度硬遮罩137的实施例中,高密度硬遮罩137可作为隔离区,其性质如同浅沟槽隔离区。在硬遮罩113完全移除的实施例中,可另外沉积或形成隔离材料(如高密度硬遮罩)于鳍状物141a与141b之间。
在一些实施例中,可沉积额外的隔离材料(未图示)于鳍状物141a的右侧与鳍状物141b的左侧。
虽然附图中的隔离区如高密度硬遮罩137具有平坦上表面,且此上表面与磊晶的材料129a与半导体为主的磊晶133a之间的接面一致,但一些实施例的隔离区如高密度硬遮罩137可具有弧状上表面(比如u型剖面的上表面)。在一些实施例中,隔离区如高密度硬遮罩137可具有高度h5,其上表面可高于或低于磊晶的材料129a与半导体为主的磊晶133a之间的接面。在一些实施例中,隔离区如高密度硬遮罩137的上表面低于磊晶的材料129a与半导体为主的磊晶133a之间的接面,且可另外形成隔离材料于隔离区如高密度硬遮罩137上。
图8所示的结构包含通道如鳍状物141a与141b。鳍状物的上表面对准自较低阶状物103a的上表面起算的高度h4。鳍状物141a的总高度为高度h4。鳍状物141b的总高度为高度h3。每一鳍状物均包含相同的材料129a与129b,然而材料129a与129b可具有不同的晶格常数。每一鳍状物亦包含半导体为主的磊晶133a与133b。隔离区如高密度硬遮罩137保留于两个鳍状物之间。在一些实施例中,鳍状物141a可作为n型金氧半的应力硅通道。鳍状物141b可作为p型金氧半的硅锗通道(或其他磊晶材料通道,端视设计与应用而定)。
通过改变不同装置区中的鳍状物高度,可增加接面的制程容忍度,即不同装置区域中的鳍状场效晶体管的鳍状物高度不需一致。当不同装置区中的鳍状场效晶体管具有不同鳍状物高度时,将更易于调整不同装置区中的装置效能。举例来说,一实施例的鳍状物141a为位于装置区中的n型鳍状物,且此装置区与鳍状场效晶体管的较低阶状物103a一致。鳍状物141b为位于另一装置区中的p型鳍状物,且此装置区与鳍状场效晶体管的较高阶状物103b一致。n型的鳍状物141a其有效的鳍状物高度h4,大于p型的鳍状物141b其有效的鳍状物高度h3。综上所述,n型的鳍状物141a与p型的鳍状物141b可用于相同的逻辑区。举例来说,n型的鳍状物141a可为上拉晶体管,而p型的鳍状物141b可为下拉晶体管。与p型的鳍状物141b其较高电子移动率相较,n型的鳍状物141a的较大鳍状物高度可弥补其较低的空穴迁移率。如此一来,可平衡p型的鳍状物141b的效能与n型的鳍状物141a的效能。
在另一例中,一些实施例中的鳍状物141a与141b可用以制作互补式金氧半场效晶体管装置。然而每一鳍状物可包含相同材料,因此可降低互补式金氧半装置的制程复杂度。自图8中的结构形成互补式金氧半装置,可具有阶状基板103的较低阶状物103a定义的n型区,以及阶状基板103的较高阶状物103b定义的p型区。n型区与p型区之间的交界可定义为阶状隆起。
在一些实施例中,可由图8中的结构形成互补式金氧半装置,比如新增栅极绝缘物与栅极于鳍状物及源极/漏极区上。由于鳍状物141a与141b的顶部对齐,因此新增鳍状场效晶体管的额外构件部分的制程,会比在鳍状物141a与141b的顶部不对齐的结构新增额外构件部分的制程简单。
应注意的是,虽然图8中的鳍状场效晶体管结构包含两个鳍状物141a与141b,但此仅用以举例说明。本技术领域中技术人员应理解,在此结构之外仍有许多调整、替换、与变化。举例来说,图8的半导体装置可具有任何数目的鳍状物,端视所需的不同应用与设计而定。
第9至11图是多种其他实施例中,鳍状场效晶体管的额外配置。
图9是一些实施例中的双重互补式金氧半结构。图9的结构可由前述方法形成。图9的结构包含多重的阶状基板103。阶状基板103的组成可为基体结晶基板或其他合适基板如前述。光致抗蚀剂可形成于基板的较高阶状物103b上,并蚀刻基板以形成凹陷于阶状基板的较低阶状物上。可移除光致抗蚀剂,再形成硬遮罩于阶状基板上。硬遮罩可形成于基板上,其形成方法与材料可与前述图3及相关内容一致。光致抗蚀剂层可形成于硬遮罩上并图案化,以形成开口对应图9中的鳍状物141a与141b。
硬遮罩可向下凹陷至阶状基板的表面,此制程可与前述图4及相关内容一致。图9的磊晶的材料129a与129b可成长于凹陷中,此制程可与前述图5及相关内容一致。磊晶的材料129a的晶格常数可大于磊晶的材料129b的晶格常数。半导体为主的磊晶133a与133b可各自成长于材料129a与129b上,此制程可与前述图6及相关内容一致。半导体为主的磊晶133a与133b可成长超出硬遮罩,以形成高于硬遮罩的晶面结构。可平坦化上述结构以移除成长超出硬遮罩的半导体为主的磊晶133a与133b,使半导体为主的磊晶133a与133b的上表面对齐。
接着可移除硬遮罩,并保留高密度硬遮罩137于鳍状物141a与141b之间,如前述图8及相关内容。图9的较低阶状物103a定义的区域具有宽度w1,其可比图9所示的尺寸较宽或较窄。举例来说,图10所示的另一实施例中,宽度w2明显小于宽度w1。另一方面,图10所示的结构其形成方法,可与前述图9及相关内容一致。
图11是一些实施例中的双互补式金氧半结构。图11的结构的形成方法,可与前述方法(如前述图9及其相关内容)类似。图11与图9的结构类似,差别在于蚀刻基板而成的较低阶状物103a,位于鳍状场效晶体管结构的外侧而非内侧。图11的结构包含多重的阶状基板103与四个鳍状场效晶体管的鳍状物,其形成方法可与前述图9及相关内容一致。较高阶状物103b的剖面宽度可大于或小于附图中的宽度,这与图10中较低阶状物103a的宽度类似。
在一些实施例中,第9与11图的实施例可结合以形成其他的阶状基板。
本公开实施例的优点包含鳍状场效晶体管结构中的每一鳍状物可具有不同应力值,且这些鳍状物可由相同材料及相同制程步骤所形成。此外,一些实施例中的一鳍状物的晶格常数,可不同于另一鳍状物中相同材料的晶格常数。鳍状场效晶体管可提供用于n型金氧半装置的n型鳍状物通道,以及用于p型金氧半装置的p型鳍状物通道,两者可用于提供互补式金氧半鳍状场效晶体管装置。最后形成的鳍状物结构可具有不同的鳍状物高度,其具有不同的应力值与拉伸强度。鳍状物结构可用于形成半导体装置,其形成方法是通过新增栅极介电物/绝缘物与栅极材料(垂直于鳍状物并位于鳍状物上)。此外可新增源极/漏极区。在一些实施例中,鳍状物的源极区(或漏极区)可耦接在一起,端视应用而定。
在一些实施例中,结构可包含阶状的结晶基板,其包含较高阶状物、较低阶状物、与阶状隆起。第一鳍状物可包含具有第一晶格常数的结晶结构。第一鳍状物形成于较低阶状物上。第二鳍状物可包含具有第二晶格常数的结晶结构,且第一晶格常数不同于第二晶格常数。第二鳍状物可形成于较高阶状物上且与第一鳍状物分隔。
在一些实施例中,上述结构的第一鳍状物的上表面与第二鳍状物的上表面齐平。
在一些实施例中,上述结构还包括隔离区形成于第一鳍状物与第二鳍状物之间,且隔离区包含隔离材料。
在一些实施例中,上述结构的第一鳍状物的一侧接触阶状隆起。
在一些实施例中,上述结构的第一鳍状物包含第一磊晶材料,且第二鳍状物包含第一磊晶材料。
在一些实施例中,上述结构的第一鳍状物中的第一磊晶材料具有第一晶格常数,而第二鳍状物中的第一磊晶材料具有第二晶格常数。
在一些实施例中,上述结构的第一鳍状物包含第二磊晶材料,第二鳍状物包含第二磊晶材料,且第二磊晶材料为半导体为主的材料。
在一些实施例中,上述结构的第一磊晶材料为硅锗,而第二磊晶材料为硅。
在一些实施例中,上述结构的第一鳍状物包含n型通道,而第二鳍状物包含p型通道,其中第一鳍状物的高度大于第二鳍状物的高度。
在一些实施例中,上述结构的第一鳍状物包含应力的硅通道,而第二鳍状物包含硅锗为主的通道。
在一些实施例中,半导体结构可包括第一鳍状物与第二鳍状物。第一鳍状物可具有自基板测量的第一高度。第二鳍状物可具有自基板测量的第二高度。第一高度可大于第二高度。或者换言之,第一鳍状物可高于第二鳍状物。第一鳍状物的上表面可与第二鳍状物的上表面齐平。
在一些实施例中,上述半导体结构的第一鳍状物与第二鳍状物包含相同材料。
在一些实施例中,上述半导体结构的相同材料是由磊晶成长而成。
在一些实施例中,上述半导体结构的第一鳍状物具有第一晶格常数,而第二鳍状物具有第二晶格常数,且第一晶格常数不同于第二晶格常数。
在一些实施例中,方法包括:蚀刻基板以形成阶状基板,其具有较高阶状物与较低阶状物。可沉积硬遮罩于阶状基板上。可形成第一凹陷与第二凹陷于硬遮罩中,第一凹陷位于较低阶状物上,而第二凹陷位于较高阶状物上。可磊晶成长第一磊晶材料于第一凹陷与第二凹陷中。可移除硬遮罩。
在一些实施例中,上述方法还包括:磊晶成长第二磊晶材料于第一凹陷与第二凹陷中,且第二磊晶材料的晶面顶部凸起超出硬遮罩;以及平坦化第二磊晶材料,使第二磊晶材料之上表面齐平。
在一些实施例中,上述方法的第一凹陷中的第一磊晶材料具有第一晶格常数,而第二凹陷中的第一磊晶材料具有第二晶格常数,且第一晶格常数不同于第二晶格常数。
在一些实施例中,上述方法移除硬遮罩之步骤包括:蚀刻硬遮罩,并保留部分的硬遮罩于第一凹陷中的第一磊晶材料与第二凹陷中的第一磊晶材料之间。
在一些实施例中,上述方法的第一磊晶材料为硅锗,而第二磊晶材料为硅。
在一些实施例中,上述方法的第一凹陷的侧必具有较高阶状物的阶状隆起。
上述实施例之特征有利于本技术领域中技术人员理解本公开。本技术领域中技术人员应理解可采用本公开作基础,设计并变化其他制程与结构以完成上述实施例之相同目的及/或相同优点。本技术领域中技术人员亦应理解,这些等效置换并未脱离本公开构思构思与实施方式,并可在未脱离本公开之构思与实施方式的前提下进行改变、替换、或变动。
Claims (34)
1.一种半导体结构,包括:
一阶状的结晶基板,其包含一较高阶状物、一较低阶状物、与一阶状隆起;
一第一鳍状物,包含具有一第一晶格常数的第一结晶结构,且该第一鳍状物形成于该较低阶状物上;以及
一第二鳍状物,包含具有一第二晶格常数的第二结晶结构,其中该第一结晶结构的材料与该第二结晶结构的材料相同,且该第一晶格常数不同于该第二晶格常数,且该第二鳍状物形成于该较高阶状物上且与该第一鳍状物分隔。
2.如权利要求1所述的半导体结构,其中该第一鳍状物的上表面与该第二鳍状物的上表面齐平。
3.如权利要求1所述的半导体结构,还包括一隔离区形成于该第一鳍状物与该第二鳍状物之间,且该隔离区包含隔离材料。
4.如权利要求1所述的半导体结构,其中该第一鳍状物的一侧接触该阶状隆起。
5.如权利要求1所述的半导体结构,其中该第一鳍状物包含一第一磊晶材料,且该第二鳍状物包含该第一磊晶材料。
6.如权利要求5所述的半导体结构,其中该第一鳍状物中的该第一磊晶材料具有该第一晶格常数,而该第二鳍状物中的该第一磊晶材料具有该第二晶格常数。
7.如权利要求5所述的半导体结构,其中该第一鳍状物包含一第二磊晶材料,第二鳍状物包含该第二磊晶材料,且该第二磊晶材料为半导体为主的材料。
8.如权利要求7所述的半导体结构,其中该第一磊晶材料为硅锗,而该第二磊晶材料为硅。
9.如权利要求8所述的半导体结构,其中该第一鳍状物包含一n型通道,而该第二鳍状物包含一p型通道,其中该第一鳍状物的高度大于该第二鳍状物的高度。
10.如权利要求1所述的半导体结构,其中该第一鳍状物包含应力的硅通道,而该第二鳍状物包含硅锗为主的通道。
11.一种半导体结构,包括:
一第一鳍状物,具有自一基板测量的一第一高度,其中该第一鳍状物包括一第一材料及位于该第一材料上的一第一半导体磊晶;以及
一第二鳍状物,具有自基板测量的一第二高度,其中该第一高度大于该第二高度,且该第一鳍状物的上表面与该第二鳍状物的上表面齐平,其中该第二鳍状物包括一第二材料及位于该第二材料上的一第二半导体磊晶,其中该第一材料的底表面低于该第二材料的底表面,且该第一材料的顶表面低于该第二材料的顶表面。
12.如权利要求11所述的半导体结构,其中该第一鳍状物与该第二鳍状物包含相同材料。
13.如权利要求12所述的半导体结构,其中相同材料是由磊晶成长而成。
14.如权利要求11所述的半导体结构,其中该第一鳍状物具有一第一晶格常数,该第二鳍状物具有一第二晶格常数,且该第一晶格常数不同于该第二晶格常数。
15.一种半导体结构的形成方法,包括:
蚀刻一基板以形成一阶状基板,其具有一较高阶状物与一较低阶状物;
沉积一硬遮罩于该阶状基板上;
形成一第一凹陷与一第二凹陷于该硬遮罩中,该第一凹陷位于该较低阶状物上,而该第二凹陷位于该较高阶状物上;
磊晶成长一第一磊晶材料于该第一凹陷与该第二凹陷中;
磊晶成长一第二磊晶材料于该第一凹陷与该第二凹陷中,且该第二磊晶材料的晶面顶部凸起超出该硬遮罩;
平坦化该第二磊晶材料,使该第二磊晶材料之上表面齐平;以及
移除该硬遮罩。
16.如权利要求15所述的半导体结构的形成方法,其中该第一凹陷具有一第一侧壁于该较高阶状物上,以及一第二侧壁于该较低阶状物上。
17.如权利要求15所述的半导体结构的形成方法,其中该第一凹陷中的该第一磊晶材料具有一第一晶格常数,该第二凹陷中的该第一磊晶材料具有一第二晶格常数,且该第一晶格常数不同于该第二晶格常数。
18.如权利要求15所述的半导体结构的形成方法,其中移除该硬遮罩之步骤包括:蚀刻该硬遮罩,并保留部分的该硬遮罩于该第一凹陷中的该第一磊晶材料与该第二凹陷中的该第一磊晶材料之间。
19.如权利要求15所述的半导体结构的形成方法,其中该第一磊晶材料为硅锗,而该第二磊晶材料为硅。
20.如权利要求15所述的半导体结构的形成方法,其中该第一凹陷的侧壁具有该较高阶状物的一阶状隆起。
21.一种半导体结构的形成方法,包括:
蚀刻一基板以形成一阶状基板,其包含一较上阶状物与一较下阶状物;
沉积一第一材料于该阶状基板上;
蚀刻一第一凹陷与一第二凹陷于该第一材料中;
成长一第一鳍状物于该第一凹陷中,该第一鳍状物包括一第一晶格常数的一第一结晶结构,且该第一鳍状物形成于该较下阶状物上;
成长一第二鳍状物于该第二凹陷中,该第二鳍状物包括一第二晶格常数的一第二结晶结构,该第二晶格常数与该第一晶格常数不同,且该第二鳍状物形成于该较上阶状物上并与该第一鳍状物分隔;
平坦化该第一材料;以及
移除该第一材料的至少一部分 。
22.如权利要求21所述的半导体结构的形成方法,其中该第一鳍状物的上表面与该第二鳍状物的上表面齐平。
23.如权利要求21所述的半导体结构的形成方法,其中移除该第一材料的至少一部分之后,该第一材料的一第二部分保留于该第一鳍状物与该第二鳍状物之间,且该第一材料的该第二部分包括一隔离区。
24.如权利要求21所述的半导体结构的形成方法,其中该第一鳍状物的一侧接触该较上阶状物与该较下阶状物。
25.如权利要求21所述的半导体结构的形成方法,其中该第一鳍状物包括一第一磊晶组成,且其中该第二鳍状物包括该第一磊晶组成。
26.如权利要求25所述的半导体结构的形成方法,其中成长该第一鳍状物的步骤包括:
磊晶成长该第一磊晶组成于该第一凹陷中;以及
磊晶成长一第二磊晶组成于该第一凹陷中,且该第二磊晶组成接触该第一磊晶组成;以及
其中成长该第二鳍状物的步骤包括:
磊晶成长该第一磊晶组成于该第二凹陷中;以及
磊晶成长该第二磊晶组成于该第二凹陷中,且该第二磊晶组成接触该第一磊晶组成,
其中该第二磊晶组成与该第一磊晶组成不同。
27.如权利要求26所述的半导体结构的形成方法,其中该第一磊晶组成为硅锗,而第二磊晶组成为硅。
28.如权利要求27所述的半导体结构的形成方法,其中该第一鳍状物包括一n型 通道,该第二鳍状物包括一p型通道,其中该第一鳍状物的高度大于该第二鳍状物的高度。
29.如权利要求21所述的半导体结构的形成方法,其中该第一鳍状物包括一应力的硅通道,而该第二鳍状物包括一硅锗通道。
30.一种半导体结构的形成方法,包括:
形成一第一鳍状物于一基板上,且该第一鳍状物具有自该基板的上表面测量的一第一高度,其中该第一鳍状物包括一第一材料及位于该第一材料上的一第一半导体磊晶;以及
形成一第二鳍状物于该基板上,且该第二鳍状物具有自该基板的上表面测量的一第二高度,其中该第二鳍状物包括一第二材料及位于该第二材料上的一第二半导体磊晶,其中该第一材料的底表面未齐平于该第二材料的底表面,且该第一材料的顶表面未齐平于该第二材料的顶表面;其中该基板的上表面为一阶状表面,其中该第一高度大于该第二高度,其中该第一鳍状物的上表面与该第二鳍状物的上表面齐平,且其中该第一鳍状物的较上部分具有第一晶格常数而该第二鳍状物的较上部分具有一第二晶格常数,而该第一晶格常数与该第二晶格常数不同。
31.如权利要求30所述的半导体结构的形成方法,其中该第一鳍状物与该第二鳍状物包括相同材料。
32.如权利要求30所述的半导体结构的形成方法,还包括:
移除横向围绕该第一鳍状物与该第二鳍状物的一遮罩材料,且在移除该遮罩材料之后,一遮罩材料保留物位于该第一鳍状物与该第二鳍状物之间。
33.如权利要求30所述的半导体结构的形成方法,其中形成该第一鳍状物的步骤包括形成一第一半导体材料,其具有自该基板的上表面测量的一第三高度,其中形成该第二鳍状物的步骤包括形成该第一半导体材料,其具有自该基板的上表面测量的一第四高度,其中该第三高度与该第四高度相同。
34.如权利要求33所述的半导体结构的形成方法,其中形成该第一鳍状物的步骤更包括形成一第二半导体材料于该第一鳍状物的该第一半导体材料上,且该第一鳍状物的该第二半导体材料具有自该第一鳍状物的该第一半导体材料的上表面测量的一第五高度,其中形成该第二鳍状物的步骤更包括形成该第二半导体材料于该第二鳍状物的该第一半导体材料上,且该第二鳍状物的该第二半导体材料具有自该第二鳍状物的该第一半导体材料的上表面测量的一第六高度,其中该第五高度与该第六高度不同。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/332,055 US10510618B2 (en) | 2016-10-24 | 2016-10-24 | FinFET EPI channels having different heights on a stepped substrate |
| US15/332,055 | 2016-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107978637A CN107978637A (zh) | 2018-05-01 |
| CN107978637B true CN107978637B (zh) | 2022-11-18 |
Family
ID=61969784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710202281.2A Active CN107978637B (zh) | 2016-10-24 | 2017-03-30 | 半导体结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US10510618B2 (zh) |
| CN (1) | CN107978637B (zh) |
| TW (1) | TWI722155B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10510618B2 (en) * | 2016-10-24 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET EPI channels having different heights on a stepped substrate |
| US10043900B1 (en) * | 2017-03-20 | 2018-08-07 | International Business Machines Corporation | Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths |
| CN115527942A (zh) * | 2021-06-24 | 2022-12-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US20240304522A1 (en) * | 2023-03-06 | 2024-09-12 | Nanya Technology Corporation | Circuit structure including at least one air gap and method for manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201637211A (zh) * | 2015-04-08 | 2016-10-16 | 聯華電子股份有限公司 | 具有鰭狀結構的半導體裝置的製造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7667271B2 (en) | 2007-04-27 | 2010-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field-effect transistors |
| US8440517B2 (en) | 2010-10-13 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET and method of fabricating the same |
| US8497528B2 (en) | 2010-05-06 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a strained structure |
| US9245805B2 (en) | 2009-09-24 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Germanium FinFETs with metal gates and stressors |
| US8362575B2 (en) | 2009-09-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the shape of source/drain regions in FinFETs |
| US8610240B2 (en) | 2009-10-16 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with multi recessed shallow trench isolation |
| US9087725B2 (en) * | 2009-12-03 | 2015-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin height and EPI height setting |
| US8729627B2 (en) | 2010-05-14 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel integrated circuit devices |
| US8796759B2 (en) | 2010-07-15 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) device and method of manufacturing same |
| US8367498B2 (en) | 2010-10-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) device and method of manufacturing same |
| US8962400B2 (en) | 2011-07-07 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-situ doping of arsenic for source and drain epitaxy |
| US8841701B2 (en) | 2011-08-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device having a channel defined in a diamond-like shape semiconductor structure |
| US8723272B2 (en) | 2011-10-04 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
| US8723236B2 (en) | 2011-10-13 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
| US8748989B2 (en) * | 2012-02-28 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field effect transistors |
| US8847293B2 (en) | 2012-03-02 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate structure for semiconductor device |
| US8836016B2 (en) | 2012-03-08 | 2014-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods with high mobility and high energy bandgap materials |
| US8785285B2 (en) | 2012-03-08 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
| US8680576B2 (en) | 2012-05-16 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device and method of forming the same |
| US8729634B2 (en) | 2012-06-15 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with high mobility and strain channel |
| US8766363B2 (en) * | 2012-11-07 | 2014-07-01 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
| US8987823B2 (en) * | 2012-11-07 | 2015-03-24 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
| US8809139B2 (en) | 2012-11-29 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-last FinFET and methods of forming same |
| US8853025B2 (en) | 2013-02-08 | 2014-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET/tri-gate channel doping for multiple threshold voltage tuning |
| US9093514B2 (en) | 2013-03-06 | 2015-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained and uniform doping technique for FINFETs |
| US9741623B2 (en) * | 2015-08-18 | 2017-08-22 | Globalfoundries Inc. | Dual liner CMOS integration methods for FinFET devices |
| US10510618B2 (en) * | 2016-10-24 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET EPI channels having different heights on a stepped substrate |
-
2016
- 2016-10-24 US US15/332,055 patent/US10510618B2/en active Active
-
2017
- 2017-03-28 TW TW106110273A patent/TWI722155B/zh active
- 2017-03-30 CN CN201710202281.2A patent/CN107978637B/zh active Active
-
2019
- 2019-11-26 US US16/696,327 patent/US11545399B2/en active Active
-
2023
- 2023-01-03 US US18/149,495 patent/US12402393B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201637211A (zh) * | 2015-04-08 | 2016-10-16 | 聯華電子股份有限公司 | 具有鰭狀結構的半導體裝置的製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20230154802A1 (en) | 2023-05-18 |
| CN107978637A (zh) | 2018-05-01 |
| US11545399B2 (en) | 2023-01-03 |
| US20200098645A1 (en) | 2020-03-26 |
| TW201824556A (zh) | 2018-07-01 |
| US12402393B2 (en) | 2025-08-26 |
| US20180114729A1 (en) | 2018-04-26 |
| US10510618B2 (en) | 2019-12-17 |
| TWI722155B (zh) | 2021-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI755379B (zh) | 鰭狀場效電晶體結構與其形成方法 | |
| US10622464B2 (en) | Integrated circuit structure with substrate isolation and un-doped channel | |
| TWI622129B (zh) | 半導體結構及其製造方法 | |
| US9337195B2 (en) | Semiconductor devices and methods of manufacture thereof | |
| TWI672736B (zh) | 半導體結構及其製作方法 | |
| CN103489784B (zh) | 具有改良的栅极高度均匀性的半导体装置及其制造方法 | |
| US12402393B2 (en) | FinFET EPI channels having different heights on a stepped substrate | |
| TWI505349B (zh) | 製造半導體裝置之方法 | |
| CN106653751A (zh) | 半导体器件及其制造方法 | |
| US10497810B2 (en) | Method for fabricating semiconductor device | |
| TW202032634A (zh) | 半導體裝置的製作方法 | |
| US20150123211A1 (en) | NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE | |
| TWI569329B (zh) | 半導體裝置之製造方法 | |
| US8017472B2 (en) | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof | |
| TW202201782A (zh) | 半導體裝置 | |
| TWI807762B (zh) | 半導體裝置的製作方法 | |
| TW202310064A (zh) | 半導體裝置的製作方法 | |
| CN109841527B (zh) | 半导体结构及其形成方法 | |
| CN118610268A (zh) | 一种半导体结构及其制备方法 | |
| TW201729254A (zh) | 修飾磊晶成長形狀的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TG01 | Patent term adjustment | ||
| TG01 | Patent term adjustment |