CN107968086B - 瞬态电压抑制器装置 - Google Patents

Abstract

本发明涉及一种瞬态电压抑制器装置，包括多个输入输出接脚、多个接地接脚以及基板。基板包括承载部以及多个区隔部。承载部用以承载一芯片，区隔部由承载部延伸而形成，且分别设置于各输入输出接脚及各接地接脚间。芯片分别电性连接输入输出接脚及接地接脚，且区隔部与输入输出接脚及接地接脚电性绝缘。本发明可降低输入输出接脚与接地接脚间的等效电容的电容值。

Description

瞬态电压抑制器装置

技术领域

本发明涉及一种瞬态电压抑制器，尤其涉及一种瞬态电压抑制器装置。

背景技术

请参照图1，图1示出现有技术的芯片封装结构图。封装结构100用以封装芯片110，芯片110例如为瞬态电压抑制(Transient Voltage Suppressors,TVS)芯片。封装结构100包括多个接地接脚GP以及多个输入输出接脚IO1～IO4。芯片110上具有多个焊垫，并分别通过打线连接至接地接脚GP以及输入输出接脚IO1～IO4。为节省封装成本，现有技术的封装结构100中接地接脚GP与导线架111一体化，以节省芯片110与接地接脚GP间打线的数量。

在现有的封装结构100中，各个输入输出接脚IO1～IO4与相邻的接地接脚GP间会产生多个寄生电容。以输入输出接脚IO3为范例，输入输出接脚IO3与相邻的接地接脚GP间产生多个寄生电容C1～C3。寄生电容C1～C3并联耦接于输入输出接脚IO3以及接地接脚GP间。输入输出接脚IO3以及接地接脚GP间因为寄生电容的效应，会产生不可忽略的等效电容值。如此一来输入输出接脚IO3所接收的信号可能会受寄生电容C1～C3影响而失真，降低信号传输的质量。

在另一方面，随着封装结构100的接脚的数量需求越多，而接脚间的间隙越窄的条件下，上述的寄生电容所产生的等效电容值也越大，信号传输的质量也随之降低。

发明内容

本发明提供一种瞬态电压抑制器装置，其芯片封装结构可降低输入输出接脚与接地接脚间的等效电容的电容值。

本发明的瞬态电压抑制器装置包括多个输入输出接脚、多个接地接脚以及基板。基板包括承载部以及多个区隔部。承载部用以承载芯片，区隔部由承载部延伸而形成，且分别设置于各输入输出接脚及各接地接脚间。上述芯片分别电性连接输入输出接脚及接地接脚，且区隔部与输入输出接脚及接地接脚电性绝缘。

在本发明的一实施例中，上述的各输入输出接脚与区隔部间形成至少一第一电容，区隔部与各些接地接脚间则形成多数个第二电容。至少一第一电容与各第二电容串联耦接。

在本发明的一实施例中，基板还包括接地部，部分的上述多个接地接脚与接地部为一体成型，以设置在基板上。

在本发明的一实施例中，上述的芯片具有多个输入输出焊垫以及多个接地焊垫。输入输出焊垫以及接地焊垫通过打线的方式分别与输入输出接脚以及接地接脚电性连接。

基于上述，本发明通过芯片封装结构的导电基板中提供区隔部，并使任一输入输出接脚与接地接脚间都被电性浮置的区隔部以进行区隔。如此一来，输入输出接脚、区隔部以及接地接脚间可形成串接的电容，以降低输入输出接脚与接地接脚间的寄生电容的电容值，以降低信号在输入输出接脚上传输时所产生的信号衰减。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出现有技术的芯片封装结构图。

图2示出本发明一实施例的瞬态电压抑制器装置的示意图。

图3A示出本发明图2实施例的瞬态电压抑制器装置200中的寄生电容示意图。

图3B则示出图3A中线段A-A’处的剖面图。

图4示出本发明图2～图3实施例的瞬态电压抑制器装置的制造方法的示意图。

图5A示出本发明又一实施例的瞬态电压抑制器装置的示意图。

图5B则示出图5A中的线段B-B’的剖面图。

附图标号说明：

100：封装结构；

C1～C8：寄生电容；

200、500：瞬态电压抑制器装置；

IO1～IO4：输入输出接脚；

GP、GP1-GP6：接地接脚；

210、510：基板；

211：承载部；

111：导线架；

110、220：芯片；

212、212-1～212-4、512、512-1～512-4：区隔部；

PD1～PD4：接地焊垫；

PD5～PD8：输入输出焊垫；

A-A’、B-B’：线段；

221、222：接地部；

401～404：导线架；

B1～B4：导电凸块；

SW：切割道。

具体实施方式

请参照图2，图2示出本发明一实施例的瞬态电压抑制器装置的示意图。瞬态电压抑制器装置200包括多个输入输出接脚IO1～IO4、多个接地接脚GP1-GP6以及基板210。基板210包括承载部211以及区隔部212。承载部211用以承载芯片220，在本实施例中，基板210可以为导电基板或导线架，芯片220可以为瞬态电压抑制(Transient Voltage Suppressors,TVS)芯片。区隔部212则设置于各输入输出接脚IO1～IO4及接地接脚GP1-GP6间。区隔部212呈电性浮置(floated)状态。所谓的电性浮置表示区隔部212未被施加任何形式的电压。

在本实施例中，区隔部212与承载部211相耦接，并自承载部211向外延伸。区隔部212可以多指状(或鱼骨状)的方式设置，并配置在各输入输出接脚IO1～IO4及相邻的接地接脚GP1-GP6间。以输入输出接脚IO1为范例，输入输出接脚IO1与相邻的接地接脚GP1以及GP2间皆具有区隔部以进行分隔。各区隔部与输入输出接脚IO1～IO4及接地接脚GP1-GP6皆电性绝缘。

在另一方面，芯片220被配置在承载部211上，而芯片220的基底可与承载部211电性绝缘。芯片220的第一表面具有多个焊垫，接地焊垫PD1～PD4通过多条封装导线分别电性耦接至接地接脚GP1、GP2、GP3及GP5，而输入输出焊垫PD5～PD8则通过多条封装导线分别电性耦接至输入输出接脚IO1～IO4。

瞬态电压抑制器装置200可以包括封装盖体，以覆盖输入输出接脚IO1～IO4、接地接脚GP1～GP6、导电基板210以及芯片220。

以下请同步参照图3A以及图3B，图3A示出本发明图2实施例的瞬态电压抑制器装置200中的寄生电容示意图，图3B则示出图3A中线段A-A’处的剖面图。在图3A中，通过与各输入输出接脚及接地接脚电位相异(例如电性浮置)的区隔部，多个寄生电容分别形成在输出输入接脚IO1～IO4与相邻的区隔部212-1～212-4间以及接地接脚GP1～GP6与相邻的区隔部212-1～212-4间。

在图3B中，以线段A-A’为依据，接地接脚GP6与区隔部212-1间形成寄生电容C1；区隔部212-1与输入输出接脚IO3间形成寄生电容C2；输入输出接脚IO3与区隔部212-2间形成寄生电容C3；区隔部212-2与接地接脚GP5间形成寄生电容C4；接地接脚GP5与区隔部212-3间形成寄生电容C5；区隔部212-3与输入输出接脚IO4间形成寄生电容C6；输入输出接脚IO4与区隔部212-4间形成寄生电容C7；区隔部212-4则与接地接脚GP4间形成寄生电容C8。

通过在各输入输出接脚及接地接脚间设置与其电位相异(例如电性浮置)的区隔部，可使输入输出接脚及与其相邻的接地接脚间的寄生电容变为两个串连耦接的寄生电容。以输出输入接脚IO3为范例，输出输入接脚IO3与接地接脚GP6间包括两个串联耦接的寄生电容C2及C1，而输出输入接脚IO3与接地接脚GP5间则包括两个串联耦接的寄生电容C3及C4。输出输入接脚IO3与接地端间的等效电容值CE可表示为：

在此算式中，CDIE为芯片220所提供的寄生电容。

由上述的说明可以得知，输出输入接脚IO1～IO4与接地端间的寄生电容的等效电容值可以有效的被降低，因此，输出输入接脚IO1～IO4上的信号因寄生电容而产生的失真状态也可以大幅的被改善。

在另一方面，为降低芯片220与接地接脚GP1～GP6接脚间的封装导线的数量，本发明实施例中的瞬态电压抑制器装置200中可设置一个或多个接地部221及222。接地接脚GP1～GP6中的部分接地接脚，例如接地接脚GP1以及GP6，相互连接至接地部221，而接地接脚GP1～GP6中的另一部分接地接脚，例如接地接脚GP3以及GP4，则相互连接至接地部222。当芯片420上的接地焊垫需电性连接至接地接脚GP1及GP6时，可通过一条封装导线使接地焊垫电性连接至接地部221，如此一来，就可以使芯片220上的接地焊垫通过一条封装导线电性耦接至接地接脚GP1及GP6。接地部221、222的设置也可以增加接地接脚GP1以及GP6以及接地接脚GP3以及GP4的可连接范围。连接至接地接脚GP1、GP6、GP3以及GP4的封装导线的长度可以被缩短，降低封装导线所可能产生的电感效应。

在瞬态电压抑制器装置200中，接地部221与接地接脚GP1以及GP6可以通过相同的材质的单一导电金属层以一体成型的方式来建构。接地部222与接地接脚GP3以及GP4也可以通过相同的材质的单一导电金属层以一体成型的方式来建构。也就是说，接地部221、222的设置并不会增加瞬态电压抑制器装置200制造上的复杂度。

以下请参照图4，图4示出本发明图2～图3实施例的瞬态电压抑制器装置的制造方法的示意图。在图4中，导线架数组包含多个导线架401～404。在制造瞬态电压抑制器装置的过程中，多个芯片分别被承载在导线架401～404中，并经过打线、封胶的制程后，再沿切割线(附图中的虚线)间所形成的切割道SW进行切割并可获得多个瞬态电压抑制器装置。

以下请参照图5A以及图5B，图5A示出本发明又一实施例的瞬态电压抑制器装置的示意图，图5B则示出图5A中的线段B-B’的剖面图。在图5A中，芯片520以覆晶封装(flip-chip)的方式配置在瞬态电压抑制器装置500中。覆晶封装是一种直接将芯片连接在基板上的封装技术，在封装的过程中，芯片被翻转，让芯片主动面的焊垫直接与基板上的线路图样(例如PCB电路板的印刷电路)连接。

瞬态电压抑制器装置500包括基板510，基板510则包括接地接脚GP1～GP6、输入输出接脚IO1～IO4以及区隔部512。区隔部512包含多个分支512-1～512-4。输入输出接脚IO1～IO4分别通过区隔部512-1～512-4以与邻近的接地接脚GP1～GP6区隔。各区隔部512-1～512-4与输入输出接脚IO1～IO4及接地接脚GP1-GP6皆电性绝缘，且没有被施加任何形式的电压而呈现电压浮置的状态。因此，各输入输出接脚IO1～IO4与接地端间的寄生电容所提供的等效电容值可以减小。

芯片520上的接地焊垫PD1～PD4、PD9、PD10以及输入输出焊垫PD5-PD8与接地接脚GP1～GP6以及输入输出接脚IO1～IO4贴合。以线段B-B’为依据，在图5B中，接地焊垫PD10、输出输入焊垫PD8、接地焊垫PD4、输出输入焊垫PD7以及接地焊垫PD9分别通过导电凸块B1～B4电性耦接至接地接脚GP6、输入输出接脚IO3、接地接脚GP5、输入输出接脚IO4以及接地接脚GP4。

在本实施例的结构下，接地接脚GP6与区隔部512-1间形成寄生电容C1；区隔部512-1与输入输出接脚IO3间形成寄生电容C2；输入输出接脚IO3与区隔部512-2间形成寄生电容C3；区隔部512-2与接地接脚GP5间形成寄生电容C4；接地接脚GP5与区隔部512-3间形成寄生电容C5；区隔部512-3与输入输出接脚IO4间形成寄生电容C6；输入输出接脚IO4与区隔部512-4间形成寄生电容C7；区隔部512-4则与接地接脚GP4间形成寄生电容C8。也就是说，任一输入输出接脚与接地端间可包括两个串接的寄生电容，可降低任一输入输出接脚与接地端间寄生电容所提供的等效电容值。

导电凸块B1～B4可以是金凸块、锡铅球，或也可以是本领域具通常知识者所熟知可用于覆晶封装中进行电性连接的任意材质的导电凸块。

综上所述，本发明提供电性浮置的区隔部，配置在各输入输出接脚及接地接脚间。如此一来，各输入输出接脚及接地接脚间通过与其电位相异(即：电性浮置)的区隔部，会产生多个串联的寄生电容，可有效降低各输入输出接脚及接地端间的寄生电容所产生的等效电容值。并且可降低输入输出接脚上传输的信号受到寄生电容的影响而生失真的程度，以提升信号传输的准确性。

以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (3)

1.一种瞬态电压抑制器装置，其特征在于，所述瞬态电压抑制器装置包括：

多个输入输出接脚；

多个接地接脚；以及

基板，包括：

承载部，承载芯片；及

多个区隔部，由所述承载部延伸而形成，且分别设置于各所述输入输出接脚及各所述接地接脚间，

其中所述芯片分别电性连接所述多个输入输出接脚及所述多个接地接脚，所述多个区隔部未被施加电压以呈电性浮置状态，且所述多个区隔部与所述多个输入输出接脚及所述多个接地接脚电性绝缘，

其中各所述输入输出接脚与所述区隔部间形成至少一第一电容，所述区隔部与各所述多个接地接脚间形成多个第二电容，所述至少一第一电容与各所述第二电容串联耦接。

2.根据权利要求1所述的瞬态电压抑制器装置，其特征在于，所述基板还包括一接地部，部分的所述多个接地接脚与所述接地部为一体成型。

3.根据权利要求1所述的瞬态电压抑制器装置，其特征在于，所述芯片具有多个输入输出焊垫以及多数个接地焊垫，所述多个输入输出焊垫以及所述多个接地焊垫通过打线的方式分别与所述多个输入输出接脚以及所述多个接地接脚电性连接。