CN107946245A - 一种阵列基板及其制备方法 - Google Patents
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Abstract
本发明提供了一种阵列基板及其制备方法。通过这种方法，本发明使用六道掩膜工艺形成阵列基板，相较于现有技术中的至少九道掩膜工艺，减少了掩膜工艺的次数，提高了生产效率，降低了生产成本，且省去了退火的工艺步骤，消除了退火工艺中氢爆的危险。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制备方法。
背景技术
AMOLED(有源矩阵有机发光二极管)因为具备轻薄、省电、固态显示、高频、主动发光、对比度高等特性，而越来越多的被使用，因此，作为AMOLED关键技术中的薄膜晶体管的制备也成为AMOLED制程中的重中之重。
现有技术中，AMOLED的薄膜晶体管一般通过至少九道掩膜工艺才能形成顶栅低温多晶硅薄膜晶体管，而至少九道的掩膜工艺导致薄膜晶体管的制备效率低、成本高。
发明内容
本发明主要是提供一种阵列基板及其制备方法，旨在解决阵列基板的掩膜工艺过多而使得阵列基板的制备效率低、成本高的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板的制备方法，所述方法包括：在基板上形成导体层，并通过第一道掩膜工艺使得所述导体层形成第一源漏极导体区、第二源漏极导体区及像素电极区；通过第二道掩膜工艺使得所述第一源漏极导体区形成第一半导体区、所述第二源漏极导体区形成第二半导体区；在所述导体层上形成介电层；在所述介电层上通过第三道掩膜工艺形成栅极图案层；形成覆盖所述栅极图案层的保护层，并通过第四道掩膜工艺形成与所述第一源漏极导体区连通的第一过孔及与所述第二源漏极导体区连通的第二过孔；通过第五道掩膜工艺在所述第一过孔及所述第二过孔中形成连接所述第一源漏极导体区与所述第二源漏极导体区的第一连接图案层；在所述保护层上形成钝化层并通过第六道掩膜工艺裸漏至少部分所述像素电极区。。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种阵列基板，所述阵列基板包括薄膜晶体管区及像素电极区，所述像素电极区至少部分裸露于所述薄膜晶体管区；其中，所述薄膜晶体管区包括：在基板上形成的源漏极导体区，所述像素电极区在所述基板上与所述源漏极导体区连接；覆盖所述源漏极导体区及所述像素电极区的介电层；形成于所述介电层上的栅极图案层；覆盖所述栅极图案层的保护层；形成于所述保护层上的钝化层。本发明的有益效果是：区别于现有技术的情况，本发明通过六道掩膜工艺形成阵列基板的方法，相较于现有技术中的至少九道掩膜工艺，减少了掩膜工艺的次数，提高了生产效率，降低了生产成本。
附图说明
图1是本发明提供的阵列基板的制备方法实施例的流程示意图；
图2-图9是图1中各步骤形成的阵列基板的截面示意图；
图10是图1中步骤S11的具体流程示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明所提供的一种阵列基板及其制备方法做进一步详细描述。
共同参阅图1至图9，本发明提供的阵列基板的制备方法实施例包括：
S11：在基板101上形成导体层102；
参阅图10，该步骤S11可具体包括：
S111：在基板101上形成缓冲层103；
具体地，在将基板101清洗干净之后，可通过物理气相沉积法或化学气相沉积法在基板101上沉积氮化硅或氧化硅膜层，以形成缓冲层103。
可选的，基板101包括但不限于玻璃基板或硅片基板。
S112：在缓冲层102上沉积石墨烯以形成导体层102。
具体地，可通过化学气相沉积法在缓冲层103上沉积石墨烯以形成导体层102。
S12：通过第一道掩膜工艺使得导体层102形成第一源漏极导体区104、第二源漏极导体区105及像素电极区106；
具体地，在导体层102上通过光阻涂布形成光阻层，然后通过曝光、显影处理以形成图案化光阻层，并在化学气相沉积室中通过氢气等离子处理技术，将图案化光阻层中未被光阻层覆盖的导体层102蚀刻掉，最后通过灰化工艺去除图案化光阻层，即可将导体层102形成两个间隔设置的部分，其中一部分为第一源漏极导体区104，另一部分为第二源漏极导体区105及像素电极区106。
S13：通过第二道掩膜工艺使得第一源漏极导体区104形成第一半导体区1041、第二源漏极导体区105形成第二半导体区1051；
具体地，依次通过光阻涂布、曝光及显影形成图案化光阻层以分别在第一源漏极导体区104和第二源漏极导体区105上定义出第一沟道区和第二沟道区，然后通过氮气等离子工艺使得第一沟道区和第二沟道区的石墨烯具有半导体特性，即可使得第一沟道区及第二沟道区形成第一半导体区1041及第二半导体区1051。
进一步的，第一源漏极导体区104还包括设置于第一半导体区1041两侧的第一源极1042及第一漏极1043，第二源漏极导体区105还包括设置于第二半导体区1051两侧的第二源极1052及第二漏极1053。具体的，在上述形成第一半导体区1041及第二半导体区1051之后，第一源漏极导体区104中位于第一半导体区1041两侧的石墨烯由于未经过等离子处理而依然具有导体特性，即形成第一源极1042及第一漏极1043，同理，第二源漏极导体区105中位于第二半导体区1051两侧的石墨烯也依然具有导体特性，即形成第二源极1052及第二漏极1053。
进一步地，在其他实施例中，该步骤S13还包括通过第二道掩膜工艺使得第一源漏极导体区104形成与第一源极1042连接的数据线层(图中未示出)。
S14：形成介电层107；
具体地，可通过物理气相沉积法在缓冲层103上形成覆盖第一源漏极导体区104、第二源漏极导体区105及像素电极层106的介电层107。
S15：通过第三道掩膜工艺在介电层107上形成栅极图案层108；
具体地，可通过物理气相沉积法在介电层107上沉积电极材料层，然后通过第三道掩膜工艺将该导电材料层形成栅极图案层108。
其中，栅极图案层108包括第一栅极图案层1081及第二栅极图案层1082，第一栅极图案层1081及第二栅极图案层1082分别与第一源漏极导体区104和第二源漏极导体区105对应设置，以分别与第一源极1042及第一漏极1043形成本实施例中阵列基板的开关TFT、与第二源极1052及第二漏极1053形成本实施例中阵列基板的驱动TFT。
S16：形成覆盖栅极图案层108的保护层109；
具体地，可通过化学气相沉积法在介电层107上形成覆盖栅极图案层108的保护层109。
S17：通过第四道掩膜工艺形成与第一源漏极导体区104连通的第一过孔1091及与第二源漏极导体区105连通的第二过孔1092。
具体地，通过阻涂布、曝光、显影及剥离的工艺蚀刻出贯穿保护层109及介电层107且连通第一漏极1043的第一过孔1091、贯穿保护层109及介电层107且连通第二源极1052的第二过孔1092。
进一步地，该步骤S17还包括通过第四道掩膜工艺形成与第一源极1042连通的第三过孔1093。
其中，第三过孔1093贯穿保护层109及介电层107以与第一源极1042连通。
S18：通过第五道掩膜工艺在第一过孔1091及第二过孔1092中形成连接第一源漏极导体区104和第二源漏极导体区105的第一连接图案层110；
具体地，在第一过孔1091、第二过孔1092及保护层109上沉积导电材料以形成导电层，然后通过第五道掩膜工艺使得该导电层图案化，以通过第一过孔1091和第二过孔形成连接第一漏极1043和第二源极1052的第一连接图案层110。
进一步地，该步骤S18还包括通过第五道掩膜工艺在第三过孔1093中形成连接第一源极1042与本实施例阵列基板中的周边电路的第二连接图案层111。
具体地，在上述的形成导电层的过程中，同时在第三过孔1093中沉积导电材料，然后在通过第五道掩膜工艺形成第一连接图案层110的同时形成第二连接图案层111。
可选的，上述的导电材料可以为导电金属或ITO。
S19：在保护层109上形成钝化层112；
具体地，可通过物理气相沉积法在保护层109上形成覆盖第一连接图案层110和第二连接图案层111的钝化层112。
S20：通过第六道掩膜工艺裸露至少部分像素电极区106。
具体的，通过第六道掩膜工艺去除与至少部分像素电极区106相应的介电层107、保护层109及钝化层112。
进一步参阅图2至图9，本发明提供的阵列基板实施例包括薄膜晶体管区30及像素电极区106。
其中，薄膜晶体管区30包括在基板101上形成的源漏极导体区31、覆盖源漏极导体区31介电层107、形成于介电层107上的栅极图案层108、覆盖栅极图案层108的保护层109及钝化层112。
可选的，在本实施例中，源漏极导体区31包括第一源漏极导体区104及第二源漏极导体区105，第一源漏极导体区104及第二源漏极导体区105间隔设置。
进一步的，保护层109设有分别连通第一源漏极导体区104及第二源漏极导体区105的第一过孔1091及第二过孔1092，本实施例的阵列基板进一步包括第一连接图案层110，该第一连接图案层110通过第一过孔1091及第二过孔1092电连接第一源漏极导体区104及第二源漏极导体区105。
进一步的，栅极图案层108包括第一栅极图案层1081及第二栅极图案层1082，且第一栅极图案层1081及第二栅极图案层1082分别与第一源漏极导体区104及第二源漏极导体区105对应设置。
像素电极区106在基板101上与源漏极导体区31连接。
可选的，在本实施例中，像素电极区106在基板101上与第二源漏极导体区105连接。
进一步的，像素电极区106至少部分裸露与薄膜晶体管区30。可以理解的，本实施例中的阵列基板可由上述方法制备而成，具体制备过程可参阅上述实施例，在此不再赘述。
区别于现有技术，本发明通过六道掩膜工艺形成阵列基板的方法，相较于现有技术中的至少九道掩膜工艺，减少了掩膜工艺的次数，提高了生产效率，降低了生产成本，且省去了退火的工艺步骤，消除了退火工艺中氢爆的危险。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种阵列基板的制备方法，其特征在于，所述方法包括：
在基板上形成导体层，并通过第一道掩膜工艺使得所述导体层形成第一源漏极导体区、第二源漏极导体区及像素电极区；
通过第二道掩膜工艺使得所述第一源漏极导体区形成第一半导体区、所述第二源漏极导体区形成第二半导体区；
在所述导体层上形成介电层；
在所述介电层上通过第三道掩膜工艺形成栅极图案层；
形成覆盖所述栅极图案层的保护层，并通过第四道掩膜工艺形成与所述第一源漏极导体区连通的第一过孔及与所述第二源漏极导体区连通的第二过孔；
通过第五道掩膜工艺在所述第一过孔及所述第二过孔中形成连接所述第一源漏极导体区与所述第二源漏极导体区的第一连接图案层；
在所述保护层上形成钝化层并通过第六道掩膜工艺裸漏至少部分所述像素电极区。
2.根据权利要求1所述的方法，其特征在于，所述在基板上形成导体层包括：
在所述基板上形成缓冲层；
在所述缓冲层上沉积石墨烯以形成所述导体层。
3.根据权利要求1所述的方法，其特征在于，所述栅极图案层包括第一栅极图案层及第二栅极图案层，所述第一栅极图案层及所述第二栅极图案层分别与所述第一源漏极导体区及所述第二源漏极导体区对应设置。
4.根据权利要求1所述的方法，其特征在于，所述第一源漏极导体区包括设置于所述第一半导体区两侧的第一源极和第一漏极，所述第二源漏极导体区包括设置于所述第二半导体区两侧的第二源极和第二漏极，所述第一过孔贯穿所述保护层和所述介电层并与所述第一漏极连通，所述第二过孔贯穿所述保护层和所述介电层并与所述第二源极连通。
5.根据权利要求4所述的方法，其特征在于，
所述通过第四道掩膜工艺形成与所述第一源漏极导体区连通的第一过孔及与所述第二源漏极导体区连通的第二过孔进一步包括：
通过第四道掩膜工艺形成与所述第一源极连通的第三过孔；
所述通过第五道掩膜工艺在所述第一过孔及所述第二过孔中形成连接所述第一源漏极导体区与所述第二源漏极导体区的第一连接图案层进一步包括：
通过第五道掩膜工艺在所述第三过孔中形成连接所述第一源极及所述阵列基板的周边电路的第二连接图案层。
6.根据权利要求4所述的方法，其特征在于，所述通过第二道掩膜工艺使得所述第一源漏极导体区形成第一半导体区进一步包括：
通过第二道掩膜工艺使得所述第一源漏极导体区形成与所述第一源极连接的数据线层。
7.一种阵列基板，其特征在于，所述阵列基板包括包括薄膜晶体管区及像素电极区，所述像素电极区至少部分裸露于所述薄膜晶体管区；
其中，所述薄膜晶体管区包括：
在基板上形成的源漏极导体区，所述像素电极区在所述基板上与所述源漏极导体区连接；
覆盖所述源漏极导体区的介电层；
形成于所述介电层上的栅极图案层；
覆盖所述栅极图案层的保护层；
形成于所述保护层上的钝化层。
8.根据权利要7所述的阵列基板，其特征在于，所述源漏极导体区包括第一源漏极导体区及第二源漏极导体区，所述第一源漏极导体区及所述第二源漏极导体区间隔设置，所述像素电极区与所述第二源漏极导体区连接。
9.根据权利要8所述的阵列基板，其特征在于，所述保护层设有分别连通所述所述第一源漏极导体区及所述第二源漏极导体区的第一过孔及第二过孔，所述阵列基板进一步包括第一连接图案层，所述第一连接图案层通过所述第一过孔及所述第二过孔电连接所述所述第一源漏极导体区及所述第二源漏极导体区。
10.根据权利要8所述的阵列基板，其特征在于，所述栅极图案层包括第一栅极图案层及第二栅极图案层，所述第一栅极图案层及所述第二栅极图案层分别与所述第一源漏极导体区及所述第二源漏极导体区对应设置。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102651339A (zh) * | 2011-09-29 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种tft阵列基板及其制造方法和显示装置 |
| CN103456742A (zh) * | 2013-08-27 | 2013-12-18 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| CN104576525A (zh) * | 2013-11-01 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种柔性阵列基板及其制备方法和显示装置 |
| CN105304495A (zh) * | 2015-09-21 | 2016-02-03 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN106024810A (zh) * | 2016-07-13 | 2016-10-12 | 京东方科技集团股份有限公司 | 一种柔性显示基板及其制备方法和显示装置 |
-
2017
- 2017-11-22 CN CN201711181322.0A patent/CN107946245A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102651339A (zh) * | 2011-09-29 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种tft阵列基板及其制造方法和显示装置 |
| CN103456742A (zh) * | 2013-08-27 | 2013-12-18 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| CN104576525A (zh) * | 2013-11-01 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种柔性阵列基板及其制备方法和显示装置 |
| CN105304495A (zh) * | 2015-09-21 | 2016-02-03 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN106024810A (zh) * | 2016-07-13 | 2016-10-12 | 京东方科技集团股份有限公司 | 一种柔性显示基板及其制备方法和显示装置 |
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