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CN107919330A - 半导体芯片封装 - Google Patents

半导体芯片封装 Download PDF

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CN107919330A
CN107919330A CN201710859996.5A CN201710859996A CN107919330A CN 107919330 A CN107919330 A CN 107919330A CN 201710859996 A CN201710859996 A CN 201710859996A CN 107919330 A CN107919330 A CN 107919330A
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CN
China
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semiconductor
die
grain
semiconductor die
inter
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CN201710859996.5A
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Inventor
林子闳
彭逸轩
刘乃玮
黄伟哲
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MediaTek Inc
Original Assignee
MediaTek Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10P54/00—
    • H10W70/09—
    • H10W70/60—
    • H10W70/611—
    • H10W70/614—
    • H10W70/65—
    • H10W72/90—
    • H10W74/014—
    • H10W74/117—
    • H10W74/134—
    • H10W74/141—
    • H10W90/00—
    • H10W70/093—
    • H10W72/0198—
    • H10W72/241—
    • H10W72/244—
    • H10W72/252—
    • H10W72/29—
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    • H10W72/983—
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  • Microelectronics & Electronic Packaging (AREA)
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  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例公开了一种具有高带宽的半导体芯片封装。其包括：第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置；非直线形界面间隙，位于该第一半导体晶粒与该第二半导体晶粒之间；模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。

Description

半导体芯片封装
技术领域
本发明涉及封装技术，特别涉及一种半导体芯片封装。
背景技术
如业界已知，晶粒的良品率损失与晶粒尺寸成正相关。在晶圆上制造大尺寸的晶粒一般会受到低良品率与高成本的问题。为了改善产品良品率，例如可以在晶圆级尺度上，将更大尺寸的芯片(如网络交换芯片)拆分(或分解)为两个具有相同电路模块设计的更小尺寸的晶粒。
在组装时，以并排方式(side by side)封装该两个从同一晶圆切割而来的并且具有相同电路模块设计的更小尺寸的晶粒，并且在重分布层或基板中提供晶粒至晶粒(die-to-die)的连接路径，以分别连接该两个更小尺寸晶粒的I/O(input/output，输入/输出)垫。
在本技术领域中，总是期望提供改善的具有高带宽(bandwidth)的芯片封装。
发明内容
有鉴于此，本发明实施例提供了一种具有高带宽的半导体芯片封装。
本发明实施例提供了一种半导体芯片封装，包括：第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置；非直线形界面间隙，位于该第一半导体晶粒与该第二半导体晶粒之间；模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
其中，该第一半导体晶粒与该第二半导体晶粒具有相同的电路模块设计。
其中，该第一半导体晶粒具有沿该非直线形界面间隙的第一晶粒间切割边缘以及该第二半导体晶粒具有沿该非直线形界面间隙的第二晶粒间切割边缘，其中该第一晶粒间切割边缘与该第二晶粒间切割边缘彼此互补。
其中，该第一半导体晶粒包括：多个第一I/O垫，沿该第一晶粒间切割边缘设置；以及该第二半导体晶粒包括：多个第二I/O垫，沿该第二晶粒间切割边缘设置。
其中，该多个第一I/O垫通过该重分布层结构电性连接至该多个第二I/O垫。
其中，该第一晶粒间切割边缘与该第二晶粒间切割边缘均具有蜿蜒的外形。
其中，该第一半导体晶粒具有L形外形，该第二半导体晶粒具有颠倒的L形外形。
本发明实施例提供了一种半导体芯片封装，包括：第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置；连续的界面间隙，位于该第一半导体晶粒与该第二半导体晶粒之间并且将该第一半导体晶粒与该第二半导体晶粒隔开，其中该连续的界面间隙包括：第一间隙部分，沿第一方向延伸；以及第二间隙部分，沿第二方向延伸，其中该第二方向不平行于该第一方向；模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
其中，该第一半导体晶粒具有沿该连续的界面间隙的第一晶粒间切割边缘以及该第二半导体晶粒具有沿该连续的界面间隙的第二晶粒间切割边缘，其中该第一晶粒间切割边缘与该第二晶粒间切割边缘彼此互补。
其中，该第一半导体晶粒包括：多个第一I/O垫，沿该第一晶粒间切割边缘设置；以及该第二半导体晶粒包括：多个第二I/O垫，沿该第二晶粒间切割边缘设置。
其中，该多个第一I/O垫通过该重分布层结构电性连接至该多个第二I/O垫。
本发明实施例提供了一种半导体芯片封装，包括：第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置，其中该第一半导体晶粒与该第二半导体晶粒具有相同的电路模块设计；模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
本发明实施例的有益效果是：
本发明实施例，由于通过重分布层结构电性连接的半导体晶粒之间形成一非直线形界面间隙，因此可以提高半导体芯片封装的带宽。
附图说明
图1为根据本发明实施例的具有改善的带宽的半导体芯片封装的平面示意图；
图2为沿图1中的I-I’线的剖面示意图；
图3为根据本发明另一实施例的具有改善的带宽的半导体芯片封装的平面示意图；
图4～6为剖面示意图，用来示意在晶圆级尺度(wafer level scale)上制造位于半导体晶粒之间的不规则切割边缘(irregular cut edge)的方法；
图7和图8为根据本发明实施例的形成半导体芯片封装的方法的示意图，其中该半导体芯片封装包含通过图4～6所制造的成对晶粒。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
应当理解，尽管这里可以使用术语“第一”、“第二”等描述各元件、区域、层和/或部分，但是这些元件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、区域、层或部分与另一元件、区域、层或部分区别开。因此，以下讨论的第一元件、区域、层或部分可以被称为第二元件、区域、层或部分而不背离示例性实施例的教导。
为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的器件在使用或操作中的不同取向的。
例如，如果把附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其它元件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(如旋转90度)，此处所用的空间相对性描述符则做相应解释。
本发明实施例提供了一种具有高带宽的半导体芯片封装，其中该半导体芯片封装具有两个从同一大晶粒划分来的更小的晶粒，并且该两个更小的晶粒并排布置。
请参考图1与图2。图1为根据本发明实施例的具有改善的带宽的半导体芯片封装的平面示意图。图2为沿图1的I-I’线的剖面示意图。
如图1与图2所示，微电子设备(或者电子设备)1包括：基板200以及安装于该基板200上的半导体芯片封装100。根据本发明的实施例，该半导体芯片封装100可以为倒装芯片(flip chip)封装，扇出(fan out)封装，或者晶圆级扇出封装(wafer level fan-outpackage，即WLFO封装)，但是不限制于此。在另一实施例中，该半导体芯片封装100例如可以为CoWoS(chip on wafer onsubstrate，基板上晶圆上芯片)封装并且包含硅中介层。
该基板200可以为封装基板或者PCB(Print Circuit Board，印刷电路板)，但是不限制于此。根据本发明实施例，该基板200可以包括核心201，电介质堆积层(dielectricbuild-up layers)202，金属迹线203以及电镀通孔(plated throughhole，PTH)/通孔(vias)204。可以理解的是，图1中所示的基板200的迹线图案以及内部结构仅作为说明目的。
该基板200具有两相对的表面200a与200b。该半导体芯片封装100安装在表面200a上。根据本发明实施例，该半导体芯片封装100包括：两个共平面的半导体晶粒11与12，以并排的方式彼此靠近(相邻)地布置。在该两个共平面的半导体晶粒11与12之间具有晶粒间界面间隙(inter-die interface gap)101。当从上面看时，如图1所示，该晶粒间界面间隙101具有非直线的形状，诸如闪电形(lightning shape)。
根据本发明实施例，该两个半导体晶粒11与12具有分离自目标芯片的相同电路模块设计。该两个半导体晶粒11与12在相同的晶圆级封装中组装以产生并完成该目标芯片，例如网络切换芯片。
但是，可以理解的是，在一些实施例中，该两个半导体晶粒11与12可以具有不同的电路模块设计。例如，半导体晶粒11可以为ASIC(Application Specific IntegratedCircuit，专用集成电路)或者SOC(System On Chip，片上系统)。半导体晶粒12可以为DRAM(Dynamic Random Access Memory，动态随机存取存储器)晶粒或者DRAM控制器芯片，诸如LPDDR(Low Power Double Data Rate，低功耗双倍数据率)3或者LPDDR4内存控制器。
根据本发明实施例，该两个半导体晶粒11与12通过RDL结构310彼此互连，其中该RDL结构310插入在该半导体晶粒11、12与基板200的表面200a之间。
根据本发明实施例，该RDL结构310可以包括：至少一介电层312与至少一金属层314。该介电层312可以包括：有机材料，诸如PI(polyimide，聚酰亚胺)，或者无机材料，诸如氮化硅、氧化硅或类似物，但是不限制于此。金属层314可以包括：铝、铜、钨、钛、氮化钛，等等。
根据所示的实施例，该金属层314可以包括：多个导电垫318，从介电层312的底面露出。多个导电凸块319(或焊球)形成于该多个导电垫318上以电性连接该RDL结构310与基板200。在该RDL结构310与该基板200之间提供底部填充材料320来保护导电凸块319。但是，可以理解的是，在一些实施例中，该底部填充材料320是可以省略的。
根据本发明实施例，该RDL结构310可以在晶圆级尺度上形成，也就是熟知的晶圆级封装工艺。该RDL结构310能够将半导体晶粒11的主动面11a上的I/O垫111以及半导体晶粒12的主动面12a上的I/O垫121扇出，从而超越两个半导体晶粒11和12的边缘。
从图2中可以看出，在两个半导体晶粒11与12的主动面11a与12a以及模塑料330的相邻表面上制造该RDL结构310。可以分别在I/O垫111与121上形成微凸块311以将I/O垫111与121电性连接至RDL结构310的金属层314。
模塑料330封装该两个半导体晶粒11与12。可选地，可以对模塑料330执行抛光(polishing)工艺以移除模塑料330在该两个半导体晶粒11与12的非主动面11b与12b上的部分。模塑料330可以包括：环氧树脂与二氧化硅纤维的混合物，但是不限制于此。该晶粒间界面间隙101完全地被模塑料330填充。
如图1所示，半导体晶粒11具有L形外形(L-shaped profile)以及该半导体晶粒12具有颠倒的L形外形，使得半导体晶粒11与半导体晶粒12结合以完成具有矩形轮廓的目标芯片。但是，可以理解的是，图1中半导体晶粒11与12的形状仅是出于示意的目的。
根据本发明实施例，位于半导体晶粒11与12之间的连续的、晶粒间界面间隙101将半导体晶粒11与半导体晶粒12分开。该连续的、晶粒间界面间隙101为非直线形的界面间隙。如图1所示，该连续的、晶粒间界面间隙101包括：第一间隙部分101a，沿第一方向(如参考轴Y轴方向)延伸以及第二间隙部分101b，沿第二方向(如参考轴X轴方向)延伸。该第二方向不平行于该第一方向。
在一些实施例中，当从上面看时，半导体晶粒11与12之间的连续的、晶粒间界面间隙101可以具有各种非直线的形状，例如蜿蜒形(serpentine shape)。半导体晶粒11可以具有第一晶粒间切割边缘外形(profile)，以及半导体晶粒12可以具有第二晶粒间切割边缘外形，其中第一晶粒间切割边缘外形与第二晶粒间切割边缘外形彼此互补。例如，如图3所示，半导体晶粒51与52可以具有互补的梳齿形(comb-shaped)或城垛形(battlement-shaped)边缘外形。在图3中，具有手指状突出的半导体晶粒51与52彼此交叉(interdigitate)。半导体晶粒51与52之间的界面的长度得到增加，因此更多的晶粒至晶粒信号垫可以沿该界面设置。
根据本发明实施例，半导体晶粒11具有连续的、非线性的切割边缘112，该切割边缘112包括：切割边缘112a、112b与112c。切割边缘112a沿平行于参考轴Y轴的第一方向延伸。切割边缘112b与切割边缘112a相连并且沿第二方向延伸。第一方向不平行于第二方向。例如，第二方向垂直于第一方向，即沿参考轴X轴。切割边缘112c与切割边缘112b相连并且沿第一方向延伸。
根据本发明实施例，半导体晶粒12具有连续的、蜿蜒的切割边缘122，该切割边缘112包括：切割边缘122a、122b与122c。根据本发明实施例，该切割边缘122a沿平行于参考轴Y轴的第一方向延伸。切割边缘122b与切割边缘122a相连并且沿垂直于第一方向的第二方向延伸，即沿参考轴X轴。切割边缘122c与切割边缘122b相连并且沿第一方向延伸。
切割边缘112a直接面向并且平行于切割边缘122a。切割边缘112b直接面向并且平行于切割边缘122b。切割边缘112c直接面向并且平行于切割边缘122c。根据本发明实施例，半导体晶粒11的I/O垫(或信号垫)111a沿该连续的、蜿蜒的切割边缘112设置，以及半导体晶粒12的I/O垫(或信号垫)121a沿该连续的、蜿蜒的切割边缘122设置。I/O垫111a与I/O垫121a通过RDL结构310互连。
半导体晶粒11的蜿蜒切割边缘112与半导体晶粒12的蜿蜒切割边缘122可以改善带宽，这是因为沿半导体晶粒11与12之间的界面可以创建更多的用来设置I/O垫的区域。
图4至图6示出了在晶圆级尺度上制造不规则切割边缘的方法，其中该不规则切割边缘位于半导体晶粒之间。如图4所示，硅晶圆10包括：多个晶粒区r1～r4。在各自的晶粒区r1～r4内，制造具有特定功能的电路。该硅晶圆10具有主动面10a与相对于该主动面10a的背面10b。
根据本发明实施例，例如，晶粒区r1与r2为分开的晶粒区并且可以在后续的组装阶段配对并组合以实现目标芯片的完整功能，例如网络交换芯片。晶粒区r3与r4为分开的晶粒区并且可以在后续的组装阶段配对并组合以实现目标芯片的完整功能。
根据实施例，将多个I/O垫110设置在硅晶圆10的主动面上。钝化层410形成于该硅晶圆10的主动面上。根据实施例，多个连接元件411(如微凸块或者金属柱)分别形成于I/O垫110上。在晶粒区r1～r4之间定义晶圆切割区(或切割道)s1～s3。
接着，如图5所示，沿晶圆切割区s1～s3执行蚀刻工艺以从主动面10a部分地切割硅晶圆10，从而形成在晶圆切割区s1～s3内分别形成切割槽c1～c3。蚀刻工艺可以为湿法蚀刻工艺或者干法蚀刻工艺，并且可以涉及光刻工艺。
根据本发明实施例，切割槽c1～c3延伸进入主动面10a并且在预定深度处终止。切割槽c1～c3不会穿透硅晶圆10的整个厚度。切割槽c1～c3中任一个的槽深度不会大于硅晶圆10的整个厚度。
根据实施例，当从上面看时，晶粒区r1与r2之间的切割槽c1与晶粒区r3与r4之间的切割槽c3可以为连续的、蜿蜒的槽，如图1或图3所示的切割边缘所示。根据实施例，当从上面看时，切割槽c2可以为直线槽，但是不限制于此。
接着，如图6所示，执行晶圆背部研磨(grinding)工艺以从背面10b移除硅晶圆10的一部分直至露出每条切割槽c1～c3的底面。在晶圆背部研磨工艺之后，将半导体晶粒d1～d4分割。可以理解的是，尽管没有在附图中示出，但是在晶圆背部研磨工艺之前以及期间，可以在硅晶圆10的主动面10a上提供晶粒附着膜或者载体。
接着图6，图7和图8示出了形成半导体芯片封装的方法，其中该半导体芯片封装包含通过图4至图6制造的成对晶粒。如图7所示，在如图6所描绘的分割工艺之后，拾取成对的晶粒d1和d2并放置在载体500上。根据实施例，晶粒d1类似于如图1所示的半导体晶粒11以及晶粒d2类似于如图1所示的半导体晶粒12。当从上面看时，类似于图1，晶粒d1与晶粒d2之间的界面为连续的、蜿蜒界面。类似地，分别在晶粒d1与晶粒d2上提供晶粒至晶粒信号垫411a与晶粒至晶粒信号垫421a。
如图8所示，接着执行模塑工艺以使用模塑料630来封装晶粒d1与晶粒d2上。接着，在晶粒d1、晶粒d2以及超越晶粒d1与晶粒d2的外部边缘的模塑料上制造RDL结构610。晶粒至晶粒信号垫411a与晶粒至晶粒信号垫421a通过RDL结构610互连。在形成RDL结构610之后，诸如C4凸块等导电凸块619形成于RDL结构610的各个连接垫上。接着，移除载体500并且完成半导体芯片封装400的制造。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体芯片封装，其特征在于，包括：
第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置；
非直线形界面间隙，位于该第一半导体晶粒与该第二半导体晶粒之间；
模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及
重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
2.如权利要求1所述的半导体芯片封装，其特征在于，该第一半导体晶粒与该第二半导体晶粒具有相同的电路模块设计。
3.如权利要求1所述的半导体芯片封装，其特征在于，该第一半导体晶粒具有沿该非直线形界面间隙的第一晶粒间切割边缘以及该第二半导体晶粒具有沿该非直线形界面间隙的第二晶粒间切割边缘，其中该第一晶粒间切割边缘与该第二晶粒间切割边缘彼此互补。
4.如权利要求3所述的半导体芯片封装，其特征在于，该第一半导体晶粒包括：多个第一I/O垫，沿该第一晶粒间切割边缘设置；以及该第二半导体晶粒包括：多个第二I/O垫，沿该第二晶粒间切割边缘设置。
5.如权利要求4所述的半导体芯片封装，其特征在于，该多个第一I/O垫通过该重分布层结构电性连接至该多个第二I/O垫。
6.如权利要求3所述的半导体芯片封装，其特征在于，该第一晶粒间切割边缘与该第二晶粒间切割边缘均具有蜿蜒的外形。
7.如权利要求1所述的半导体芯片封装，其特征在于，该第一半导体晶粒具有L形外形，该第二半导体晶粒具有颠倒的L形外形。
8.一种半导体芯片封装，其特征在于，包括：
第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置；
连续的界面间隙，位于该第一半导体晶粒与该第二半导体晶粒之间并且将该第一半导体晶粒与该第二半导体晶粒隔开，其中该连续的界面间隙包括：第一间隙部分，沿第一方向延伸；以及第二间隙部分，沿第二方向延伸，其中该第二方向不平行于该第一方向；
模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及
重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
9.如权利要求8所述的半导体芯片封装，其特征在于，该第一半导体晶粒具有沿该连续的界面间隙的第一晶粒间切割边缘以及该第二半导体晶粒具有沿该连续的界面间隙的第二晶粒间切割边缘，其中该第一晶粒间切割边缘与该第二晶粒间切割边缘彼此互补。
10.如权利要求9所述的半导体芯片封装，其特征在于，该第一半导体晶粒包括：多个第一I/O垫，沿该第一晶粒间切割边缘设置；以及该第二半导体晶粒包括：多个第二I/O垫，沿该第二晶粒间切割边缘设置。
11.如权利要求10所述的半导体芯片封装，其特征在于，该多个第一I/O垫通过该重分布层结构电性连接至该多个第二I/O垫。
12.一种半导体芯片封装，其特征在于，包括：
第一半导体晶粒与第二半导体晶粒，其中该第一半导体晶粒与该第二半导体晶粒共平面并且并排设置，其中该第一半导体晶粒与该第二半导体晶粒具有相同的电路模块设计；
模塑料，围绕该第一半导体晶粒与该第二半导体晶粒；以及
重分布层结构，位于该第一半导体晶粒、该第二半导体晶粒以及该模塑料上，其中该第一半导体晶粒与该第二半导体晶粒通过该重分布层结构电性连接。
CN201710859996.5A 2016-10-07 2017-09-21 半导体芯片封装 Withdrawn CN107919330A (zh)

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