CN107919337A - 薄膜倒装芯片封装结构 - Google Patents

Abstract

本发明提供一种薄膜倒装芯片封装结构，包括可挠性线路载板及芯片。可挠性线路载板包括可挠性基板及配置于可挠性基板上的线路结构，可挠性基板包括芯片接合区，线路结构包括多个引脚及至少一个虚引脚，其中各引脚具有位于芯片接合区内的内引脚部，至少一个虚引脚具有位于芯片接合区内的对位图案。芯片包括多个凸块及至少一个虚凸块，芯片配置于芯片接合区内，使这些凸块分别连接这些内引脚部，至少一个虚引脚的对位图案对应至少一个虚凸块，且对位图案在芯片上的正投影至少局部环绕至少一个虚凸块且与至少一个虚凸块的边缘存在间隙G。本发明提供的薄膜倒装芯片封装结构，可精准地将芯片的凸块接合于可挠性线路载板的引脚上。

Description

薄膜倒装芯片封装结构

技术领域

本发明涉及一种封装结构，尤其涉及一种薄膜倒装芯片封装结构。

背景技术

随着半导体技术的改良，使得液晶显示器具有低的消耗电功率、薄型量轻、解析度高、色彩饱和度高、寿命长等优点，因而广泛地应用在移动电话、笔记本电脑或桌上型电脑的液晶屏幕及液晶电视等与生活息息相关的电子产品。其中，显示器的驱动芯片(driverIC)更是液晶显示器不可或缺的重要元件。应液晶显示装置驱动芯片各种应用的需求，一般是采用卷带自动接合(tape automatic bonding，TAB)封装技术进行芯片封装，薄膜倒装芯片(Chip-On-Film，COF)封装结构便是其中一种被广泛应用的卷带自动接合技术的封装结构。

薄膜倒装芯片封装结构是以倒装芯片接合方式将芯片接合至可挠性线路基板上，使芯片上的凸块对应接合可挠性线路基板上的引脚。然而，目前在芯片和可挠性线路基板上并没有显示图形或影像来供机台计算判断芯片与可挠性线路基板之间的接合角度及位置，导致芯片与可挠性线路基板之间的接合精度较差，难以精准地将可挠性线路载板的各引脚配置于对应的凸块的中央。甚至，还可能因为芯片偏移而导致引脚连接凸块不完全、未连接到凸块或是连接到错误的凸块。

发明内容

本发明提供一种薄膜倒装芯片封装结构，其可精准地将芯片的凸块接合于可挠性线路载板的引脚上。

本发明的一种薄膜倒装芯片封装结构，包括可挠性线路载板及芯片。可挠性线路载板包括可挠性基板及配置于可挠性基板上的线路结构，可挠性基板包括芯片接合区，其中线路结构包括多个引脚及至少一个虚引脚，其中各引脚具有位于芯片接合区内的内引脚部，至少一个虚引脚具有位于芯片接合区内的对位图案。芯片包括多个凸块及至少一个虚凸块，芯片配置于芯片接合区内，使这些凸块分别连接这些内引脚部，至少一个虚引脚的对位图案对应至少一个虚凸块，且对位图案在芯片上的正投影环绕至少一个虚凸块且与至少一个虚凸块的边缘存在间隙。

基于上述，本发明的薄膜倒装芯片封装结构通过在芯片上设置虚凸块，且在可挠性线路载板上配置虚引脚，虚引脚具有位于芯片接合区内的对位图案，使对位图案对应于虚凸块，因此，在进行内引脚接合工艺以将芯片接合于可挠性线路载板时，本发明的薄膜倒装芯片封装结构藉由可挠性线路载板上虚引脚的对位图案对准芯片的虚凸块，使对位图案在芯片上的正投影环绕虚凸块且与虚凸块的边缘存在间隙，利用对位图案与虚凸块之间存在的间距，可供生产设备有效计算接合角度和位置的正确性，以确认芯片接合于可挠性线路载板上正确的位置，而使芯片的凸块能够精准地连接于可挠性线路载板上的内引脚部。此外，现场作业人员也能因此更容易判断引脚与凸块之间的接合精度，有效提升接合品质。

附图说明

图1是依照本发明的一实施例的一种薄膜倒装芯片封装结构的局部俯视示意图；

图2是图1的薄膜倒装芯片封装结构隐藏可挠性基板的局部仰视示意图；

图3是图2的局部放大示意图；

图4是图1的局部剖面示意图；

图5是依照本发明的另一实施例的一种薄膜倒装芯片封装结构隐藏可挠性基板的仰视示意图；

图6至图8分别是本发明的其他实施例的多种薄膜倒装芯片封装结构隐藏可挠性基板的局部仰视示意图。

附图标记：

100、100a：薄膜倒装芯片封装结构；

110：可挠性线路载板；

111：可挠性基板；

112：芯片接合区；

113：线路结构；

114：输入端引脚；

114a：输入端内引脚部；

116：输出端引脚；

116a：输出端内引脚部；

118：虚引脚；

119、119b、119c、119d：对位图案；

120：芯片；

122：输入端凸块；

123：输出端凸块；

124、124a、124b：虚凸块；

130：封装胶体；

C1、C2、C3、C4：角落；

D：最小距离；

D_min：最小距离的最小值；

G：间隙；

LS1、LS2：长边；

SS1、SS2：短边。

具体实施方式

图1是依照本发明的一实施例的一种薄膜倒装芯片封装结构的局部俯视示意图。请参阅图1，本实施例的薄膜倒装芯片封装结构100包括可挠性线路载板110及芯片120。可挠性线路载板110包括可挠性基板111及配置于可挠性基板111上的线路结构113。可挠性基板111例如是薄膜卷带的其中一部分。可挠性基板111包括芯片接合区112。

图2是图1的薄膜倒装芯片封装结构隐藏可挠性基板的局部仰视示意图。图3是图2的局部放大示意图。为了清楚描述芯片120的凸块与可挠性线路载板110上的引脚的连接关系，图2特意用另一个视角示出芯片120的主动表面上的凸块配置以及与可挠性线路载板110上的引脚的相对位置。

如图1所示，线路结构113包括多个引脚。在本实施例中，可挠性线路载板110分别具有位于图面上方的输入端与位于图面下方的输出端，可挠性线路载板110上的引脚分为向图面上方延伸的输入端引脚114与向图面下方延伸的输出端引脚116。如图2所示，各引脚具有位于芯片接合区112内的内引脚部。因此，输入端引脚114具有位于芯片接合区112内的输入端内引脚部114a，且输出端引脚116具有位于芯片接合区112内的输出端内引脚部116a。

此外，线路结构113还包括至少一个虚引脚118。在本实施例中，线路结构113包括多个虚引脚118。各虚引脚118具有位于芯片接合区112内的对位图案119。在本实施例中，各对位图案119为非封闭图案，例如是U字型图案，U字型图案的转折处为直角，当然在其他实施例中U字型图案的转折处也可为圆角。这些虚引脚118的这些对位图案119分别位于芯片接合区112的四个角落C1、角落C2、角落C3、角落C4，当然，对位图案119的形状及虚引脚118的总数量以及配置位置并不以此为限制。

芯片120包括多个凸块，芯片120配置于芯片接合区112内，这些凸块分别连接这些内引脚部，以使芯片120能够电性连接于可挠性线路载板110。更明确地说，在本实施例中，芯片120包括多个输入端凸块122与多个输出端凸块123，这些输入端凸块122分别连接这些输入端内引脚部114a，且这些输出端凸块123分别连接这些输出端内引脚部116a。

此外，芯片120还包括至少一个虚凸块124，在本实施例中，芯片120包括多个虚凸块124，这些虚凸块124分别位于芯片120的四个角落，也就是说，虚凸块124的配置位置对应于虚引脚118的对位图案119的配置位置。当然，虚凸块124的数量并不以此为限，且配置位置并不以四个角落为限制。

如图2所示，在本实施例中，这些对位图案119的形状相同，但分别位于芯片接合区112的同一边上的任两个角落的这些对位图案119的数量或排列方式并不相同。举例来说，以图2来看，位于芯片接合区112的长边LS1上的两个角落C1及角落C2的对位图案119的数量分别是三个和两个，两者的数量不同。此外，位于芯片接合区112的短边SS1上的两个角落C2及角落C3的对位图案119的数量都是两个，但位于角落C2的对位图案119一个是对应沿着长边LS1排列的虚凸块124a，一个是对应沿着短边SS1排列的虚凸块124b，而位于角落C3的对位图案119两个皆是对应沿着长边LS2排列的虚凸块124a，两者的排列方式并不相同。以此类推，位于芯片接合区112的长边LS2上的两个角落C3及角落C4的对位图案119的排列方式不相同，而位于芯片接合区112的短边SS2上的两个角落C1及C4的对位图案119的数量不相同。

此外，在其他实施例中，位于芯片接合区112的同一边上的两个角落的这些对位图案119的形状也可以是不相同的。藉由设置不同形状、数量和/或排列方式的对位图案119，可避免芯片120配置于芯片接合区112内时方向错置。然而，本发明并不以此为限，在其他实施例中，当芯片120与可挠性线路载板110上另设置有其他预防芯片接合时方向错置的防愚(foolproof)机制时，位于芯片接合区112的各个角落的这些对位图案119的形状、数量和/或排列方式则可以是相同的。换句话说，芯片接合区112的同一边上的两个角落的这些对位图案119的数量、形状和/或排列方式不以上述为限制。

请同时参阅图2与图3，各虚引脚118的对位图案119对应于其所对应的虚凸块124，且各对位图案119在芯片120上的正投影至少局部环绕其所对应的虚凸块124且与虚凸块124的边缘存在间隙G。在本实施例中，虚凸块124为长方形，且对位图案119为U字型，U字型图案的转折处为直角，因此各对位图案119在芯片120上的正投影是环绕其所对应的虚凸块124的三边且与三边分别存在间隙G。然而，在其他实施例中U字型图案的转折处也可为圆角，虚凸块124的形状与对位图案119的形状并不以上述为限制，对位图案119的形状是根据虚凸块124的形状而设计，以使对位图案119在芯片120上的正投影与其所环绕的虚凸块124的边缘之间维持间隙G。藉由这样的配置，当要进行内引脚接合工艺将芯片120设置于可挠性线路载板110的芯片接合区112内时，生产设备可通过确认虚引脚118的对位图案119是否对位于芯片120的虚凸块124，且辨识及计算对位图案119在芯片120上的正投影是否环绕虚凸块124的边缘且与边缘存在间隙G，便能够确认芯片120是否接合于可挠性线路载板110上正确的位置。如此一来，芯片120的凸块(输入端凸块122与输出端凸块123)便会精准地连接可挠性线路载板110上的内引脚部(输入端内引脚部114a与输出端内引脚部116a)。现场作业人员也能更容易地判断内引脚与凸块之间的接合精度，有效提升接合品质。

此外，芯片120上的凸块依照不同功能需求会有不同的宽度，相应地，可挠性线路载板110上的引脚也会配合对应的凸块而设计成不同的宽度。一般而言，如图2与图3所示，输出端凸块123的宽度会小于输入端凸块122的宽度，且输出端引脚116的宽度会小于输入端引脚114的宽度。因此，输出端引脚116的边缘与输出端凸块123的边缘之间的距离会不同于输入端引脚114的边缘与输入端凸块122的边缘之间的距离。

如图2所示，在本实施例中，各内引脚部(输入端内引脚部114a或输出端内引脚部116a)的边缘与对应连接的各凸块(输入端凸块122或输出端凸块123)的边缘之间具有最小距离D，这些最小距离D中的最小值D_min通常会位在输出端内引脚部116a的边缘与输出端凸块123的边缘之间。在一较佳实施例中，对位图案119在芯片120上的正投影与虚凸块124的边缘之间的间隙G介于这些最小距离D的最小值D_min的1.6至2.4倍之间(也就是1.6D_min≤G≤2.4D_min)。此间隙G的范围可使得芯片120接合于可挠性线路载板110时，内引脚部(输入端内引脚部114a与输出端内引脚部116a)正确连接对应的凸块(输入端凸块122与输出端凸块123)，而不至于过度偏移出接合位置，甚至于发生未连接或是连接到错误引脚的状况。

图4是图1的局部剖面示意图。请参阅图4，于内引脚接合工艺之后，输出端凸块123会与输出端内引脚部116a接触连接，而对位图案119的正投影则环绕虚凸块124的边缘且与边缘之间存在间隙G，也就是说，虚凸块124是位于对位图案119所环绕出的空间内，而不会与对位图案119接触，且虚凸块124的高度小于输出端凸块123与输出端内引脚部116a接合后的总高度，因此，虚凸块124也不会接触可挠性基板111。

此外，在本实施例中，薄膜倒装芯片封装结构100还包括封装胶体130，位于可挠性线路载板110与芯片120之间，封装胶体130包覆这些引脚的这些内引脚部、虚引脚118的对位图案119、这些凸块以及虚凸块124，以使芯片120可以稳固地连接于可挠性线路载板110并且保护芯片120与可挠性线路载板110之间的电性接点(这些内引脚部与凸块)。更具体而言，为能有效防止水气或异物侵入造成电性接点损坏或电性异常，封装胶体130也会包倒装芯片片120的四周。

下面举出其他种薄膜倒装芯片封装结构100，需说明的是，在下面的这些实施例中，与前述实施例相同或相似的元件以相同或相似的符号表示，不再多加赘述。

图5是依照本发明的另一实施例的一种薄膜倒装芯片封装结构隐藏可挠性基板的仰视示意图。请参阅图5，图5与图2的主要差异在于，在图2中，虚凸块124分别位于芯片120的四个角落，虚引脚118的这些对位图案119分别位于芯片接合区112的四个角落。在本实施例中，薄膜倒装芯片封装结构100a的这些虚凸块124分别位于芯片120的对角线上的两个角落(右上角与左下角)，相应地，这些虚引脚118的这些对位图案119分别位于芯片接合区112的对角线上的两个角落(右上角与左下角)。然而，芯片120设置有虚凸块124及芯片接合区112设置有对位图案119的角落数量可根据生产设备的对位辨识机制的需求而设定，不以上述实施例为限。

此外，虚引脚118的对位图案119的形式并不以上述为限制。图6至图8分别是本发明的其他实施例的多种薄膜倒装芯片封装结构隐藏可挠性基板的局部仰视示意图。

请先参阅图6，在本实施例中，对位图案119b为封闭图案，封闭图案例如是口字型图案。当然，对位图案119b为封闭图案的形式并不以此为限制，在其他实施例中，配合虚凸块124的形状，对位图案119b也可以是封闭的环型图案，或者其他封闭形状的图案，只要对位图案在芯片120上的正投影与其所环绕的虚凸块的边缘之间维持间隙G即可。

请参阅图7，在本实施例中，对位图案119c为非封闭图案，对位图案119c例如是非封闭的叉状图案。在本实施例中，对位图案119c的叉状图案的开口是朝向芯片120内部。请参阅图8，在本实施例中，对位图案119d为呈倒叉状的非封闭图案，也就是说，对位图案119d的倒叉状图案的开口是朝向芯片120的边缘。当然，上面仅是举出数种对位图案119、对位图案119b、对位图案119c、对位图案119d的形状，对位图案119、对位图案119b、对位图案119c、对位图案119d的形状并不以上述为限制。

综上所述，本发明的薄膜倒装芯片封装结构通过在芯片上设置虚凸块，且在可挠性线路载板上配置虚引脚，虚引脚具有位于芯片接合区内的对位图案，使对位图案对应于虚凸块，因此，在进行内引脚接合工艺以将芯片接合于可挠性线路载板时，本发明的薄膜倒装芯片封装结构藉由可挠性线路载板上虚引脚的对位图案对准芯片的虚凸块，使对位图案在芯片上的正投影环绕虚凸块且与虚凸块的边缘存在间隙G，利用对位图案与虚凸块之间存在的间距，可供生产设备有效计算接合角度和位置的正确性，以确保芯片接合于可挠性线路载板上正确的位置，而使芯片上的凸块能够精准地连接于可挠性线路载板上的内引脚部。此外，现场作业人员也能更容易判断引脚与凸块之间的接合精度，有效提升接合品质。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，均在本发明范围内。

Claims (11)

1.一种薄膜倒装芯片封装结构，其特征在于，包括：

可挠性线路载板，包括可挠性基板及配置于所述可挠性基板上的线路结构，所述可挠性基板包括芯片接合区，其中所述线路结构包括多个引脚及至少一个虚引脚，其中各所述引脚具有位于所述芯片接合区内的内引脚部，所述至少一个虚引脚具有位于所述芯片接合区内的对位图案；以及

芯片，包括多个凸块及至少一个虚凸块，所述芯片配置于所述芯片接合区内，使所述多个凸块分别连接所述多个内引脚部，所述至少一个虚引脚的所述对位图案对应所述至少一个虚凸块，且所述对位图案在所述芯片上的正投影至少局部环绕所述至少一个虚凸块且与所述至少一个虚凸块的边缘存在间隙。

2.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，所述对位图案在所述芯片上的正投影环绕所述至少一个虚凸块的至少三边且与所述至少三边分别存在所述间隙。

3.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，所述至少一个虚凸块位于所述芯片的至少一个角落，所述至少一个虚引脚的所述对位图案位于所述芯片接合区的至少一个角落。

4.根据权利要求3所述的薄膜倒装芯片封装结构，其特征在于，所述至少一个虚凸块的数量为多个，所述多个虚凸块分别位于所述芯片的四个角落，所述至少一个虚引脚的数量为多个，所述多个虚引脚的所述多个对位图案分别位于所述芯片接合区的四个角落。

5.根据权利要求4所述的薄膜倒装芯片封装结构，其特征在于，分别位于所述芯片接合区的同一边上的任两个角落的所述多个对位图案的形状、数量、排列方式或其任意组合不相同。

6.根据权利要求3所述的薄膜倒装芯片封装结构，其特征在于，所述至少一个虚凸块的数量为多个，所述多个虚凸块分别位于所述芯片的对角线上的两个角落，所述至少一个虚引脚的数量为多个，所述多个虚引脚的所述多个对位图案分别位于所述芯片接合区的对角线上的两个角落。

7.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，各所述内引脚部的边缘与对应连接的各所述凸块的边缘之间具有最小距离，各所述间隙介于所述些最小距离的最小值的1.6至2.4倍之间。

8.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，所述对位图案为非封闭图案，所述非封闭图案包括U型图案、叉状图案或倒叉状图案。

9.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，所述对位图案为封闭图案，所述封闭图案包括口字型图案或环型图案。

10.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，所述至少一个虚凸块不接触对应的所述对位图案及所述可挠性基板。

11.根据权利要求1所述的薄膜倒装芯片封装结构，其特征在于，还包括封装胶体，位于所述可挠性线路载板与所述芯片之间，所述封装胶体包覆所述多个引脚的所述多个内引脚部、所述至少一个虚引脚的所述对位图案、所述多个凸块以及所述至少一个虚凸块。