CN107919319A - 内连线结构的制造方法 - Google Patents

Abstract

本公开实施例提供内连线结构的制造方法，包含形成第一介电层，及在第一介电层中形成开口。此方法也包含对邻近开口的第一介电层施加气体，在对邻近开口的第一介电层施加气体之后，此开口的底面已经平坦化。此方法也包含通过开口蚀刻第一介电层，以暴露出第一介电层底下的第一接触，以及在开口中形成导线。

Description

内连线结构的制造方法

技术领域

本公开实施例涉及半导体制造技术，特别涉及内连线结构的制造方法。

背景技术

在目前半导体装置微型化的过程中，为了减少在信号传递中由于电容效应所产生的电阻电容延迟(resistive-capacitive(RC)delay)，希望使用低介电常数(low-k)介电材料作为导电内连线之间的金属间及/或层间介电层。因此，介电层的介电常数愈低，相邻导线的寄生电容越低，且集成电路的电阻电容延迟也愈低。

然而，目前考虑或用来作为低介电常数介电材料的材料并不理想。特别是，在基于介电常数值(k-value)，尤其是基于低介电常数值选择材料时，其他特性例如材料的硬度或其强度在半导体制造过程中于使用上可能不理想。因此，在使用低介电常数介电材料的工艺上的改良备受期望。

发明内容

本公开的一些实施例提供内连线结构的制造方法，包含形成第一介电层，在第一介电层中形成开口，通过开口对第一介电层施加气体，其中在通过开口对第一介电层施加气体之后，开口的底面已经平坦化，通过开口蚀刻第一介电层，以暴露出在第一介电层底下的第一接触，以及在开口中形成导线。

附图说明

根据以下的详细说明并配合所附附图可更加理解本公开实施例的观点。应注意的是，根据本产业的标准惯例，附图中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1至图4绘示根据一些实施例，在晶体管结构的制造过程中各个中间阶段的剖面示意图。

图5、图6、图7、图8A、图8B和图9至图12绘示根据一些实施例，在内连线结构的制造过程中各个中间阶段的剖面示意图。

附图标记说明：

50～基底；

84～外延源极/漏极区；

86～栅极间隙壁；

88、100～层间介电层；

92～栅极介电层；

98～栅极电极；

104、108～接触；

114～蚀刻停止层；

116～第一介电层；

200～晶体管结构；

202～导孔；

204～第二介电层；

205～虚拟的圆；

206～衬垫层；

208～掩模层；

210～开口；

210a～开口的侧壁；

210b～开口的底面；

212～衬垫；

214～处理；

216～底角；

220～阻挡层；

222～金属材料；

224～导线；

T1、T2、T3、T4～厚度；

L1、L2～长度；

R～曲率半径。

具体实施方式

以下的公开内容提供许多不同的实施例或范例，以实施本公开实施例的不同部件(feature)。以下叙述各个元件及其排列方式的特定范例，以简化本公开实施例。当然，这些叙述仅作为范例并非用以限定本公开实施例。例如，若是本公开实施例叙述了第一部件形成于第二部件之上或上方，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有附加部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，本公开实施例中不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，与空间相关用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，是为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，并且在此使用的空间相关词也可依此同样地解释。

根据各种实施例提供内连线结构及其制造方法，并且说明形成内连线结构的各个中间阶段。在此所讨论的一些实施例是以使用单镶嵌工艺形成的内连线结构进行讨论。在其他实施例中，可使用双镶嵌工艺。以下将讨论实施例的一些变化，本领域技术人员将轻易了解，在其他实施例的范围内可实施其他变化。虽然方法实施例是以特定顺序讨论，但是可以任何合乎逻辑的顺序实施其他不同的方法实施例，且其他不同的方法实施例可包含比在此所描述的更少或更多的步骤。

请参照图1，其绘示根据一些示范的实施例，晶体管结构200的制造过程中一中间阶段的剖面示意图。晶体管结构200可包含任何适合的种类的晶体管。举例而言，晶体管结构200可以是平面晶体管、鳍式场效晶体管(Fin Field Effect Transistor，finFET)或环绕式栅极晶体管(gate all around transistor)。

在一些实施例中，晶体管结构200包含基底50。基底50可以是半导体基底，如主体半导体(bulk semiconductor)、绝缘体上的半导体(semiconductor-on-insulator，SOI)基底或其他类似的基底，基底可以是掺杂的(如掺杂P型或N型杂质)或未掺杂的半导体基底。基底50可以是晶片，如硅晶片。一般而言，SOI基底包含一层半导体材料形成在绝缘层上。此绝缘层可以是例如埋藏氧化层(buried oxide(BOX)layer)、氧化硅层，或其他类似的绝缘层。上述绝缘层提供于基底上，通常是在硅或玻璃基底上。也可使用其他基底，如多层结构或梯度渐变(gradient)的基底。在一些实施例中，基底50的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述半导体材料的组合。

外延源极/漏极区84可形成在基底50中。在一些实施例中，在基底50中蚀刻出源极/漏极区以形成凹陷，在凹陷中外延成长出外延源极/漏极区84。外延源极/漏极区84可包含任何可接受的材料，且此材料取决于晶体管结构200为N型或P型。例如，对N型晶体管而言，如果基底50为硅，外延源极/漏极区84可包含硅、碳化硅(SiC)、碳磷化硅(SiCP)、磷化硅(SiP)或其他类似的材料。外延源极/漏极区84可具有由基底50的各表面升起的表面且具有切面(facets)。对P型晶体管而言，如果基底50为硅，外延源极/漏极区84可包含SiGe、SiGeB、Ge、GeSn或其他类似的材料。

栅极间隙壁86形成在基底50上，且在外延源极/漏极区84之间。栅极间隙壁86可经由顺应地(conformally)沉积材料，并且随后异向性地蚀刻此材料而形成。栅极间隙壁86的材料可以是氮化硅、碳氮化硅(SiCN)、氧化硅、氮氧化硅、前述材料的组合或其他类似的材料。

栅极介电层92形成在栅极间隙壁86之间的凹陷中。虽然图1绘示单一的栅极介电层92，在一些实施例中，可存在一层以上的栅极介电层。根据一些实施例，栅极介电层92包含氧化硅、氮化硅或是前述材料的多层结构。在其他一些实施例中，栅极介电层92包含高介电常数介电材料，且在这些实施例中，栅极介电层92可具有大于约7.0的介电常数值，且可包含金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐以及前述材料的组合。栅极介电层92的形成方法可包含分子束沉积法(Molecular-Beam Deposition，MBD)、原子层沉积法(Atomic Layer Deposition，ALD)、等离子体增强化学气相沉积法(plasma-enhancedchemical vapor deposition，PECVD)以及其他类似的方法。

栅极电极98填入凹陷的剩余部分。栅极电极98可由含金属材料制成，如TiN、TaN、TaC、Co、Ru、Al、前述材料的组合或前述材料的多层结构。

层间介电层(Interlayer dielectric layer，ILD)88形成于包含外延源极/漏极区84、栅极间隙壁86、栅极介电层92和栅极电极98的表面上。在一些实施例中，层间介电层88是经由流动式化学气相沉积法(flowable chemical vapor deposition，flowable CVD)形成的可流动膜。在一些实施例中，层间介电层88是由介电材料形成，如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂的硅酸盐玻璃(UndopedSilicate Glass，USG)、旋涂式玻璃(spin on glass，SOG)或其他类似的介电材料，且可经由任何适合的方法形成，如化学气相沉积法(chemical vapor deposition，CVD)或等离子体增强化学气相沉积法(PECVD)。层间介电层88可具有与栅极间隙壁86和栅极电极98的顶面共平面的顶面。

层间介电层100形成在层间介电层88上，且穿过层间介电层100与层间介电层88形成接触(contact)104。穿过层间介电层100形成接触108。在一些实施例中，层间介电层100是经由流动式化学气相沉积法(flowable CVD)形成的可流动膜。在一些实施例中，层间介电层100是由介电材料形成，如PSG、BSG、BPSG、USG或其他类似的介电材料，且可经由任何适合的方法形成，如CVD以及PECVD。接触104与外延源极/漏极区84物理性地且电性地耦接。接触108与栅极电极98物理性地且电性地耦接。

蚀刻停止层114可形成于层间介电层100上。在一些实施例中，蚀刻停止层114可以是氮化硅、碳化硅、氧化硅、低介电常数介电质，如掺碳的氧化物、极低介电常数介电质，如多孔掺碳的二氧化硅、其他类似的材料或前述材料的组合，且沉积蚀刻停止层114可经由化学气相沉积法(CVD)、物理气相沉积法(Physical vapor deposition，PVD)、原子层沉积法(ALD)、旋转涂布介电质工艺(spin-on-dielectric process)、其他类似的方法或前述方法的组合。

在一些实施例中，内连线结构形成在接触108和104上方。此内连线结构可包含电连接器(electrical connectors)，其将接触108和接触104电性耦接至在相同封装内的其他装置或构件，或将接触108和接触104电性耦接至外部装置或构件。内连线结构可包含一或多层介电层，且电路布线可形成在前述介电层中。此电路布线可包含在介电层内延伸的导线，以及将在一个介电层内的导线连接至在此介电层上方及/或下方的导电部件的导孔。可形成介电层以助于将介电层内的电路布线与其他相邻的电路布线隔离。在一些实施例中，介电层可以是例如低介电常数介电膜，用以助于将电路布线与其他结构隔离。经由隔离电路布线，可降低内连线结构的电阻电容延迟(RC delay)，因此提升整体效率以及通过内连线结构的电流速度。

图1至图12绘示在晶体管结构200上方形成内连线结构的各中间阶段。请参照图1，第一介电层116形成在蚀刻停止层114上。在一些实施例中，第一介电层116可以是例如低介电常数介电膜。在一些实施例中，第一介电层116可以是多孔材料，如SiOCN、SiCN、SiOC、SiOCH或其他类似的材料，且可经由最初在蚀刻停止层114上(如果存在)形成前驱物层而形成，。上述前驱物层可包含基质材料(matrix material)以及分散在前述基质材料中的成孔剂(porogen)，或者可替代性地包含不具有成孔剂的基质材料。在一实施例中，可使用例如等离子体增强化学气相沉积法(PECVD)的工艺共同沉积基质与成孔剂来形成前驱物层，其中前述基质材料与成孔剂同时沉积，藉此形成具有基质材料与成孔剂混合在一起的前驱物层。然而，本领域技术人员将可理解，使用同时的PECVD工艺进行共沉积并非唯一可用于形成上述前驱物层的工艺，也可使用任何适合的工艺，例如将基质材料与成孔剂材料预混合为液体，随后将前述混合物旋转涂布在蚀刻停止层114上。

前驱物层可形成至足以提供第一介电层116所期望的隔离与布线特性的厚度。在一实施例中，前驱物层可形成至第一厚度，第一厚度在约到约的范围内，如约然而，上述厚度仅作为说明，并非用以限定实施例的范围，前驱物层精确的厚度可以是任何适合且期望的厚度。

上述基质材料或基础介电材料可使用如PECVD工艺形成，也可替代性地使用其他任何适合的工艺，例如化学气相沉积(CVD)、物理气相沉积(PVD)或甚至旋转涂布法等。PECVD工艺可使用前驱物，如甲基二乙氧基硅烷(methyldiethoxy silane，DEMS)，或者可使用其他前驱物，如其他硅烷、烷基硅烷(alkylsilanes)(例如三甲基硅烷(trimethylsilane)与四甲基硅烷(tetramethylsilane))、烷氧基硅烷(alkoxysilanes)(例如甲基三乙氧基硅烷(methyltriethoxysilane，MTEOS)、甲基三甲氧基硅烷(methyltrimethoxysilane，MTMOS)、甲基二甲氧基硅烷(methyldimethoxysilane，MDMOS)、三甲基甲氧基硅烷(trimethylmethoxysilane，TMMOS)与二甲基二甲氧基硅烷(dimethyldimethoxysilane，DMDMOS))、线性硅氧烷(linear siloxanes)以及环状硅氧烷(cyclic siloxanes)(例如八甲基环四硅氧烷(octamethylcyclotetrasiloxane，OMCTS)与四甲基环四硅氧烷(tetramethylcyclotetrasiloxane，TMCTS))、上述硅烷的组合以及其他类似的材料。然而，本领域技术人员将可理解，上述列出的材料及工艺仅作为说明，并非用以限定于前述实施例，可替代性地使用任何其他适合的基质前驱物。

成孔剂可以是在基质材料已设定为在基质内形成孔洞之后，可从基质材料移除的分子，且藉此降低第一介电层116整体的介电常数值。成孔剂可为大的足以形成孔洞的材料，同时也保持足够小的使得各别孔洞的尺寸不会过度取代基质材料。因此，成孔剂可包含有机分子，如α-萜品烯(alpha-terpinene，ATRP)(1-异丙基-4-甲基-1,3-环己二醇(1-Isopropyl-4-Methyl-1,3-Cyclohexadiene))或环辛烷(船型)或1,2-二(三乙氧基硅基)乙烷硅(1,2-bis(triethoxysilyl)ethane Silicon)。

在前驱物层已经形成具有成孔剂分散于基质材料中之后，将成孔剂从基质材料中移除，以形成孔洞在基质材料中。在一实施例中，成孔剂的移除是经由可破坏且气化成孔剂材料的退火工艺来实施，因此使得上述成孔剂材料扩散且离开基质材料，藉此留下结构完整的多孔介电材料作为第一介电层116。举例而言，可使用在从约200℃至约500℃的范围内，如约400℃，且在从约10秒至约600秒的范围内，如约200秒的退火工艺。

然而，本领域技术人员将可理解，上述的热工艺并非唯一可用来将成孔剂从基质材料移除，以形成第一介电层116的方法，也可替代性地使用其他适合的工艺，例如用紫外线(UV radiation)辐射照射成孔剂以分解成孔剂、使用微波分解成孔剂、微波退火工艺或快速热退火工艺。上述及任何其他适合用来移除全部或部分成孔剂的工艺皆完全包含在实施例的范围内。

接着，在第一介电层116中形成导孔202。导孔202可将接触104物理性且电性地耦接至形成在第一介电层116上方的导线(见图12)。导孔202可包含铜，但是也可替代性地使用其他适合的材料，如铝、合金、掺杂的多晶硅、前述的组合以及类似的材料。可通过在第一介电层116中先产生开口，暴露出下方的导电部件，随后沉积籽晶层，接着在籽晶层上电镀铜，填充且溢出(overfilling)开口来形成导孔202。可实施平坦化工艺将电镀的铜材料薄化，使得每个导孔202的上表面大致上与第一介电层116的上表面共平面。

请参照图2，形成第二介电层204在介电层16上。第二介电层204可使用上述关于第一介电层116的相同或相似的工艺和材料所形成，但是这并非必要条件。在一些实施例中，第二介电层204可以是低介电常数或极低介电常数的介电材料。举例而言，第二介电层204可包含介电常数值低于约3.9，例如低于2.0的材料。

在一些实施例中，如以下在图3至图12中详细叙述，一或多条导线224将形成在第二介电层204中。导线224可将接触104及/或接触108电性耦接至在相同封装中的其他装置及/或构件。导线224可将接触104及/或接触108电性耦接至外部电路。第二介电层204可有助于将第二介电层204中的导线224互相隔离。

请参照图3，在第二介电层204上方形成衬垫(pad)层206。衬垫层206可以是包含氧化硅的薄膜，例如使用热氧化工艺形成。衬垫层206可作为第二介电层204与即将形成在衬垫层206上的掩模层208(绘示于图4)之间的粘着层。衬垫层206也可作为蚀刻上方的掩模层如掩模层208的蚀刻停止层。

如图4所示，掩模层208形成在衬垫层206上。在一些实施例中，掩模层208可以是金属硬掩模，其包含例如氮化钛、氧化钛、氮化钽或其他类似的材料，也可使用其他硬掩模材料。掩模层208可更包含抗反射涂层(例如无氮抗反射涂层(nitrogen free anti-reflective coating，NFARC)，未绘示)，以帮助掩模层208的图案化。在其他一些实施例中，掩模层208由等离子体增强化学气相沉积(PECVD)或等离子体阳极氮化(plasma anodicnitridation)形成。在后续的光刻工艺期间，使用掩模层208作为硬掩模。

请参照图5，其为在第二介电层204中形成导线的中间阶段的剖面示意图。图5绘示在图1至图4中绘示的实施例的简化示意图。上述关于图1至图4的讨论适用于图5至图12绘示的实施例，反之亦然。

图5绘示掩模层208的图案化以形成开口210。开口210可延伸穿过掩模层208，且部分进入衬垫层206。在各种实施例中，掩模层208的图案化可通过光刻与蚀刻技术的结合。举例而言，光致抗蚀剂(未绘示)可设置于掩模层208上。部分的光致抗蚀剂可通过图案化的掩模而曝光(如使用紫外光或准分子激光)。光致抗蚀剂曝光或未曝光的部分可被移除，取决于所使用的是正型或负型光致抗蚀剂，且可使用图案化的光致抗蚀剂作为掩模蚀刻掩模层208。接着，可移除光致抗蚀剂(如使用灰化技术)。掩模层208的蚀刻可包含干式蚀刻工艺，其使用例如C_xF_y(即氟碳化物，如四氟甲烷(tetrafluoromethane)、八氟丙烷(octafluoropropane)或其他类似的化合物)、氮气(N₂)、氧气(O₂)、氩气(Ar)或其他类似的气体作为工艺气体。衬垫层206在掩模层208的图案化期间可作为蚀刻停止层。

图5绘示一实施例，其中两个导孔202设置于第二介电层204下方的第一介电层116中。在一些实施例中，可存在一个导孔202，或存在两个以上的导孔202。在图5中，导孔202位于开口210的边缘，但在一些实施例中，导孔202可位于开口210范围内符合期望设计的任何位置。

图6绘示使用掩模层208作为图案化掩模，蚀刻衬垫层206和第二介电层204。此蚀刻将开口210延伸穿过衬垫层206且进入第二介电层204。在一些实施例中，此蚀刻为异向性蚀刻。在一些实施例中，此蚀刻可根据以下参数来实施：从约100W至约500W的高射频、从约0W至约50W的低射频、从约20mT至约80mT的压力、从约40℃至约70℃的温度以及从约0V至约500V的电压。此蚀刻可包含干式蚀刻工艺，其使用例如C_xF_y(即氟碳化物，例如四氟甲烷(tetrafluoromethane)、八氟丙烷(octafluoropropane)或其他类似的化合物)、氮气(N₂)、氧气(O₂)、氩气(Ar)或其他类似的气体作为工艺气体。在一些实施例中，C_xF_y可以约20立方公分/分钟(SCCM)至约50SCCM的速率施加，N₂可以约0SCCM至约100SCCM的速率施加，O₂可以约0SCCM至约25SCCM的速率施加，且Ar可以约600SCCM至约1200SCCM的速率施加。此蚀刻可持续一段预设时间，其中决定此段预设时间是根据所使用的蚀刻工艺、第二介电层204的材料组成，以及开口210穿过第二介电层204的期望量。

如图6所示，第二介电层204的蚀刻不会穿透第二介电层204。在蚀刻之后，第二介电层204的衬垫(liner)212留在开口210与第一介电层116及/或导孔202之间。衬垫212在开口210中将进行的处理(见图7)与下方的第一介电层116及/或导孔202之间形成阻障。举例而言，衬垫212可在后续的处理214(见图7)期间保护导孔202。衬垫212在衬垫212的中心点可具有厚度T1为约至约如约第二介电层204可包含厚度T2为约至约如约衬垫212在导孔202上方的厚度T3可大于衬垫212在开口210中心点的厚度T1。厚度T3可为约至约如约衬垫212在衬垫212的中心点上方具有大致相同厚度的距离的长度L1为约至约如约

如图6所示，第二介电层204的蚀刻可使得开口210的侧壁210a成锥状，以具有倾斜、非垂直的轮廓。举例而言，在蚀刻之后，侧壁210a可具有约45°至约80°的角度，如约60°。此外，开口210的底面210b可具有圆弧轮廓。例如，开口210的底角(bottom corners)216可以是圆弧轮廓。底角216可形成曲率半径为R的圆弧。如果具有曲率半径为R的圆弧延伸超过底角216成为虚拟的完整360°的圆，可形成虚拟的圆205。在一些实施例中，R在约至约如约

详细讨论如下，开口210可形成沟槽，且于沟槽中将形成导线(见图10至图12)。如果绘示于图6的第二介电层204的蚀刻继续进行，以蚀刻穿透第二介电层204直到导孔202暴露出来，开口210将会具有与图6中所示轮廓相似的轮廓。在一些实施例中，开口210的锥形的侧壁210a和圆弧的底面210b可避免蚀刻工艺完全暴露出下方的导孔202，例如由于第二介电层204在导孔202上方具有大于衬垫212的厚度T1的厚度T3。因此，导孔202与形成在开口210中的导线224(见图10至图12)的电性耦接较不可靠，且良率可能会下降。此装置的制造过程可能是复杂的，具有较不锥形的侧壁210a与较平坦的底面210b的改良轮廓可在导孔202与将形成在开口210中的导线(见图10至图12)之间产生较好的接触。具有较不锥形的侧壁210a与较平坦的底面210b的改良轮廓可有助于改善可靠度以及提高良率，可达成更可预测的制造。

经由降低第二介电层204的厚度T2，可获得改良的开口轮廓。然而，在第二介电层204上的减少可能在形成于开口中的导线(见图10至图12)上产生不希望出现的电气负载。在导线224上的电气负载的增加会降低可靠度且降低封装的效能。

请参照图7，可对邻接开口210的第二介电层204进行处理214，以在导线224形成于开口210中(见图10至图12)之前改善开口的轮廓。在处理214期间，可通过开口210施加气体至底面210b。在处理214期间，施加的气体的原子及/或分子可物理性地轰击底面210b，造成底面210b进一步的蚀刻。衬垫212在处理214期间避免上述气体物理性地轰击第一介电层116和导孔202。在一些实施例中，处理214可持续直到达到特定的轮廓为止。在一些实施例中，处理214可持续直到衬垫212在底面210b的中心点具有或更小的厚度T1。

在一些实施例中，在处理214中施加的气体是具有大分子量的气体。举例而言，具有较大分子量的气体可更有效地通过物理轰击蚀刻底面210b，因为较大分子量的气体相较于较小分子量的气体具有较大的动能。在一些实施例中，处理214可使用惰性气体施加至底面210b，如氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)及/或氡(Rn)。在一些实施例中，在处理214期间施加的气体可大致上为纯的气体。在一些实施例中，在处理214期间施加的气体可以是不同气体的混合物。在一些实施例中，处理214可包含在整个处理214过程施加单一气体。在一些实施例中，在处理214期间，于不同的时间间隔施加不同的气体。

在一些实施例中，处理214可使用大抵上纯的氩气，其以约200SCCM至约1000SCCM的速率施加。氩气可轻易地取得以在处理214中使用。

在一些实施例中，处理214可有助于产生较不锥形的开口210的侧壁210a。处理214可有助于产生较平坦或平坦的开口210的底面210b。在一些实施例中，处理214可有助于改善开口210的轮廓，而不需降低沟槽的深度。

请参照图8A及图8B，在实施处理214之后，开口210的轮廓已经改善。开口210的侧壁210a可较不锥形，且底面210b较不圆弧(见图8B)或平坦(见图8A)。开口210的底角216可较不圆弧(见图8B)或大致上为方形(见图8A)。衬垫212在开口210的中心点以及开口210的侧壁可具有大致上均匀的厚度。沿着衬垫212在衬垫212中心点上方具有大致相同厚度的长度L2已经增加，且长度L2为约至约如约如果底角216为非垂直且仍为圆弧状，如图8B中绘示的实施例，则相较于进行处理214之前，圆弧边缘的曲率已经增加，且底角216更接近垂直。举例而言，在处理214之后，底角216可形成曲率半径为R的圆弧，其中相较于处理214之前的曲率半径R，处理214之后的曲率半径R长度已经缩短。如果具有曲率半径为R的圆弧延伸超过底角216成为虚拟的完整360°的圆，则形成虚拟的圆205。在一些实施例中，在处理214之后，曲率半径R为约至约如约

接着，请参照图9，实施进一步的蚀刻，以移除衬垫212且暴露出导孔202。衬垫212的蚀刻可包含任何以上叙述的蚀刻工艺。举例而言，此蚀刻可包含干式蚀刻工艺，其使用例如C_xF_y(即氟碳化物，例如四氟甲烷(tetrafluoromethane)、八氟丙烷(octafluoropropane)或其他类似的化合物)、氮气(N₂)、氧气(O₂)、氩气(Ar)或其他类似的气体作为工艺气体。可进行湿式清洁工艺，以移除掩模层208的任何剩余部分，所产生的结构绘示于图9。

如图9所示，开口210显示相较于图6的轮廓的改善的轮廓。开口210的侧壁210a可较不锥形，开口210的底面210b可较不圆弧或平坦，开口210的底角216可较不圆弧或为方形。由于较不圆弧或平坦的底面210b，蚀刻工艺已经完全暴露出导孔202，且第二介电层204不会延伸在导孔202上方。第二介电层204大致上维持其原本的厚度T2为约至约如约因此，可达成开口210的改良的轮廓，而大致上不会降低第二介电层204的厚度，且不会对应地增加形成于开口210中的导电部件上的电气负载。此开口210的改良的轮廓可在导孔202与形成在开口210中的导线224(见图10至图12)之间产生较佳的电性接触、较高的可靠度、较高的良率、及/或形成含有上述所形成的内连线的装置的制造过程的较高可预测性。

图10至图12绘示在开口210中形成导线224。图10绘示形成阻挡层220在开口210中，阻挡层220可覆盖开口210的侧壁210a与底面210b。阻挡层220可包含例如氮化钛、氧化钛、氮化钽、氧化钽或其他类似的材料。阻挡层220可使用任何适合的沉积工艺来沉积，如CVD、PVD、顺应沉积工艺(conformal deposition process)或其他类似的工艺。

图11及图12绘示填充开口210，以形成导线224在第二介电层204中。首先，如图11所示，金属材料222，如铜、铜合金、钨、铝或另一适合的导体可沉积至开口210中。金属材料222的沉积可溢出开口210与第二介电层204。接着，如图12所示，可使用平坦化工艺(例如化学机械研磨(Chemical Mechanical Polishing，CMP)或回蚀刻)以移除溢出的部分。此平坦化也可移除衬垫层206的任何剩余部分。作为平坦化的一部分，阻挡层220的顶部也可被移除。因此，导线224形成于第二介电层204中。

如图12所示，导线224可具有与开口210的轮廓(绘示于图9)一致的轮廓。例如，相较于形成在具有图6所绘示的轮廓的开口中的导线，导线224的底面可为平坦或较不圆弧。导线224的上表面可大致上与第二介电层204的上表面共平面。导线224可具有厚度T4为约至约如约在一些实施例中，导线224的厚度与第二介电层204的厚度大约相同。导线224和阻挡层220物理性且电性地耦接至导孔202，且第二介电层204不会延伸于导孔202上方。

在一些实施例中，可使用与上述相同或相似的工艺形成包含导孔及/或导线的额外介电层在第二介电层204上方。

如本文所述，可形成内连线结构，其中形成在开口中的导线具有改善的轮廓。在一些实施例中，可对介电层中的开口施加处理，导线将形成于上述开口中。在前述处理之后，开口可具有较不锥形的侧壁以及较不圆弧或平坦的底面，使得沿着开口的底面的开口长度可增加。形成在具有改善轮廓的开口中的导线可与下方的导电部件有较佳的接触，且包含上述所形成的内连线的装置可具有较高的可靠度、较高的良率、及/或形成含有上述所形成的内连线的装置的制造过程的可预测性较高。

根据一些实施例，提供一方法，此方法包含形成第一介电层。此方法也包含形成开口在第一介电层中。此方法也包含通过开口对第一介电层施加气体。在通过开口对第一介电层施加气体之后，开口的底面已经平坦化。此方法也包含通过开口蚀刻第一介电层，以暴露出在第一介电层底下的第一接触。此方法也包含在开口中形成导线。

在一些实施例中，其中通过开口对第一介电层施加气体包含通过开口对第一介电层施加氩气。

在一些实施例中，其中氩气为大抵上纯的氩气，且在通过开口对第一介电层施加气体期间没有其他工艺气体存在。

在一些实施例中，上述方法更包含蚀刻第一介电层，以暴露出在第一介电层下的第二接触，其中第一接触与第二接触设置在第二介电层中。

在一些实施例中，其中在通过开口对第一介电层施加气体期间，第一介电层形成衬垫将第一接触与前述气体物理性地隔离。

在一些实施例中，其中在通过开口对第一介电层施加气体之前，衬垫在开口的侧壁底下具有第一厚度，第一厚度是以垂直于衬垫的底面的方向测量，以及在通过开口对第一介电层施加气体之后，衬垫在开口的侧壁底下具有第二厚度，第二厚度比第一厚度薄，且测量第二厚度的方向与测量第一厚度的方向平行。

在一些实施例中，其中在第一介电层中形成开口包含在第一介电层上形成氧化层，在氧化层上形成金属硬掩模层，将金属硬掩模层图案化，以暴露出氧化层的区域，以及穿过金属硬掩模层蚀刻氧化层及第一介电层，以形成前述开口。

在一些实施例中，其中将金属硬掩模层图案化包含部分地蚀刻氧化层，且其中在将金属硬掩模层图案化之后，氧化层包含圆弧形的上表面。

在一些实施例中，其中在通过开口对第一介电层施加气体之前，开口的底面和开口的侧壁在开口的底角处形成第一角度，其中在通过开口对第一介电层施加气体之后，开口的底面和开口的侧壁在开口的底角处形成第二角度，且其中第二角度相较于第一角度更接近90度。

在一些实施例中，其中通过开口对第一介电层施加气体包含以200SCCM至1000SCCM的速率对相邻于开口的第一介电层施加大抵上纯的氩气。

根据一些实施例，提供一方法，此方法包含形成第一介电层。此方法也包含在第一介电层中形成导孔。此方法也包含在第一介电层上形成第二介电层。此方法也包含在第二介电层上形成掩模层。此方法也包含通过掩模层中的开口蚀刻第二介电层，以在第二介电层中形成沟槽。在蚀刻第二介电层之后，第二介电层的一区段在沟槽的底面与第一介电层之间形成衬垫，此衬垫具有弯曲的上表面。此方法也包含对沟槽内的第二介电层施加气体，以降低衬垫的弯曲上表面的曲率。此方法也包含通过沟槽蚀刻衬垫，以暴露出导孔。此方法也包含在沟槽中形成导线。

在一些实施例中，上述气体包含大抵上纯的氩气。

在一些实施例中，其中衬垫将第一介电层与在开口内对第二介电层施加的气体物理性地隔离。

在一些实施例中，其中掩模层是金属硬掩模。

在一些实施例中，其中导孔的位置接近沟槽的侧壁。

根据一些实施例，提供一方法，此方法包含提供包含晶体管的基底。此方法也包含在基底上形成第一介电层。此方法也包含在第一介电层中形成导电部件，此导电部件与晶体管电性耦接。此方法也包含在第一介电层上形成第二介电层。此方法也包含在第二介电层中形成开口。此方法也包含以惰性气体对开口内的第二介电层进行处理，其中在以惰性气体对第二介电层进行处理之后，开口的底面已经平坦。此方法也包含在开口中形成导线。

在一些实施例中，其中在以惰性气体对第二介电层进行处理期间，第一介电层与开口物理性地隔离。

在一些实施例中，上述方法更包含在以惰性气体对第二介电层进行处理之后，蚀刻第二介电层以暴露出导电部件，其中形成导线包含形成导线使导线与导电部件物理性地接触。

在一些实施例中，其中在第二介电层中形成开口包含在第二介电层上形成氧化层，在氧化层上形成金属硬掩模层，将金属硬掩模层图案化，以暴露出氧化层的一区域，以及穿过金属硬掩模层和氧化层蚀刻第二介电层，以形成上述开口。

在一些实施例中，其中以惰性气体对开口内的第二介电层进行处理包含以200SCCM至1000SCCM的速率对开口内的第一介电层施加大抵上纯的氩气。

前述内文概述了许多实施例的部件，使本领域技术人员可以从各个方面更佳地了解本公开实施例。本领域技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到相同的优点。本领域技术人员也应了解，这些等效的结构并未背离本公开的精神与范围。在不背离本公开的精神与范围的前提下，可对本公开实施例进行各种改变、置换及修改。

Claims (1)

1.一种内连线结构的制造方法，包括：

形成一第一介电层；

在该第一介电层中形成一开口；

通过该开口对该第一介电层施加一气体，其中通过该开口对该第一介电层施加该气体之后，该开口的一底面已经平坦化；

通过该开口蚀刻该第一介电层，以暴露出在该第一介电层下的一第一接触；以及

在该开口中形成一导线。