CN107844439A - 支持命令总线训练的存储设备和系统及其操作方法 - Google Patents

Abstract

一种存储设备的操作方法，包括：进入命令总线训练模式；通过将接收的时钟信号分频来产生多个内部时钟信号；根据多个内部时钟信号，通过锁存芯片选择信号来产生多个内部芯片选择信号；基于多个内部芯片选择信号，通过对接收的第一命令/地址信号进行编码，产生第二命令/地址信号；以及输出第二命令/地址信号。

Description

支持命令总线训练的存储设备和系统及其操作方法

相关申请的交叉引用

本申请要求于2016年9月20日向韩国知识产权局提交的韩国专利申请No.10-2016-0120138的优先权并且根据35 USC§119(a)要求于2016年10月20日向USPTO提交的美国专利申请No.15/298,491的优先权，通过引用其全部内容结合到本文中。

技术领域

本公开涉及命令总线训练，更具体地，涉及支持命令总线训练的存储设备和系统及其操作方法。

背景技术

为了支持与存储设备的高速接口，存储器控制器可以向存储设备提供时钟信号。存储设备可以响应于从存储器控制器接收到的时钟信号来处理从存储器控制器接收到的信号，并且可以将要发送到存储器控制器的信号与时钟信号同步。由于需要高数据传输速度，因此从存储器控制器提供的时钟信号的频率可能增加。此外，准确地捕获在存储器控制器和存储设备之间传送的信号变得重要。因此，存储设备和存储器控制器通常可以执行总线训练方法。

发明内容

本公开提供了支持具有提高的准确度的命令总线训练的存储设备和系统及其操作方法。

根据本发明构思的一个方面，提供了一种支持命令总线训练的存储设备的操作方法，该操作方法包括：进入命令总线训练的模式；接收时钟信号、芯片选择信号和第一命令/地址信号；通过将时钟信号分频产生多个内部时钟信号；通过根据多个内部时钟信号对芯片选择信号进行锁存来产生多个内部芯片选择信号；通过基于多个内部芯片选择信号对第一命令/地址信号进行编码来产生第二命令/地址信号；以及输出第二命令/地址信号。

根据本发明构思的另一方面，提供了一种系统中的命令总线训练方法，在所述系统中，命令/地址信号和时钟信号从存储器控制器被提供给存储设备，所述命令总线训练方法包括：在存储设备中，通过将时钟信号分频来产生多个内部时钟信号；由存储器控制器发送第一命令/地址信号；由存储器控制器发送芯片选择信号，所述芯片选择信号相对于内部时钟信号具有可调整延迟；在存储设备中，通过根据多个内部时钟信号对芯片选择信号进行锁存来产生多个内部芯片选择信号；由存储设备通过基于多个内部芯片选择信号对第一命令/地址信号进行编码来产生第二命令/地址信号且发送第二命令/地址信号；以及在存储器控制器中，基于第一命令/地址信号和第二命令/地址信号来确定芯片选择信号的延迟。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解本公开的实施例，在附图中：

图1是根据示例性实施例的包括存储设备和存储器控制器的电子设备的框图；

图2是在命令总线训练期间在存储设备和存储器控制器之间传送的信号的示例性时序图；

图3是用于描述由存储器控制器确定芯片选择信号的定时的操作的图；

图4是根据示例性实施例的包括存储设备和存储器控制器的系统的框图；

图5是根据示例性实施例的在命令总线训练期间在图4的存储设备和存储器控制器之间传送的信号的示例性时序图；

图6是根据示例性实施例的用于描述由存储器控制器确定芯片选择信号的定时的操作的图；

图7是根据示例性实施例的图4的存储设备的操作方法的流程图；

图8A是用于描述根据示例性实施例的图4的存储设备和存储器控制器之间随着时间推移的操作的图；

图8B是用于描述根据示例性实施例的图4的存储设备100a和存储器控制器200a之间的操作的图；

图9A和9B是根据示例性实施例的包括存储设备和存储器控制器的系统的框图；

图10是根据示例性实施例的内部时钟发生器的示例的框图；

图11是根据示例性实施例的在命令总线训练期间在图9B的存储设备和存储器控制器之间传送的信号的示例性时序图；

图12是根据示例性实施例的图9A或图9B的存储设备的操作方法的流程图；

图13A是用于描述根据示例性实施例的图9A或图9B的存储设备和存储器控制器之间随着时间推移的操作的图；

图13B是用于描述根据示例性实施例的图9A或图9B的存储设备和存储器控制器之间的操作的图；

图14是根据示例性实施例的包括存储设备和存储器控制器的系统的框图；

图15是根据示例性实施例的图14的命令/地址锁存器和内部时钟发生器的示例的框图；

图16A、16B和16C是根据示例性实施例的在命令总线训练期间在图14的存储设备和存储器控制器之间移动的信号的示例性时序图；

图17A和17B是用于描述通过存储器控制器确定芯片选择信号的定时的操作的图；

图18是根据示例性实施例的图14的命令/地址解码器和命令/地址比较器的示例的框图；

图19是根据示例性实施例的包括存储设备和存储器控制器的系统的框图；

图20是根据示例性实施例的图14的存储设备的操作方法的流程图；

图21是用于描述根据示例性实施例的图14的存储设备和存储器控制器之间随着时间推移的操作的图；以及

图22是根据特定实施例的计算系统的框图。

具体实施方式

图1是根据示例性实施例的包括存储设备100和存储器控制器200的系统1000的框图。如图1所示，系统1000可以包括存储设备100和存储器控制器200，并且可以被称为存储系统。

如本文所使用的，半导体器件可以指各个设备，诸如存储设备、形成在半导体衬底中或上的一个或多个逻辑器件或存储单元、半导体芯片、存储器芯片、存储器管芯、逻辑芯片、封装、包括一个或存储器芯片的封装以及可选的一个或多个逻辑芯片，或其组合。可以从晶片形成诸如半导体芯片、存储器芯片或逻辑芯片的半导体器件。半导体器件可以包括：可以包括堆叠在封装衬底上的一个或多个芯片的封装、或者包括多个封装的堆叠式封装器件。

如本文所使用的，电子设备可以指这些设备中的一个，并且还可以包括包含这些设备的产品，诸如存储卡、存储模块、包括附加组件的硬盘驱动器、移动电话、膝上型计算机、平板电脑、台式电脑、相机、服务器、计算系统或其他消费电子设备等。

存储设备100可以包括包含多个存储单元的存储单元阵列。根据示例性实施例，存储单元可以是易失性存储单元，并且存储设备100可以包括但不限于：动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功耗DDR(LPDDR)SDRM、图形DDR(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。根据示例性实施例，存储单元100可以是非易失性存储单元，并且存储设备100可以包括但不限于：电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等等。在下文中，描述了存储设备100是DRAM。然而，本公开并不限于此。

存储器控制器200可以从主机(未示出)接收对存储设备100的访问请求，并且可以响应于接收到的请求而与存储设备100进行通信。虽然存储器控制器200在图1中被示为单独部件，但是根据示例性实施例，存储器控制器200可以被包括在其他单独组件(例如处理器等)中。

参考图1，为了减少存储设备100和存储器控制器200之间的信号线的数量，命令和地址可以作为命令/地址信号CA通过命令/地址总线11从存储器控制器200发送到存储设备100。芯片选择信号CS可以通过芯片选择线13从存储器控制器200发送到存储设备100。激活的芯片选择信号CS可以指示通过命令/地址总线11发送的命令/地址信号CA是一个命令，并且去激活的芯片选择信号CS可以指示通过命令/地址总线11发送的命令/地址信号CA是一个地址。数据信号(或数据)DQ可以通过包括双向信号线的数据总线17从存储器控制器200发送到存储设备100或者可以从存储设备100发送到存储器控制器200。

当存储设备100的数据存储容量增加并且访问存储设备100的设备(例如中央处理单元(CPU)、图形处理单元(GPU)、知识产权(IP)核心等)具有增加的操作速度时，存储设备100可以支持高速接口。例如，如图1所示，存储设备100可以通过时钟线15从存储器控制器200接收时钟信号CK，并且基于接收的时钟信号CK可以捕获从存储器控制器200接收的信号，诸如命令/地址信号CA、芯片选择信号CS、数据信号DQ等。此外，存储设备100可以将与接收到的时钟信号CK同步的数据信号DQ发送到存储器控制器200，使得存储器控制器200可以捕获数据信号DQ。图1示出了通过一个时钟线15发送时钟信号CK的示例。然而，时钟信号CK可以通过两条信号线差分地发送。在下文中，描述了存储设备100与时钟信号CK的上升沿同步操作。然而，根据示例性实施例，存储设备100可以与时钟信号CK的下降沿同步操作。

为了基干具有高频率的时钟信号CK来捕获命令/地址信号CA、芯片选择信号CS和数据信号DQ，存储设备100和存储器控制器200可以支持总线训练模式。也就是说，当向系统1000提供电源电压或者满足特定条件时，存储器控制器200可以针对命令/地址总线11、芯片选择线CS和/或数据总线17执行总线训练。例如，存储器控制器200可以通过命令/地址总线向存储设备100发送进入总线训练模式的命令以及具有低频率的时钟信号CK，并且存储设备100可以进入总线训练模式。在总线训练模式中，存储器控制器200可以通过被训练的信号线向存储设备100发送特定信号以及具有高频率的时钟信号CK，并且可以从存储设备100接收响应。存储器控制器200可以基于从存储设备100接收到的响应来确定通过被训练信号线发送的信号的定时(例如延迟)。

在存储器控制器200通过命令/地址总线11发送特定命令之后经过一段时间以后，可以通过确定在时钟信号CK的上升沿通过数据总线17发送的数据信号DQ是否被存储设备100准确地捕获来执行数据总线训练。同时，命令总线训练可以在执行数据总线训练之前执行，并且可以通过确定在时钟信号CK的上升沿通过命令/地址总线11发送的命令/地址信号CA是否被存储设备100准确地捕获来执行。此外，指示命令/地址信号CA是命令的芯片选择信号CS可以具有等于或小于时钟信号CK的一般周期的激活脉冲宽度，因此命令总线训练可以包括训练激活的芯片选择信号CS。

如上所述，数据总线训练可以检查在时钟信号CK的特定上升沿中是否准确地捕获了数据信号DQ，而命令总线训练可以在数据总线训练之前执行，并且可以检查是否在时钟信号CK的未指定的上升沿中准确地捕获了命令/地址信号CA和芯片选择信号CS。因此，命令总线训练可能比数据总线训练更困难。以下将参考图2描述关于命令总线训练的细节方面。

图2是在命令总线训练期间在存储设备100和存储器控制器200之间传送的信号的示例性时序图。图3是用于描述由存储器控制器200确定芯片选择信号CS的定时的操作的图。下文中，将参考图1来描述图2和图3。

在命令总线训练期间，存储器控制器200可以重复向存储设备100发送芯片选择信号CS和从存储设备100接收响应的操作。也就是说，存储器控制器200可以调整芯片选择信号CS的激活脉冲(例如高脉冲)相对于时钟信号CK(例如，时钟信号CK的上升沿或下降沿)的延迟，并且基于与芯片选择信号CS的多个延迟相对应的存储设备100的响应来确定芯片选择信号CS的定时。芯片选择信号CS的激活脉冲宽度可以等于或小于时钟信号CK的周期tCk。

图2示出了基于存储设备100中的发送和接收时间的、在芯片选择信号CS的五个不同延迟中在存储设备100和存储器控制器200之间传送的信号的示例性时序图。每个信号可以通过不同的信号线在存储设备100和存储器控制器200之间传送，因此可以具有不同的延迟。因此，即使存储器控制器200发送芯片选择信号CS使得时钟信号CK的上升沿处于芯片选择信号CS的激活脉冲的中部，在存储设备100中，时钟信号CK的上升沿也可能处于除芯片选择信号CS的激活脉冲的中部以外的其他点。

参考图2的(a)，存储器控制器200可以通过命令/地址总线11发送具有模式A的第一命令/地址信号CA1，并且可以发送在T1附近具有上升沿的芯片选择信号CS。参考图2的(b)，存储器控制器200可以通过命令/地址总线11发送具有模式B的第一命令/地址信号CA1，并且可以发送在T2附近具有下降沿的芯片选择信号CS。参考图2的(c)，存储器控制器200可以通过命令/地址总线11发送具有模式C的第一命令/地址信号CA1，并且可以发送芯片选择信号CS，该芯片选择信号CS的激活脉冲的中部在T2附近。参考图2的(d)，存储器控制器200可以通过命令/地址总线11发送具有模式D的第一命令/地址信号CA1，并且可以发送在T2附近具有上升沿的芯片选择信号CS。参考图2的(e)，存储器控制器200可以通过命令/地址总线11发送具有模式E的第一命令/地址信号CA1，并且可以发送在T3附近具有下降沿的芯片选择信号CS。如图2所示，由存储器控制器200发送的第一命令/地址信号CA1可以将每种模式维持足够长的时间段。此外，希望将图2的(c)所示的芯片选择信号CS的定时确定为芯片选择信号CS的最佳定时。

存储器控制器200可以通过命令/地址总线11将第一命令/地址信号CA1和定时经过调整的芯片选择信号CS一起发送到存储设备100。当芯片选择信号CS在时钟信号CK的上升沿被激活时，存储设备100可以通过对第一命令/地址信号CA1进行锁存来产生第二命令/地址信号CA2。存储设备100可以将第二命令/地址信号CA2发送到存储器控制器200，并且存储器控制器200可以将第一命令/地址信号CA1和第二命令/地址信号CA2进行比较。例如，命令/地址总线11可以包括六条信号线，并且存储设备100可以通过数据总线17的六条信号线(例如，图2所示的DQ[15:0]中的DQ[13:8])将第二命令/地址信号CA2发送到存储器控制器200。

在图2所示的五种情况下，存储设备100可以通过数据总线17的一些信号线将通过在时钟信号CK的上升沿对第一命令/地址信号CA1进行锁存而产生的第二命令/地址信号CA2发送给存储器控制器200。如图2所示，在这五种情况下，第二命令/地址信号CA2可以分别具有模式A’、模式B’、模式C’、模式D’和模式E’。如图2所示，从存储器控制器100发送的第二命令/地址信号CA2可以将每种模式维持足够长的时间段。

当第一命令/地址信号CA1和第二命令/地址信号CA2彼此对应时，存储器控制器200可以将发送芯片选择信号CS的定时确定为通过。当第一命令/地址信号CA1和第二命令/地址信号CA2不彼此对应时，存储器控制器200可以将发送芯片选择信号CS的定时确定为失败。存储器控制器200可以基于多个比较结果来确定芯片选择信号CS的最佳定时。

图3示出了当假设图2的(c)中所示的芯片选择信号CS的延迟为0时与芯片选择信号CS的多个不同延迟相对应的多个比较结果。例如，在图2的(a)中，可以在T1处在时钟信号CK的上升沿对芯片选择信号CS的激活脉冲进行采样，并且存储设备100可以通过对具有模式A的第一命令/地址信号CA1进行锁存来向存储器控制器200发送具有模式A’的第二命令/地址信号CA2。由于在T1处对芯片选择信号CS的激活脉冲进行采样，因此存储设备100可以将具有与第一命令地址信号CA1的模式A相同的模式A’的第二命令/地址信号CA2发送到存储器控制器200，并且如图3的(a)所示，存储器控制器200可以将图2的(a)所示的芯片选择信号CS的定时确定为通过。

可以在T2处在时钟信号CK的上升沿对图2的(b)至图2的(d)所示的芯片选择信号CS的激活脉冲进行采样。因此，第一命令/地址信号CA1的模式B、模式C和模式D可以分别与第二命令/地址信号CA2的模式B’、模式C’和模式D’相同。如图3的(b)至图3的(d)所示，存储器控制器200可以将图2的(b)至图2的(d)所示的芯片选择信号CS的所有定时确定为通过。

可以在T3处在时钟信号CK的上升沿对图2的(e)所示的芯片选择信号CS的激活脉冲进行采样。因此，第一命令/地址信号CA1的模式D可以与第二命令/地址信号CA2的模式D’相同。如图3的(e)所示，存储器控制器200可以将图2的(e)所示的芯片选择信号CS的定时确定为通过。

如图3所示，对于具有等于或小于1tCK的激活脉冲宽度的芯片选择信号CS，可以测量等于2tCk或大于1tCK的通过窗口(例如CS通过窗口)。也就是说，即使必须将图2的(a)和图2的(e)中示出的芯片选择信号CS的激活脉冲中的至少一个必须确定为失败，由于在与T2相邻的T1和T3处的时钟信号CK的上升沿，也可以将图2的(a)和图2的(e)所示的芯片选择信号CS的所有激活脉冲确定为通过。因此，存储器控制器200可能无法确定图2的(c)所示的芯片选择信号CS的激活脉冲的最佳定时(例如，图2的(c))。

如下所述，根据示例性实施例的存储设备可以通过对接收到的时钟信号CK进行分频来产生内部时钟信号，并且可以通过使用内部时钟信号对芯片选择信号CS进行采样，以便提高命令总线训练的准确度。存储器控制器可以改变由存储设备产生的内部时钟信号(例如内部时钟信号的相位)，并且可以根据改变后的内部时钟信号执行命令总线训练。此外，由于被准确训练的芯片选择线13，所以可以省略对命令/地址总线11的训练，从而可以减少命令总线训练所消耗的时间。

图4是根据示例性实施例的包括存储设备100a和存储器控制器200a的系统1000a的框图。如图4所示，存储设备100a和存储器控制器200a可以通过命令/地址总线11、芯片选择线13、时钟线15和数据总线17彼此通信。

参考图4，存储设备100a可以包括命令/地址锁存器120a、内部时钟发生器140a和数据输入/输出电路160a。为方便说明，包含在存储设备100a中的组件在图4中分离地示出。例如，可以所述组件中的至少两个组件实现为一个组件。

内部时钟发生器140a可以通过时钟线15从存储器控制器200a接收时钟信号CK，并且可以通过对时钟信号CK进行分频来产生内部时钟信号CK_INT。例如，内部时钟信号CK_INT的频率可以是例如时钟信号CK的频率的1/2或1/4。例如，时钟信号CK的频率可以是1GHz，并且内部时钟信号CK_INT的频率可以是500MHz或250MHz。

在示例性实施例中，内部时钟发生器140a可以通过时钟线15从存储器控制器200a接收时钟信号CK，并且可以通过对时钟信号CK进行分频来产生多个内部时钟信号CK_INT。例如，通过将时钟信号CK(例如，2GHz、4GHz等)分频，多个内部时钟信号CK_TNT中的每一个可以具有相同的频率(例如，1GHz)，并且彼此之间可以具有不同的相位(例如，90°、180°、270°等)。

在示例性实施例中，存储器控制器200a可以产生并通过时钟线15发送第一时钟信号CK1和具有第一时钟信号CK1的频率的1/2或1/4的第二时钟信号CK2。在这种情况下，时钟线15可以包括多条时钟线。

命令/地址锁存器120a可以通过命令/地址总线11从存储器控制器200a接收第一命令/地址信号CA1，并且可以通过芯片选择线13从存储器控制器200a接收芯片选择信号CS。此外，命令/地址锁存器120a可以从内部时钟发生器140a接收内部时钟信号CK_INT，并且当在内部时钟信号CK_INT的上升沿激活芯片选择信号CS时，通过对第一命令/地址信号CA1进行锁存来输出第二命令/地址信号CA2。

数据输入/输出电路160a可以通过数据总线17从存储器控制器200a接收写入数据W_DATA，并且可以(例如，向存储单元阵列)输出写入数据W_DATA。此外，数据输入/输出电路160a可以(例如，从存储单元阵列)接收读取数据R_DATA，并且可以通过数据总线17将读取数据R_DATA发送到存储器控制器200a。在命令总线训练模式期间，数据输入/输出电路160a可以通过数据总线17的一些信号线将从命令/地址锁存器120a接收的第二命令/地址信号CA2发送到存储器控制器200a。

尽管在图4中未示出，但是存储设备100a可以包括控制逻辑单元(未示出)(这里使用的“单元”可以指“电路”)，并且在命令总线训练模式期间，控制逻辑单元可以启用命令/地址锁存器120a、内部时钟发生器140a和数据输入/输出电路160a，或者控制命令/地址锁存器120a、内部时钟发生器140a和数据输入/输出电路160a执行特定操作。

如图4所示，由于通过对从存储器控制器200a发送到存储设备100a的时钟信号CK进行分频所产生的内部时钟信号CK_INT用于对芯片选择信号CS进行采样，所以可以解决图2和图3示出的问题。稍后将参照图5和图6描述关于存储设备100a的操作的细节方面。

参考图4，存储器控制器200a可以包括时钟发生器210a、命令/地址生成器220a、命令/地址发送器230a、命令/地址寄存器240a、芯片选择发送器250a、数据输入/输出电路260a、命令/地址比较器270a和定时控制器280a。为方便说明，包含在存储器控制器200a中的组件在图4中分离地示出。例如，可以所述组件中的至少两个组件实现为一个组件。

时钟发生器210a可以从定时控制器280a接收时钟控制信号CK_T。时钟发生器210a可以响应于时钟控制信号CK_T来调整通过时钟线15发送的时钟信号CK的定时(例如频率)。

命令/地址生成器220a可以产生第一命令/地址信号CA1。例如，命令/地址生成器220a可以产生具有特定模式的第一命令/地址信号CA1。命令/地址发送器230a可以从命令/地址生成器220a接收第一命令/地址信号CA1，并且可以从定时控制器280a接收命令/地址控制信号CA_T。命令/地址发送器230a可以响应于命令/地址控制信号CA_T来调整通过命令/地址总线11发送的第一命令/地址信号CA1的定时。

命令/地址寄存器240a可以接收并存储由命令/地址生成器220a产生的第一命令/地址信号CA1。图4示出了命令/地址寄存器240a从命令/地址生成器220a接收第一命令/地址信号CA1的示例。在示例性实施例中，命令/地址寄存器240a可以接收并存储由命令/地址发送器230a输出的第一命令/地址信号CA1。

芯片选择发送器250a可以从定时控制器280a接收芯片选择控制信号CS_T，并且可以响应于芯片选择控制信号CS_T来调整通过芯片选择线13发送的芯片选择信号CS的定时，例如芯片选择信号CS的激活脉冲(例如，脉冲保持高电平)的延迟。

数据输入/输出电路260a可以通过数据总线17从存储设备100a(例如，存储单元阵列)接收读取数据R_DATA，并且可以输出读取数据R_DATA。此外，数据输入/输出电路260a可以接收写入数据W_DATA，并且可以通过数据总线17将写入数据W_DATA发送到存储设备100a。在命令总线训练模式期间，数据输入/输出电路260a可以将通过数据总线17的一些信号线从存储设备100a接收的第二命令/地址信号CA2发送到命令/地址比较器270a。

命令/地址比较器270a可以将存储在命令/地址寄存器240a中的第一命令/地址信号CA1与通过数据输入/输出电路260a从存储设备100a接收的第二命令/地址信号CA2进行比较。命令/地址比较器270a可以根据第一命令/地址信号CA1与第二命令/地址信号CA2的比较结果来输出通过/失败信号PF。

定时控制器280a可以控制发送到存储设备100a的每个信号的定时。如上所述，定时控制器280a可以通过分别输出时钟控制信号CK_T、命令/地址控制信号CA_T和芯片选择控制信号CS_T来控制时钟信号CK、第一命令/地址信号CA1和芯片选择信号CS的定时。此外，定时控制器280a可以从命令/地址比较器270a接收通过/失败信号PF，可以基于与芯片选择信号CS的多个不同定时相对应的通过/失败信号PF来确定芯片选择信号CS的定时，并且可以基于与第一命令/地址信号CA1的多个不同定时相对应的通过/失败信号PF来确定第一命令/地址信号CA1的定时。

图5是在命令总线训练期间在图4的存储设备100a和存储器控制器200a之间传送的信号的示例性时序图。图6是用于描述由存储器控制器200a确定芯片选择信号CS的定时的操作的图。下文中，将参考图4来描述图5和图6。

参考图5，图5和图6所示的存储设备100a的内部时钟发生器140a可以产生具有时钟信号CK的频率的1/4频率的内部时钟信号CK_INT。图5的(a)至图5的(e)所示的芯片选择信号CS的激活脉冲与图2的(a)至图2的(e)所示的芯片选择信号CS的激活脉冲可以分别具有相同的延迟。例如，时钟信号CK在内部时钟信号CK_INT的一个时钟周期(即，1tCK)期间具有4个时钟周期(即4tCK)。因此，时钟信号CK的频率可以是内部时钟信号CK_INT的频率的4倍。如图5所示，由于T2处的内部时钟信号CK_INT的上升沿，因此可能只有图5的(b)至图5的(d)所示的芯片选择信号CS的激活脉冲被采样。因此，从存储设备100a发送的第二命令/地址信号CA2的模式(例如模式B2、模式C2和模式D2)可以分别与第一命令/地址信号CA1的模式B1、模式C1和模式D1相同。相反，由于T2处的内部时钟信号CK_INT的上升沿，因此可以不对图5的(a)和图5的(e)所示的芯片选择信号CS的激活脉冲进行采样。因此，存储设备100a可以发送保持先前模式或具有默认模式的第二命令/地址信号CA2，并且第二命令/地址信号CA2的模式可以不同于第一命令/地址信号CA1的模式，即模式A1和模式E1。

在示例性实施例中，模式A1至E1中的每一个可以包括基于芯片选择信号CS的命令信号(例如，激活、预充电、刷新、读取、写入等)或地址信号。例如，第一命令/地址信号CA1可以包括控制信号(例如，WE、RAS、CAS等)或多个地址信号。

在示例性实施例中，代替图5的(a)至图5的(e)所示的芯片选择信号CS，可以输入相对于内部时钟信号CK_INT具有可调整延迟(或可变延迟)的第一命令/地址信号CA1的控制信号和地址信号中的每一个。在这种情况下，假设当第一命令/地址信号CA1锁存时芯片选择信号CS具有对训练模式操作没有影响的足够余量。

如图6所示，由于从时钟信号CK分频的内部时钟信号CK_INT，因此可以相对于具有约1tCK的激活脉冲宽度的芯片选择信号CS来测量约1tCK的通过窗口(例如，CS通过窗口)。因此，存储器控制器200a(即，存储器控制器200a的定时控制器280a)可以将与通过窗口的中间部分(c)相对应的芯片选择信号CS的激活脉冲的定时确定为芯片选择信号CS的定时。在示例性实施例中，当输入具有可调整延迟的第一命令/地址信号CA1时，存储器控制器200a可以将与通过窗口(例如，第一命令/地址信号CA1通过窗口)的中间部分(c)相对应的第一命令/地址信号CA1的定时确定为第一命令/地址信号CA1的定时。

图7是根据示例性实施例的图4的存储设备100a的操作方法的流程图。如图7所示，存储设备100a的操作方法可以包括操作S11至S15。

在操作S11中，可以执行进入命令总线训练模式的操作。例如，存储器控制器200a可以将用于进入命令总线训练模式的命令发送到存储设备100a，并且存储设备100a可以响应于所接收的命令进入命令总线训练模式。

在操作S12中，可以执行通过对时钟信号CK进行分频来产生内部时钟信号CK_INT的操作。例如，存储设备100a的内部时钟发生器140a可以通过将时钟信号CK分频来产生具有例如时钟信号CK的频率的1/2或1/4频率的内部时钟信号CK_INT。

在操作S13中，可以执行确定芯片选择信号CS是否在内部时钟信号CK_INT的上升沿(或下降沿)被激活的操作。当芯片选择信号CS在内部时钟信号CK_INT的上升沿被激活时，可以在操作S14中执行对命令/地址信号进行锁存的操作。例如，存储设备100a的命令/地址锁存器120a可以接收芯片选择信号CS、第一命令/地址信号CA1和内部时钟信号CK_INT，并且当芯片选择信号CS在内部时钟信号CK_INT的上升沿被激活时，存储设备100a的命令/地址锁存器120a可以对第一命令/地址信号CA1进行锁存以产生第二命令/地址信号CA2。

在操作S15中，可以执行输出锁存的命令/地址信号的操作。例如，存储设备100a的数据输入/输出电路160a可以从命令/地址锁存器120a接收第二命令/地址信号CA2，并且可以通过数据总线17的一些信号线将第二命令/地址信号CA2发送到存储器控制器200a。

图8A是用于描述根据示例性实施例的图4的存储设备100a和存储器控制器200a之间随着时间推移的操作的图。

在操作S101中，存储器控制器200a可以发送进入命令总线训练模式的命令。在操作S102中，存储设备100a可以响应于所接收的命令而进入命令总线训练模式。在操作S103中，存储设备100a可以通过对从存储器控制器200a接收的时钟信号CK进行分频来产生内部时钟信号CK_INT。

在操作S104中，存储器控制器200a可以发送第一命令/地址信号CA1。例如，存储器控制器200a可以发送具有特定模式(例如，激活、预充电、刷新、读取、写入等)的第一命令/地址信号CA1。然后，在操作S105中，存储器控制器200a可以调整芯片选择信号CS的延迟。例如，存储器控制器200a可以调整芯片选择信号CS的激活脉冲的延迟以逐渐增加或减小。在操作S106中，存储器控制器200a可以发送激活的芯片选择信号CS。例如，存储器控制器200a可以根据调整后的延迟来发送芯片选择信号CS的激活脉冲。

当在内部时钟信号CK_INT的上升沿(或下降沿)对激活的芯片选择信号CS进行采样时，存储设备100a可以在操作Si07中对第一命令/地址信号CA1进行锁存。存储设备100a可以通过对第一命令/地址信号CA1进行锁存来产生第二命令/地址信号CA2，并且可以在操作S108中将第二命令/地址信号CA2发送到存储器控制器200a。

在操作S109中，存储器控制器200a可以将第一命令/地址信号CA1与第二命令/地址信号CA2进行比较，并且可以累积比较结果。在操作S110中，存储器控制器200a可以确定是否结束命令总线训练。例如，存储器控制器200a可以确定芯片选择信号CS的延迟是否被调整为可调整或可变的最大值(或最小值)。备选地，存储器控制器200a可以确定是否可以基于累积的比较结果来确定芯片选择信号CS的延迟。当命令总线训练没有结束时，存储器控制器200a可以在操作S104中重复发送第一命令/地址信号。此外，第一命令/地址信号CA1可以具有与先前的第一命令/地址信号CA1不同的模式。另一方面，当命令总线训练结束时，存储器控制器200a可以在操作S111中向存储设备100a发送结束命令总线训练模式的命令。在操作S114中，存储设备100a可以响应于所接收的命令而结束命令总线训练模式。

在操作S113中，存储器控制器200a可以基于累积的比较结果来确定芯片选择信号CS的延迟。例如，如图6所示，存储器控制器200a可以选择与CS通过窗口的中值(例如，图6的(c))相对应的芯片选择信号CS的延迟。

图8B是用于描述根据示例性实施例的图4的存储设备100a和存储器控制器200a之间的操作的图。在下文中，可以不描述与图8A的图所示的方面相同或基本相同的方面。

在操作S101中，存储器控制器200a可以发送进入命令总线训练模式的命令。在操作S102中，存储设备100a可以响应于所接收的命令而进入命令总线训练模式。在操作S103中，存储设备100a可以通过对从存储器控制器200a接收的时钟信号CK进行分频来产生内部时钟信号CK_INT。

在操作S104中，存储器控制器200a可以发送第一命令/地址信号CA1。例如，存储器控制器200a可以发送具有特定模式(例如，激活、预充电、刷新、读取、写入等)的第一命令/地址信号CA1。然后，在操作S105中，存储器控制器200a可以调整第一命令/地址信号CA1的延迟。例如，存储器控制器200a可以调整第一命令/地址信号CA1的延迟以逐渐增加或减小。在示例性实施例中，在操作S105中，可以将第一命令/地址信号CA1的一个或多个信号调整所述延迟。在操作S106中，存储器控制器200a可以发送第一命令/地址信号CA1。例如，存储器控制器200a可以根据调整后的延迟来发送第一命令/地址信号CA1。

当在内部时钟信号CK_INT的上升沿(或下降沿)对第一命令/地址信号CA1进行采样时，存储设备100a可以在操作S107中对第一命令/地址信号CA1进行锁存。假设在操作S107中芯片选择信号CS具有不影响训练模式操作的足够余量。存储设备100a可以通过对第一命令/地址信号CA1进行锁存来产生第二命令/地址信号CA2，并且可以在操作S108中将第二命令/地址信号CA2发送到存储器控制器200a。

在操作S109中，存储器控制器200a可以将第一命令/地址信号CA1与第二命令/地址信号CA2进行比较，并且可以累积比较结果。在操作S110中，存储器控制器200a可以确定是否结束命令总线训练。例如，存储器控制器200a可以确定第一命令/地址信号CA1的延迟是否被调整为可调整的最大值(或最小值)。备选地，存储器控制器200a可以确定是否可以基于累积的比较结果来确定第一命令/地址信号CA1的延迟。当命令总线训练没有结束时，存储器控制器200a可以在操作S104中重复发送第一命令/地址信号。此外，第一命令/地址信号CA1可以具有与第一命令/地址信号CA1的先前模式不同的模式。另一方面，当命令总线训练完成时，存储器控制器200a可以在操作S111中向存储设备100a发送结束命令总线训练模式的命令。在操作S114中，存储设备100a可以响应于所接收的命令而结束命令总线训练模式。

在操作S113中，存储器控制器200a可以基于累积的比较结果来确定第一命令/地址信号CA1的延迟。例如，如图6所示，存储器控制器200a可以选择与第一命令/地址信号CA1通过窗口的中值(例如，图6的(c))相对应的第一命令/地址信号CA1的延迟。

图9A和图9B是根据示例性实施例的包括存储设备100b和100c以及存储器控制器200b和200c的系统1000b和1000c的示例的框图。图9A和图9B所示的系统1000b和1000c中的存储器控制器200b和200c可以通过相位选择线19将相位选择信号PS分别发送到存储设备100b和100c。在下文中，可以不描述与针对图4的系统1000a进行描述的方面相同或基本相同的方面。

参考图9A，存储设备100b可以包括命令/地址锁存器120b、内部时钟发生器140b和数据输入/输出电路160b。内部时钟发生器140b可以从存储器控制器200b接收相位选择信号PS。内部时钟发生器140b可以产生彼此之间具有不同相位的多个内部时钟信号，并且可以响应于相位选择信号PS来选择多个内部时钟信号中的一个内部时钟信号CK_INT，并输出所选择的内部时钟信号CK_INT。

参考图9A，存储器控制器200b可以包括时钟发生器210b、命令/地址生成器220b、命令/地址发送器230b、命令/地址寄存器240b、芯片选择发送器250b、数据输入/输出电路260b、命令/地址比较器270b和定时控制器280b。定时控制器280b可以产生相位选择信号PS，并通过相位选择线19将相位选择信号PS发送到存储设备100b。相位选择线19可以包括连接到存储设备100b的输入引脚和存储器控制器200b的输出引脚(其在命令总线训练期间不使用)的一个或多个信号线。例如，相位选择线19可以是连接到存储设备100b和存储器控制器200b的数据掩蔽引脚(或焊盘)的信号线。

参考图9B，存储设备100c可以包括命令/地址锁存器120c、内部时钟发生器140c和数据输入/输出电路160c。数据输入/输出电路160c可以在命令总线训练模式期间通过数据总线17的至少一条信号线接收相位选择信号PS。例如，包括多条信号线的数据总线17可以包括用以传送从存储设备100c输出的第二命令/地址信号CA2的至少一条信号线和用以传送从存储器控制器200c输出的相位选择信号PS的至少一条信号线。

内部时钟发生器140c可以从存储器控制器200c接收相位选择信号PS。内部时钟发生器140c可以产生彼此之间具有不同相位的多个内部时钟信号，并且可以响应于相位选择信号PS来选择多个内部时钟信号中的一个内部时钟信号CK_INT，并输出所选择的内部时钟信号CK_INT。在示例性实施例中，多个内部时钟信号中的每一个可以具有相同的频率，例如1GHz、2GHz等。

根据示例性实施例，通过设置存储设备100b或100c的模式寄存器集合，可以将相位选择信号PS从存储器控制器200b或200c发送到存储设备100b或100c，这不同于图9A和9B所示的示例性实施例。例如，存储器控制器200b或200c可以向存储设备100b或100c发送用于设置模式寄存器集合的命令，并且存储设备100b或100c可以响应于接收的命令来改变输入到内部时钟发生器140b或140c的相位选择信号PS。

在图9A和图9B所示的示例性实施例中，通过将时钟信号CK(例如，2GHz、4GHz等)分频，多个内部时钟信号CK_INT中的每一个可以具有相同的频率(例如，1GHz)，并且彼此之间可以具有不同的相位(例如，90°、180°、270°等)。

图10是根据示例性实施例的内部时钟发生器的示例的框图。例如，图10示出了图9A或9B的内部时钟发生器140b或140c。如以上参考图9A和9B所述，内部时钟发生器140b或140c可以从存储器控制器200b或200c接收时钟信号CK，并且可以从存储器控制器200b或数据输入/输出电路160c接收相位选择信号PS。

参考图10，内部时钟发生器140b或140c可以包括时钟分频器142和时钟选择器144。时钟分频器142可以通过对时钟信号CK进行分频来产生多个内部时钟信号CK_INTS。根据实施例，多个内部时钟信号CK_INTS可以具有相同的频率和彼此不同的相位。例如，类似于图5所示，时钟分频器142可以产生频率为时钟信号CK的频率的1/4的四个内部时钟信号CK_INTS，并且这四个内部时钟信号CK_INTS彼此之间可以具有90°的相位差。作为另一示例，时钟分频器142可以产生频率为时钟信号CK的频率的1/2的两个内部时钟信号CK_INTS，并且这两个内部时钟信号CK_INTS彼此之间可以具有180°的相位差。

响应于由存储器控制器200b或200c产生的相位选择信号PS，时钟选择器144可以选择由时钟分频器142产生的多个内部时钟信号CK_INTS中的一个，并输出所选择的内部时钟信号作为内部时钟信号CK_INT。例如，当时钟分频器142产生的内部时钟信号CK_INTS的数量为4时，相位选择信号PS可以是通过两条信号线接收的2比特信号，并且时钟选择器144可以响应于相位选择信号PS来选择四个内部时钟信号CK_INTS之一，并输出所选择的内部时钟信号作为内部时钟信号CK INT。

图11是根据示例性实施例的在命令总线训练期间在图9B的存储设备100c和存储器控制器200c之间传送的信号的示例性时序图。图11是对应于图9B的示例的时序图，其中通过数据总线17的一条信号线(即DQ[7])来传送相位选择信号PS。备选地，在图9A的通过附加信号线传送相位选择信号PS的示例中，与图11的示例类似地来传送信号。下文中，将参考图9B和图10来描述图11。

参考图11，内部时钟发生器140c的时钟分频器142可以产生频率为时钟信号CK的频率的1/2的两个内部时钟信号CK_INT1和CK_INT2。两个内部时钟信号CK_INT1和CK_INT2可以相对于彼此具有180°的相位差，并且时钟选择器144可以响应于相位选择信号PS来选择两个内部时钟信号CK_INT1和CK_INT2中的一个，并输出所选择的内部时钟信号。

在Ta0到Ta12，响应于低电平的相位选择信号PS，可以选择第一内部时钟信号CK_INT1并将其输出到内部时钟发生器140c的外部，并且命令/地址锁存器120c可以在第一内部时钟信号CK_INT1的上升沿对芯片选择信号CS进行采样。如图11所示，可以在Ta2处对从存储器控制器200c接收的芯片选择信号CS的激活脉冲进行采样，因此命令/地址锁存器120c可以对具有模式F1的第一命令/地址信号CA1进行锁存，并且可以输出具有模式F2的第二命令/地址信号CA2。

此外，在Tb0到Tb12，响应于高电平的相位选择信号PS，可以选择第二内部时钟信号CK_INT2并将其输出到内部时钟发生器140c的外部，并且命令/地址锁存器120c可以在第二内部时钟信号CK_INT2的上升沿对芯片选择信号CS进行采样。如图11所示，可以在Tb3处对从存储器控制器200c接收的芯片选择信号CS的激活脉冲进行采样，因此命令/地址锁存器120c可以对具有模式G1的第一命令/地址信号CA1进行锁存，并且可以输出具有模式G2的第二命令/地址信号CA2。

如图11所示，可以响应于由存储器控制器120c提供的相位选择信号PS来确定捕获芯片选择信号CS和第一命令/地址信号CA1的内部时钟信号。因此，在存储器控制器120c改变芯片选择信号CS的延迟的范围内不发生从时钟信号CK分频的内部时钟信号CK_INT的上升沿，使得没有接收到具有与第一命令/地址信号CA1的模式相同的模式的第二命令/地址信号CA2的情况下，或者在存储器控制器120c改变芯片选择信号CS的延迟的范围的边界附近发生内部时钟信号CK_INT的上升沿，使得未找到芯片选择信号CS的最佳定时的情况下，存储器控制器120c可以通过改变相位选择信号PS来改变对芯片选择信号CS进行采样的内部时钟信号CK_INT的相位。

图12是根据示例性实施例的图9A或9B的存储设备100b或100c的操作方法的流程图。如图12所示，存储设备100b或100c的操作方法可以包括操作S21至S26。下文中，将参考图9A来描述图12。

在操作S21中，可以执行进入命令总线训练模式的操作。例如，存储器控制器200b可以将用于进入命令总线训练模式的命令发送到存储设备100b，并且存储设备100b可以响应于所接收的命令进入命令总线训练模式。

在操作S22中，可以执行通过对时钟信号CK进行分频来产生多个内部时钟信号CK_INTS的操作。例如，包括在内部时钟发生器140b中的时钟分频器142可以产生具有相同频率并且彼此之间具有不同相位的多个内部时钟信号CK_INTS。

在操作S23中，可以执行响应于相位选择信号PS选择多个内部时钟信号CK_INTS中的一个的操作。例如，包括在内部时钟发生器140b中的时钟选择器144可以接收相位选择信号PS，并且响应于所接收的相位选择信号PS，可以输出多个内部时钟信号CK_INTS中的一个作为内部时钟信号CK_INT。

在操作S24中，可以执行确定芯片选择信号CS是否在内部时钟信号CK_INT的上升沿(或下降沿)被激活的操作。当芯片选择信号CS在内部时钟信号CK_INT的上升沿被激活时，可以在操作S25中执行对命令/地址信号进行锁存的操作。例如，存储设备100b的命令/地址锁存器120b可以接收芯片选择信号CS、第一命令/地址信号CA1和内部时钟信号CK_INT，并且当芯片选择信号CS在内部时钟信号CK_INT的上升沿被激活时，存储设备100b的命令/地址锁存器120b可以对第一命令/地址信号CA1进行锁存以产生第二命令/地址信号CA2。

在操作S26中，可以执行输出锁存的命令/地址信号的操作。例如，存储设备100b的数据输入/输出电路160b可以从命令/地址锁存器120b接收第二命令/地址信号CA2，并且可以通过数据总线17的一些信号线将第二命令/地址信号CA2发送到存储器控制器200b。

图13A是用于描述根据示例性实施例的图9A或图9B的存储设备100b或100c和存储器控制器200b或200c之间随着时间推移的操作的图。下文中，将参考图9A来描述图13A。

在操作S201中，存储器控制器200b可以发送进入命令总线训练模式的命令。在操作S202中，存储设备100b可以响应于所接收的命令而进入命令总线训练模式。在操作S203中，存储设备100b可以通过对从存储器控制器200b接收的时钟信号CK进行分频来产生多个内部时钟信号CK_INTS。多个内部时钟信号可以彼此具有不同的相位。

在操作S204中，存储器控制器200b可以发送相位选择信号PS。例如，存储器控制器200b可以通过例如在命令总线训练模式中未使用的数据掩蔽焊盘(或数据掩蔽引脚)来发送相位选择信号PS，并且存储设备100b可以通过数据掩蔽焊盘接收相位选择信号PS，并在操作S205中响应于所接收的相位选择信号来选择多个内部时钟信号中的一个。

存储器控制器200b可以在操作S206中发送第一命令/地址信号CA1。例如，存储器控制器200b可以发送具有特定模式(例如，激活、预充电、刷新、读取、写入等)的第一命令/地址信号CA1。然后，在操作S207中，存储器控制器200b可以调整芯片选择信号CS的延迟。例如，存储器控制器200b可以调整芯片选择信号CS的激活脉冲的延迟以逐渐增加或减小。在操作S208中，存储器控制器200b可以发送激活的芯片选择信号CS。例如，存储器控制器200b可以根据调整后的延迟来发送芯片选择信号CS的激活脉冲。

当存储设备100b对在内部时钟信号CK_INT的上升沿(或下降沿)激活的芯片选择信号CS进行采样时，存储设备100b可以在操作S209中对第一命令/地址信号CA1进行锁存。存储设备100b可以通过对第一命令/地址信号CA1进行锁存来产生第二命令/地址信号CA2，并且可以在操作S210中将第二命令/地址信号CA2发送到存储器控制器200b。

在操作S211中，存储器控制器200b可以将第一命令/地址信号CA1与第二命令/地址信号CA2进行比较，并且可以累积比较结果。在操作S212中，存储器控制器200b可以确定是否改变内部时钟信号CK_INT。例如，如上文参考图11所述，当通过使用第一内部时钟信号CK_INT难以确定芯片选择信号CS的最佳定时时，存储器控制器200b可以确定将第一内部时钟信号CK_INT改变成相对于第一内部时钟信号CK_INT具有不同相位(例如，180°)的第二内部时钟信号CK_INT，并且可以在操作S213中发送改变后的相位选择信号。

在操作S214中，存储器控制器200b可以确定是否结束命令总线训练。例如，存储器控制器200b可以确定芯片选择信号CS的延迟是否被调整为可调整的最大值(或最小值)。备选地，存储器控制器200b可以确定是否可以基于累积的比较结果来确定芯片选择信号CS的延迟。当命令总线训练没有结束时，存储器控制器200b可以在操作S206中重复发送第一命令/地址信号CA1。例如，第一命令/地址信号CA1可以具有与先前的第一命令/地址信号CA1不同的模式。另一方面，当命令总线训练结束时，存储器控制器200b可以在操作S215中向存储设备100b发送结束命令总线训练模式的命令。在操作S216中，存储设备100b可以响应于所接收的命令而结束命令总线训练模式。

存储器控制器200b可以基于操作S217中的累积的比较结果来确定芯片选择信号CS的延迟。例如，如图6所示，存储器控制器200b可以选择与CS通过窗口的中部(例如，图6的(c))相对应的芯片选择信号CS的延迟。

图13B是用于描述根据示例性实施例的图9A或图9B的存储设备100b或100c和存储器控制器200b或200c之间的操作的图。下文中，将参考图9A来描述图13B。

在操作S201中，存储器控制器200b可以发送进入命令总线训练模式的命令。在操作S202中，存储设备100b可以响应于所接收的命令而进入命令总线训练模式。在操作S203中，存储设备100b可以通过对从存储器控制器200b接收的时钟信号CK进行分频来产生多个内部时钟信号CK_INTS。多个内部时钟信号可以彼此具有不同的相位。

在操作S204中，存储器控制器200b可以发送相位选择信号PS。例如，存储器控制器200b可以通过例如在命令总线训练模式中未使用的数据掩蔽焊盘(或数据掩蔽引脚)来发送相位选择信号PS，并且存储设备100b可以通过数据掩蔽焊盘接收相位选择信号PS，并在操作S205中响应于所接收的相位选择信号来选择多个内部时钟信号中的一个。

在操作S206中，存储器控制器200b可以发送第一命令/地址信号CA1。例如，存储器控制器200b可以发送具有特定模式(例如，激活、预充电、刷新、读取、写入等)的第一命令/地址信号CA1。然后，在操作S207中，存储器控制器200b可以调整第一命令/地址信号CA1的延迟。例如，存储器控制器200b可以调整第一命令/地址信号CA1的延迟以逐渐增加或减小。在示例性实施例中，操作S207中，可以将第一命令/地址信号CA1的一个或多个信号调整所述延迟。在操作S208中，存储器控制器200b可以发送第一命令/地址信号CA1。例如，存储器控制器200b可以根据调整后的延迟来发送第一命令/地址信号CA1。

当存储设备100b在内部时钟信号CK_INT的上升沿(或下降沿)对第一命令/地址信号CA1进行采样时，存储设备100b可以在操作S209中对第一命令/地址信号CA1进行锁存。存储设备100b可以通过对第一命令/地址信号CA1进行锁存来产生第二命令/地址信号CA2，并且可以在操作S210中将第二命令/地址信号CA2发送到存储器控制器200b。

在操作S211中，存储器控制器200b可以将第一命令/地址信号CA1与第二命令/地址信号CA2进行比较，并且可以累积比较结果。在操作S212中，存储器控制器200b可以确定是否改变内部时钟信号CK_INT。例如，如上文参考图11所述，当通过使用第一内部时钟信号CK_INT难以确定第一命令/地址信号CA1的最佳定时时，存储器控制器200b可以确定将第一内部时钟信号CK_INT改变成相对于第一内部时钟信号CK_INT具有不同相位(例如，180°)的第二内部时钟信号CK_INT，并且可以在操作S213中发送改变后的相位选择信号。

在操作S214中，存储器控制器200a可以确定是否结束命令总线训练。例如，存储器控制器200b可以确定第一命令/地址信号CA1的延迟是否被调整为可调整的最大值(或最小值)。备选地，存储器控制器200b可以确定是否可以基于累积的比较结果来确定第一命令/地址信号CA1的延迟。当命令总线训练没有结束时，存储器控制器200b可以在操作S206中重复发送第一命令/地址信号CA1。例如，第一命令/地址信号CA1可以具有与先前的第一命令/地址信号CA1不同的模式。另一方面，当命令总线训练完成时，存储器控制器200b可以在操作S215中向存储设备100b发送结束命令总线训练模式的命令。在操作S216中，存储设备100b可以响应于所接收的命令而结束命令总线训练模式。

在操作S217中，存储器控制器200b可以基于累积的比较结果来确定第一命令/地址信号CA1的延迟。例如，如图6所示，存储器控制器200a可以选择与第一命令/地址信号CA1通过窗口的中部(例如，图6的(c))相对应的第一命令/地址信号CA1的延迟。

图14是根据示例性实施例的包括存储设备100d和存储器控制器200d的系统1000d的框图。在图14所示的系统1000d中，存储设备100d可以通过对接收到的第一命令/地址信号CA1进行编码来生成第二命令/地址信号CA2，并且存储器控制器200d可以将第二命令/地址信号CA2的解码信号与第一命令/地址信号CA1进行比较。在下文中，将不描述与图4的系统1000a方面相同或基本相同的方面。

参考图14，存储设备100d可以包括命令/地址锁存器120d、内部时钟发生器140d和数据输入/输出电路160d。内部时钟发生器140d可以产生多个内部时钟信号CK_INTS，并将多个内部时钟信号CK_INTS提供给命令/地址锁存器120d。命令/地址锁存器120d可以包括命令/地址编码器123d，并且命令/地址编码器123d可以根据从内部时钟发生器140d接收的多个内部时钟信号CK_INTS对第一命令/地址信号CA1区别地进行编码，以产生第二命令/地址信号CA2。稍后将参考图15描述关于命令/地址编码器123d的细节方面。

存储器控制器200d可以包括时钟发生器210d、命令/地址生成器220d、命令/地址发送器230d、命令/地址寄存器240d、芯片选择发送器250d、数据输入/输出电路260d、命令/地址比较器270d、定时控制器280d和命令/地址解码器290d。命令/地址解码器290d可以对从存储设备100d接收的第二命令/地址信号CA2进行解码，以产生多个解码的第二命令/地址信号CA2S。多个解码的第二命令/地址信号CA2S中的每一个可以对应于可以从存储设备100d输出的信号中的一个。通过将第一命令/地址信号CA1与多个解码的第二命令/地址信号CA2S中的每一个进行比较，命令/地址比较器270d可以输出比较信号CMP。基于比较信号CMP，定时控制器280d可以从多个解码的第二命令/地址信号CA2S中检测出对应于第一命令/地址信号CA1的第二命令/地址信号CA2，并且可以根据检测结果来确定芯片选择信号CS的定时。稍后将参考图16A、16B、16C、17A和17B来描述关于确定图14的系统1000d中的芯片选择信号CS的定时的操作的细节方面。

图15是根据示例性实施例的图14的命令/地址锁存器120d和内部时钟发生器140d的示例120d’和140d’的框图。如图15所示，命令/地址锁存器120d’可以接收第一命令/地址信号CA1和芯片选择信号CS，并且内部时钟发生器140d’可以接收时钟信号CK。

参考图15，内部时钟发生器140d’可以通过将时钟信号CK分频来产生具有不同相位的第一内部时钟信号CK_INT1和第二内部时钟信号CK_INT2，并将第一内部时钟信号CK_INT1和第二内部时钟信号CK_INT2提供给命令/地址锁存器120d’。例如，如图11所示，可以通过对时钟信号CK进行二分频来产生第一内部时钟信号CK_INT1和第二内部时钟信号和CK_INT2，并且第一内部时钟信号CK_INT1和第二内部时钟信号和CK_INT2可以具有180度的相位差。

命令/地址锁存器120d’可以包括第一锁存器121d和第二锁存器122d以及命令/地址编码器123d’。第一锁存器121d可以通过在第一内部时钟信号CK_INT1的上升沿(或下降沿)处对芯片选择信号CS进行锁存来产生第一内部芯片选择信号CS_INT1。此外，第二锁存器122d可以通过在第二内部时钟信号CK_INT2的上升沿(或下降沿)处对芯片选择信号CS进行锁存来产生第二内部芯片选择信号CS_INT2。第一内部芯片选择信号CS_INT1和第二内部芯片选择信号CS_INT2可以被提供给命令/地址编码器123d’。

命令/地址编码器123d’可以通过基于第一内部芯片选择信号CS_INT1和第二内部芯片选择信号CS_INT2对第一命令/地址信号CA1进行编码来产生第二命令/地址信号CA2。例如，如稍后将参考图16A、16B和16C描述的，当通过具有不同相位的第一内部时钟信号CK_INT1和第二内部时钟信号CK_INT2对芯片选择信号CS进行锁存时，可以产生第一内部芯片选择信号CS_INT1和第二内部芯片选择信号CS_INT2，因此，第一内部芯片选择信号CS_INT1和第二内部芯片选择信号CS_INT2的电平的组合可以是有限的。命令/地址编码器123d’可以通过根据第一内部芯片选择信号CS_INT1和第二内部芯片选择信号CS_INT2的电平的组合对第一命令/地址信号CA1区别地进行编码来生成第二命令/地址信号CA2。

图15示出了内部时钟发生器140d’产生两个内部时钟信号CK_INT1和CK_INT2并将内部时钟信号CK_INT1和CK_INT2提供给命令/地址锁存器120d’的示例。然而，本发明构思不限于此。也就是说，根据示例性实施例，图14的内部时钟发生器140d可以产生三个或三个以上的内部时钟信号CK_INTS，并且命令/地址锁存器120d的命令/地址编码器123d可以通过根据三个或三个以上的内部时钟信号CK_INTS的电平的组合对第一命令/地址信号CA1区别地进行编码来生成第二命令/地址信号CA2。

图16A、16B和16C是根据示例性实施例的在命令总线训练期间在图14的存储设备100d和存储器控制器200d之间传送的信号的示例性时序图。图17A和17B是用于描述通过存储器控制器200d确定芯片选择信号CS的定时的操作的图。具体地，图16A、16B和16C是当图14的存储设备100d包括图15的命令/地址锁存器120d’和内部时钟发生器140d’时的信号的时序图。以下，将参考图14和15来描述图16A、16B、16C、17A和17B。

参考图16A的(a)，存储器控制器200d可以通过命令/地址总线11发送具有模式PA的第一命令/地址信号CA1，并且可以发送芯片选择信号CS，该芯片选择信号CS的激活脉冲的中部在T1附近。因此，第一内部芯片选择信号CS_INT1可以在T1处被第一锁存器121d激活(例如，高电平)，而第二内部芯片选择信号CS_INT2可以被保持为非激活状态(例如，低电平)。响应于激活的第一芯片选择信号CS_INT1和未激活的第二内部芯片选择信号CS_INT2，命令/地址编码器123d’可以生成具有与第一命令/地址信号CA1的模式PA相同的模式PA的第二命令/地址信号CA2，并且存储设备100d可以将第二命令/地址信号CA2发送到存储器控制器200d。因此，存储器控制器200d可以基于第二命令/地址信号CA2的模式来确定芯片选择信号CS的激活脉冲在第一内部时钟信号CK_INT1的上升沿处被锁存。

参考图16A的(b)，存储器控制器200d可以通过命令/地址总线11发送具有模式PA的第一命令/地址信号CA1，并且可以发送在T2附近具有上升沿的芯片选择信号CS。因此，当第二内部芯片选择信号CS_INT2可以在T2处被第二锁存器122d激活时，第一内部芯片选择信号CS_INT1可以被保持为非激活状态。响应于未激活的第一内部芯片选择信号CS_INT1和激活的第二内部芯片选择信号CS_INT2，命令/地址编码器123d’可以产生具有作为第一命令/地址信号CA1的模式PA的反相模式的模式/PA的第二命令/地址信号CA2，并且存储设备100d可以将第二命令/地址信号CA2发送到存储器控制器200d。因此，存储器控制器200d可以基于第二命令/地址信号CA2的模式来确定芯片选择信号CS的激活脉冲在第二内部时钟信号CK_INT2的上升沿处被锁存。

参考图16B的(c)，存储器控制器200d可以通过命令/地址总线11发送具有模式PA的第一命令/地址信号CA1，并且可以发送在T0附近具有上升沿且在T1附近具有下降沿的芯片选择信号CS。因此，虽然第二内部芯片选择信号CS_INT2可以在T0处被图15的第二锁存器122d激活，但是第一内部芯片选择信号CS_INT1可以在T1处被第一锁存器121d激活。响应于首先被激活的第二内部芯片选择信号CS_INT2和随后被激活的第一内部芯片选择信号CS_INT1，命令/地址编码器123d’可以产生具有作为第一命令/地址信号CA1的模式的部分反相模式的模式/PA[0:2]&PA[3:6]的第二命令/地址信号CA2，并且存储设备100d可以将第二命令/地址信号CA2发送到存储器控制器200d。因此，存储器控制器200d可以基于第二命令/地址信号CA2的模式来确定芯片选择信号CS的激活脉冲在第二内部时钟信号CK_INT2的上升沿和第一内部时钟信号CK_INT1的上升沿之间。

参考图16B的(d)，存储器控制器200d可以通过命令/地址总线11发送具有模式PA的第一命令/地址信号CA1，并且可以发送在T1附近具有上升沿且在T2附近具有下降沿的芯片选择信号CS。因此，虽然第一内部芯片选择信号CS_INT1可以在T1处被图15的第一锁存器121d激活，但是第二内部芯片选择信号CS_INT2可以在T2处被第二锁存器122d激活。响应于首先被激活的第一内部芯片选择信号CS_INT1和随后被激活的第二内部芯片选择信号CS_INT2，命令/地址编码器123d可以产生具有作为第一命令/地址信号CA1的模式的部分反相模式的模式PA[0:2]&/PA[3:6]的第二命令/地址信号CA2，并且存储设备100d可以将第二命令/地址信号CA2发送到存储器控制器200d。因此，存储器控制器200d可以基于第二命令/地址信号CA2的模式来确定芯片选择信号CS的激活脉冲在第一内部时钟信号CK_INT1的上升沿和第二内部时钟信号CK_INT2的上升沿之间。

参考图16C的(e)，存储器控制器200d可以通过命令/地址总线11发送具有模式PA的第一命令/地址信号CA1，并且可以发送在T2附近具有上升沿且在T3附近具有下降沿的芯片选择信号CS。因此，虽然第二内部芯片选择信号CS_INT2可以在T2处被图15的第二锁存器122d激活，但是第一内部芯片选择信号CS_INT1可以在T3处被第一锁存器121d激活。响应于首先被激活的第二内部芯片选择信号CS_INT2和随后被激活的第一内部芯片选择信号CS_INT1，命令/地址编码器123d’可以产生具有作为第一命令/地址信号CA1的模式的部分反相模式的模式/PA[0:2]&PA[3:6]的第二命令/地址信号CA2，并且存储设备100d可以将第二命令/地址信号CA2发送到存储器控制器200d。因此，存储器控制器200d可以基于第二命令/地址信号CA2的模式来确定芯片选择信号CS的激活脉冲在第二内部时钟信号CK_INT2的上升沿和第一内部时钟信号CK_INT1的上升沿之间。

图17A示出了与芯片选择信号CS的多个不同延迟相对应的第二命令/地址信号CA2的模式，以及当假设图16A的(a)中示出的芯片选择信号CS的延迟为0时的比较结果。如图17A所示，当芯片选择信号CS的延迟接近于0时，第二命令/地址信号CA2可以具有与第一命令/地址信号CA1的模式相同的模式。此外，当芯片选择信号CS的延迟接近于-0.5tCK(例如图16B的(c))或+0.5tCK(例如图16B的(d))时，第二命令/地址信号CA2可以具有第一命令/地址信号CA1的模式的部分(即仅一些比特)反相模式。

图17B示出了与芯片选择信号CS的多个不同延迟相对应的第二命令/地址信号CA2的模式，以及当假设图16A的(b)中示出的芯片选择信号CS的延迟为0时的比较结果。如图17B所示，当芯片选择信号CS的延迟接近于0时，第二命令/地址信号CA2可以具有第一命令/地址信号CA1的模式的反相模式。此外，当芯片选择信号CS的延迟接近于-0.5tCK(例如图16B的(d))或+0.5tCK(例如图16C的(e))时，第二命令/地址信号CA2可以具有第一命令/地址信号CA1的模式的部分(即仅一些比特)反相模式。

如上参考图17A和17B所述，针对具有大约1tCK的激活脉冲宽度的芯片选择信号CS，可以通过测量其中第二命令/地址信号CA2具有与第一命令/地址信号CA1相同的模式或者第一命令/地址信号CA1的模式的反相模式的部分来测量约1tCK的通过窗口。因此，存储器控制器200d(即，存储器控制器200d的定时控制器280d)可以将与通过窗口的中部(即，图17A的(a)或17B的(b))相对应的芯片选择信号CS的激活脉冲的定时确定为芯片选择信号CS的定时。

不同于图17A和图17B所示，当芯片选择信号CS的激活脉冲宽度小于1tCK时，芯片选择信号CS的激活脉冲可以被第一内部时钟信号CK_INT1和第二内部时钟信号CK_INT2之一锁存。因此，第二命令/地址信号CA2可以不具有作为第一命令/地址信号CA1的模式的部分反相模式的模式，并且可以具有与第一命令/地址信号CA1的模式相同的模式或具有第一命令/地址信号CA1的模式的反相模式。在这种情况下，通过窗口可以是其中第二命令/地址信号CA2具有与第一命令/地址信号CA1相同的模式的部分、或者其中第二命令/地址信号CA2具有第一命令/地址信号CA1的模式的反相模式的部分。

图18是根据示例性实施例的图14的命令/地址解码器290d和命令/地址比较器270d的示例290d’和270d’的框图。具体地，图18的命令/地址解码器290d’和命令/地址比较器270d’对应于如图16A、16B、16C、17A和17B所示进行操作的命令/地址编码器123d’。

参考图18，命令/地址解码器290d’可以通过对第二命令/地址信号CA2进行解码来生成四个解码的第二命令/地址信号CA2S。四个解码的第二命令/地址信号CA2S中的每一个可以对应于如上参考图16A、16B和16C所述的可以由命令/地址编码器123d通过对第一命令/地址信号CA1进行编码来产生的第二命令/地址信号CA2。也就是说，命令/地址解码器290d’可以分别提供根据四种解码方法生成的四个解码的第二命令/地址信号，所述四种解码方法对应于命令/地址编码器123d的四种编码方法。

命令/地址比较器270d’可以将四个解码的第二命令/地址信号CA2S中的每一个与第一命令/地址信号CA1进行比较。如图18所示，命令/地址比较器270d’可以包括四个比较器271d至274d，并且四个比较器271d至274d的输出信号可以被包括在比较信号CMP中。基于比较信号CMP，图14的定时控制器280d可以将与其中第二命令/地址信号CA2与第一命令/地址信号CA1相同或与反相的第一命令/地址信号CA1相同的部分的中部相对应的芯片选择信号CS的激活脉冲的定时确定为芯片选择信号CS的定时。

图18所示的命令/地址比较器270d’仅是示例，并且根据示例性实施例，图14的命令/地址比较器270d可以具有与图18所示的结构不同的结构。例如，命令/地址比较器270d可以具有将多个解码的第二命令/地址信号CA2S中的每一个与第一命令/地址信号CA1顺序地进行比较的结构。

图19是根据示例性实施例的包括存储设备100e和存储器控制器200e的系统1000e的框图。当与图14的系统1000d比较时，在图19的系统1000e中，存储器控制器200e可以包括命令/地址编码器290e而不是命令/地址解码器。在下文中，将不描述与图14的系统1000d的方面相同或基本相同的方面。

参考图19，存储器控制器200e的命令/地址编码器290e可以接收第一命令/地址信号CA1，并对第一命令/地址信号CA1进行编码，以产生多个编码的第一命令/地址信号CA1S。多个编码的第一命令/地址信号CA1S中的每一个可以对应于第二命令/地址信号CA2，所述第二命令/地址信号CA2由存储设备100e的命令/地址编码器123e通过对第一命令/地址信号CA1进行编码而产生。例如，存储器控制器200e的命令/地址编码器290e可以提供分别根据存储设备100e的命令/地址编码器123e的四种编码方法产生的四组编码的第一命令/地址信号CA1S，如图16A、16B和16C所示。

命令/地址比较器270e可以将多个编码的第一命令/地址信号CA1S中的每一个与从存储设备100e接收的第二命令/地址信号CA2进行比较，并且可以根据比较结果来输出比较信号CMP。也就是说，为了将第一命令/地址信号CA1与作为编码的第一命令/地址信号CA1的第二命令/地址信号CA2进行比较，图19的命令/地址比较器270e可以将通过对第一命令/地址信号CA1进行编码所产生的信号与第二命令/地址信号CA2进行比较，这不同于图14和18所示的将通过对第二命令/地址信号CA2进行解码所产生的信号与第一命令/地址信号CA1进行比较的示例。

图20是根据示例性实施例的图14的存储设备100d的操作方法的流程图。如图20所示，存储设备100d的操作方法可以包括操作S31至S37。

在操作S31中，可以执行进入命令总线训练模式的操作。接下来，在操作S32中，可以执行通过对时钟信号CK进行分频来产生多个内部时钟信号CK_INTS的操作。例如，多个内部时钟信号CK_INTS可以具有不同的相位。

在操作S33中，可以执行通过根据多个内部时钟信号CK_INTS对芯片选择信号CS进行锁存来产生多个内部芯片选择信号的操作。如上文参考图16A、16B和16C所述，多个内部芯片选择信号的电平的组合可以是有限的。

在操作S34中，可以执行确定是否存在激活的内部芯片选择信号的操作。也就是说，可以执行确定芯片选择信号CS的激活脉冲是否被多个内部时钟信号CK_INTS锁存的操作。当存在激活的内部芯片选择信号时，可以在操作S35中执行对第一命令/地址信号CA1进行锁存的操作。

在操作S36中，可以执行响应于多个内部芯片选择信号，通过对第一命令/地址信号CA1进行编码来产生第二命令/地址信号CA2的操作。例如，命令/地址编码器123d可以根据多个内部芯片选择信号的电平的组合对第一命令/地址信号CA1区别地进行编码。此后，在操作S37中，可以执行输出第二命令/地址信号CA2的操作。

图21是用于描述根据示例性实施例的图14的存储设备100d和存储器控制器200d之间随着时间推移的操作的图。

参考图21，在操作S301中，存储器控制器200d可以发送进入命令总线训练模式的命令。在操作S302中，存储设备100d可以响应于所接收的命令而进入命令总线训练模式。在操作S303中，存储设备100d可以通过对时钟信号CK进行分频来产生多个内部时钟信号CK_INTS。

在操作S304中，存储器控制器200d可以发送第一命令/地址信号CA1。此后，存储器控制器200d可以在操作S305中调整芯片选择信号CS的延迟，并且在操作S306中发送根据调整后的延迟而激活的芯片选择信号CS。

在操作S307中，存储设备100d可以对芯片选择信号CS进行锁存。例如，存储设备100d可以通过使用多个内部时钟信号CK_INTS对芯片选择信号CS进行锁存，来产生多个内部芯片选择信号。在操作S308中，存储设备100d可以对第一命令/地址信号CA1进行锁存和编码。例如，存储设备100d可以通过根据多个内部芯片选择信号的电平的组合对第一命令/地址信号CA1区别地进行编码来产生第二命令/地址信号CA2。此后，存储设备100d可以发送第二命令/地址信号CA2。

存储器控制器200d可以在操作S310中对第二命令/地址信号CA2进行解码，在操作S311中将解码后的多个第二命令/地址信号CA2S与第一命令/地址信号CA1进行比较，并且累积比较结果。此外，与图19所示的存储器控制器200e类似，可以通过对第一命令/地址信号CA1进行编码来生成多个编码的第一命令/地址信号CA1S，并且可以将多个第一命令/地址信号CA1S和第二命令/地址信号CA2彼此进行比较。

存储器控制器200d可以确定是否结束命令总线训练S312，并且当要结束命令总线训练时，存储器控制器200d可以在操作S313中将结束命令总线训练模式的命令发送到存储设备100d。存储器控制器200d可以在操作S314中根据比较结果确定芯片选择信号CS的延迟，并且存储设备200d可以在操作S315中响应于结束命令总线训练模式的命令来结束命令/地址模式。

图22是根据示例性实施例的计算系统4000的框图。如图22所示，计算系统4000可以包括中央处理设备4100、存储系统4200、用户接口4300和非易失性存储设备3400。中央处理设备4100、存储系统4200、用户接口4300和非易失性存储设备4400可以通过总线4500彼此通信。尽管未在图22中示出，但是计算系统4000还可以包括可以与视频卡、声卡、存储卡、通用串行总线(USB)设备或其他电子设备进行通信的端口。计算系统4000可以实现为个人计算机或便携式电子设备，例如膝上型计算机、蜂窝电话、个人数字助理(PDA)和相机。

中央处理设备4100可以执行特定的计算或任务。根据示例性实施例，中央处理设备4100可以是微处理器、图形处理单元(GPU)等。中央处理设备4100可以通过总线4500与存储系统4200、用户接口4300和非易失性存储设备4400进行通信。中央处理设备4100可以连接到扩展总线，例如外围组件互连(PCI)总线。

存储系统4200可以包括DRAM 4210和存储器控制器4220，并且可以存储计算系统4000的操作所需的数据。例如，存储系统4200可以用作中央处理设备4100的数据存储器，并且可以支持直接存储器访问(DMA)来存储从总线4500接收的数据或将存储的数据发送到总线4500。根据示例性实施例的存储设备可以作为DRAM 4210被包括在存储系统4200中，并且存储器控制器4220可以被包括在存储系统4200中。DRAM 4210和存储器控制器4220可以根据示例性实施例进行操作。例如，可以通过对从存储器控制器4220接收的时钟信号CK进行分频来产生内部时钟信号CK_INT，并且可以使用内部时钟信号CK_INT来捕获芯片选择信号CS和第一命令/地址信号CA1。

用户接口4300可以包括诸如键盘、键区、鼠标等的输入设备以从用户接收输入信号，并且可以包括诸如打印机、显示设备等的输出设备以向用户提供输出信号。

非易失性存储器4400可以包括诸如EEPROM、闪存、PRAM、RRAM、NFGM、PoRAM、MRAM、FRAM等的非易失性半导体存储设备，并且还可以包括磁盘。

尽管已经参照本公开的实施例具体示出和描述了本公开，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种支持命令总线训练的存储设备的操作方法，所述操作方法包括：

进入命令总线训练模式；

接收时钟信号、芯片选择信号和第一命令/地址信号；

通过将时钟信号分频来产生多个内部时钟信号；

通过根据多个内部时钟信号对芯片选择信号进行锁存来产生多个内部芯片选择信号；

通过基于多个内部芯片选择信号对第一命令/地址信号进行编码来产生第二命令/地址信号；以及

输出第二命令/地址信号。

2.根据权利要求1所述的操作方法，其中，产生第二命令/地址信号包括：通过根据多个内部芯片选择信号的电压电平对第一命令/地址信号区别地进行编码来产生第二命令/地址信号。

3.根据权利要求2所述的操作方法，其中，多个内部时钟信号包括第一内部时钟信号和第二内部时钟信号，其中第一内部时钟信号和第二内部时钟信号中的每一个内部时钟信号具有相同的频率和相对于彼此180度的相位差，以及

其中多个内部芯片选择信号包括第一内部芯片选择信号和第二内部芯片选择信号，第一内部芯片选择信号和第二内部芯片选择信号是分别通过根据第一内部时钟信号和第二内部时钟信号对芯片选择信号进行锁存而产生的。

4.根据权利要求3所述的操作方法，其中，产生第二命令/地址信号包括：

当仅第一内部芯片选择信号被激活时，通过第一编码方法对第一命令/地址信号进行编码，

当仅第二内部芯片选择信号被激活时，通过第二编码方法对第一命令/地址信号进行编码，

当第一内部芯片选择信号和第二内部芯片选择信号按照所述顺序被激活时，通过第三编码方法对第一命令/地址信号进行编码，以及

当第二内部芯片选择信号和第一内部芯片选择信号按照所述顺序被激活时，通过第四编码方法对第一命令/地址信号进行编码。

5.根据权利要求2所述的操作方法，其中，产生第二命令/地址信号包括：通过根据多个内部芯片选择信号的电压电平对第一命令/地址信号的至少一个比特进行反相或不反相，产生第二命令/地址信号。

6.一种系统中的命令总线训练方法，在所述系统中，命令/地址信号和时钟信号从存储器控制器被提供给存储设备，所述命令总线训练方法包括：

在存储设备中通过将时钟信号分频产生多个内部时钟信号；

由存储器控制器发送第一命令/地址信号；

由存储器控制器发送芯片选择信号，芯片选择信号相对于内部时钟信号中的每一个内部时钟信号具有可调整延迟；

在存储设备中通过根据多个内部时钟信号对芯片选择信号进行锁存产生多个内部芯片选择信号；

由存储设备通过基于多个内部芯片选择信号对第一命令/地址信号进行编码来产生第二命令/地址信号并发送第二命令/地址信号；以及

在存储器控制器中基于第一命令/地址信号和第二命令/地址信号来确定芯片选择信号的延迟。

7.根据权利要求6所述的命令总线训练方法，其中，确定芯片选择信号的延迟包括：

通过对第二命令/地址信号进行解码来产生多个解码信号；

将多个解码信号中的每一个解码信号与第一命令/地址信号进行比较；以及

基于与芯片选择信号的可调整延迟相对应的多个比较结果来确定芯片选择信号的延迟。

8.根据权利要求7所述的命令总线训练方法，其中，产生多个解码信号包括：通过对第二命令/地址信号的至少一个比特进行反相或不反相来产生多个解码信号。

9.根据权利要求6所述的命令总线训练方法，其中，确定芯片选择信号的延迟包括：

通过对第一命令/地址信号进行编码来产生多个第二编码信号；

将多个第二编码信号中的每一个第二编码信号与第二命令/地址信号进行比较；以及

基于与芯片选择信号的可调整延迟相对应的多个比较结果来确定芯片选择信号的延迟。

10.根据权利要求9所述的命令总线训练方法，其中，产生多个第二编码信号包括：通过对第一命令/地址信号的至少一个比特进行反相或不反相来产生多个第二编码信号。

11.根据权利要求6所述的命令总线训练方法，其中，产生和发送第二命令/地址信号包括：通过根据多个内部芯片选择信号的电平对第一命令/地址信号区别地进行编码，产生第二命令/地址信号。

12.根据权利要求11所述的命令总线训练方法，其中，产生第二命令/地址信号包括：通过根据多个内部芯片选择信号的电平对第一命令/地址信号的至少一个比特进行反相或不反相，产生第二命令/地址信号。

13.根据权利要求11所述的命令总线训练方法，其中，多个内部时钟信号包括第一内部时钟信号和第二内部时钟信号，其中第一内部时钟信号和第二内部时钟信号中的每一个内部时钟信号具有相同的频率和相对于彼此180度的相位差，以及

其中多个内部芯片选择信号包括第一内部芯片选择信号和第二内部芯片选择信号，第一内部芯片选择信号和第二内部芯片选择信号是分别通过根据第一内部时钟信号和第二内部时钟信号对芯片选择信号进行锁存而产生的。

14.根据权利要求11所述的命令总线训练方法，其中，产生和发送第二命令/地址信号包括：

当仅第一内部芯片选择信号被激活时，通过第一编码方法对第一命令/地址信号进行编码，

当仅第二内部芯片选择信号被激活时，通过第二编码方法对第一命令/地址信号进行编码，

当第一内部芯片选择信号和第二内部芯片选择信号按照所述顺序被激活时，通过第三编码方法对第一命令/地址信号进行编码，以及

当第二内部芯片选择信号和第一内部芯片选择信号按照所述顺序被激活时，通过第四编码方法对第一命令/地址信号进行编码。

15.根据权利要求14所述的命令总线训练方法，其中，确定芯片选择信号的延迟包括：将与通过第一编码方法编码的第二命令/地址信号相对应的芯片选择信号的延迟的中值、或者与通过第二编码方法编码的第二命令/地址信号相对应的芯片选择信号的中值确定为芯片选择信号的延迟。

16.一种用于半导体器件的命令总线训练方法，所述方法包括：

接收第一命令/地址信号和具有第一频率的时钟信号；

基于时钟信号产生内部时钟信号，内部时钟信号中的每一个内部时钟信号具有第二频率和相对彼此不同的相位，其中第二频率小于第一频率；

a)接收相对于内部时钟信号中的每一个内部时钟信号具有可变延迟的芯片选择信号；

b)通过基于内部时钟信号对芯片选择信号进行锁存来产生内部芯片选择信号；

c)通过基于内部芯片选择信号对第一命令/地址信号进行编码来产生第二命令/地址信号；以及

基于第一命令/地址信号和第二命令/地址信号来确定芯片选择信号的延迟。

17.根据权利要求16所述的方法，其中，确定芯片选择信号的延迟包括：

d)通过对第二命令/地址信号进行解码来产生解码信号；

e)将第一命令/地址信号与解码信号进行比较；

在芯片选择信号的可变延迟中的不同延迟的情况下，重复a)、b)、c)、d)和e)；以及

基于比较结果确定芯片选择信号的延迟。

18.根据权利要求16所述的方法，其中，确定芯片选择信号的延迟包括：

d)通过对第一命令/地址信号进行编码来产生第二编码信号；

e)将第二命令/地址信号与第二编码信号进行比较；

在芯片选择信号的可变延迟中的不同延迟的情况下，重复a)、b)、c)、d)和e)；以及

基于比较结果确定芯片选择信号的延迟。

19.根据权利要求16所述的方法，其中，第二命令/地址信号包括第一命令/地址信号集合和第二命令/地址信号集合，

其中当第一内部芯片选择信号和第二内部芯片选择信号中的仅一个内部芯片选择信号被激活时，对第一命令/地址信号集合和第二命令/地址信号集合不反相或反相，以及

其中，当第一内部芯片选择信号和第二内部芯片选择信号二者在不同时间被激活时，对第一命令/地址信号集合和第二命令/地址信号集合中的仅一个集合不反相或反相。

20.根据权利要求19所述的方法，其中，当第一内部芯片选择信号和第二内部芯片选择信号二者在不同时间被激活时，基于第一内部芯片选择信号和第二内部芯片选择信号中的第一激活信号产生第一命令/地址信号集合，以及基于第二激活信号产生第二命令/地址信号集合。